CN1964046A - 半导体装置及其半导体装置的制造方法 - Google Patents

Abstract

以避开P阱(2)及N阱(12)的方式在半导体基板(1)上配置SOI形成区域(R1、R11)，且在P阱(2)及N阱(12)分别配置块状区域(R2、R12)，在SOI形成区域(R1、R11)分别形成N沟道场效应型SOI晶体管及P沟道场效应型SOI晶体管，在块状区域(R2、R12)分别形成N沟道场效应型块状晶体管及P沟道场效应型块状晶体管。降低形成在埋入绝缘层上的半导体层的结晶缺陷，且在同一基板上形成SOI结构和块状结构。

Description

半导体装置及其半导体装置的制造方法

技术领域

本发明涉及半导体装置及半导体装置的制造方法，尤其优选适用于将SOI结构和块状(bulk)结构混载在同一基板上的方法。

背景技术

形成在SOI基板上的场效应型晶体管由于元件分离的容易性、无锁定、源极/漏极结电容小等原因，而其有用性被受关注。尤其完全耗尽型SOI晶体管由于能实现低耗电且高速动作，低电压驱动变得容易，因此正在盛行用于在完全耗尽模式下使SOI晶体管动作的研究。在此，作为SOI基板，例如使用SIMOX(Separation by Implanted Oxygen)基板或粘贴基板等。

另外，非专利文献1中，公开了在块状基板上形成SOI层，从而能以低成本形成SOI晶体管的方法。该非专利文献1中公开的方法中，在Si基板上形成Si/SiGe层，利用Si和SiGe的不同的选择比而只对SiGe层进行选择性去除，从而在Si基板和Si层之间形成空洞部。并且通过进行露出在空洞部内的Si的热氧化，而在Si基板和Si层之间埋入SiO₂层，在Si基板和Si层之间形成BOX层。

另一方面，电流驱动力很高的耐压所需的场效应晶体管很难形成在限制硅层的厚度的SOI基板上，有希望形成在LOCOS分离后的块状基板上。在此，在混载LOCOS分离后的块状结构和SOI结构的情况下，在由LOCOS结构规定的有效区域的外侧形成STI(Shallow Trench Isolation)结构，以经由STI结构跨越LOCOS结构的方式配置栅电极。

非专利文献1：T.Sakai et al.“Separation by Bonding Si islands(SBSI)for LSI Application”，Se cond International SiGe Technology and DeviceMeeting，Meeting Abstract，pp.230-231，May(2004)。

但是，在将块状结构和SOI结构混载在同一半导体基板上时，在半导体基板上形成阱区域，在该阱区域形成块状结构和SOI结构。因此为了用SBSI法形成SOI结构，若在Si基板上形成Si/SiGe层，则存在以高浓度掺杂后的阱区域上形成成膜Si/SiGe层，在Si/SiGe层容易产生结晶缺陷的问题。

另外，在将块状区域和SOI区域混载在同一半导体基板上时，在半导体基板上形成阱区域，在该阱区域形成块状区域和SOI区域。因此P沟道场效应型晶体管及N沟道场效应型晶体管被形成在块状区域之时，在SOI区域形成的N沟道场效应型晶体管和P沟道场效应型晶体管配置在N阱或P阱上，N沟道场效应型晶体管形成在块状区域之时，在SOI区域形成的P沟道场效应型晶体管配置在P阱上。其结果，若偏压被施加到阱，则存在不意图于在SOI区域形成的长效应型晶体管的反馈偏压被施加，给LSI的动作带来坏影响的问题。例如，若在SOI区域形成的N沟道长效应型晶体管配置在N阱上，则在N沟道场效应型晶体管施加正的反馈偏压。因此存在N沟道场效应型晶体管的阈值下降，成为耗尽型，形成背沟道(back channel)，在源极/漏极之间产生漏电流的问题。

进一步，在以经由STI结构跨越LOCOS结构的方式配置栅电极的方法中，由于存在LOCOS结构和STI结构之间的边界中半导体基板的表面露出的危险性，因此存在漏电流从栅电极流向半导体基板，或栅绝缘膜的可靠性劣化的问题。

发明内容

在此，本发明的目的在于，提供一种能解决上述的品质或可靠性上的问题点且将SOI结构和块状结构形成在同一基板上的半导体装置及半导体装置的制造方法。

为了解决上述的问题，根据本发明的一方式的半导体装置，其特征在于，具备：阱，形成在半导体基板上；半导体层，以避开所述阱的方式由外延生长形成；埋入绝缘层，在所述半导体基板和所述半导体层之间埋入；第一栅电极，形成在所述半导体层上；第一源极/漏极层，形成在所述半导体层上，在所述第一栅电极的侧方分别配置；第二栅电极，形成在所述阱上；和第二源极/漏极层，形成在所述阱上，在所述第二栅电极的侧方分别配置。

由此，无需使用SOI基板，可以在半导体基板的一部分的区域形成SOI结构，可以将SOI结构和块结构形成在同一半导体基板上，且防止在以高浓度掺杂的阱上形成半导体层，能减少半导体层的结晶缺陷。因此无需使用SOI基板，可将SOI晶体管和高耐压晶体管混载在同一半导体基板上，抑制成本增加，能实现SOC(System On Chip)，能提高SOI晶体管的可靠性。

另外，本发明的一方式的半导体装置，其特征在于，具备：P阱，形成在半导体基板上；N阱，形成在所述半导体基板上；半导体层，以避开所述P阱及N阱的方式由外延生长形成；埋入绝缘层，在所述半导体基板和所述半导体层之间埋入；第一栅电极，形成在所述半导体层上；源极/漏极层，形成在所述半导体层上，在所述第一栅电极的侧方分别配置；第二栅电极，形成在所述P阱上；N型源极/漏极层，形成在所述P阱上，在所述第二栅电极的侧方分别配置；第三栅电极，形成在所述N阱上；和P型源极/漏极层，形成在所述N阱上，在所述第三栅电极的侧方分别配置。

由此，无需使用SOI基板，可以将SOI结构和块状结构形成在同一半导体基板上，且减少半导体层的结晶缺陷，构成CMOS电路，抑制成本增加，可以在同一芯片上构成具有良好的特性等各种功能的元件。

另外，本发明的一方式的半导体装置的制造方法，其特征在于，包括：

在半导体基板上形成阱的工序；以避开所述阱的方式在所述半导体基板上形成第一半导体层的工序；在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；形成用所述半导体基板支承所述第二半导体层的支承体的工序；形成从所述第二半导体层露出所述第一半导体层的至少一部分的露出部的工序；经由所述露出部选择性蚀刻第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的空洞部的工序；经由所述露出部形成埋入所述空洞部内的埋入绝缘层的工序；在所述第二半导体层上经由第一栅绝缘膜形成第一栅电极的工序；在所述第二半导体层上形成分别配置在所述第一栅电极的两侧的第一源极/漏极层的工序；在所述阱上经由第二栅绝缘膜形成第二栅电极的工序；和在所述阱上形成分别配置在所述第二栅电极的两侧的第二源极/漏极层的工序。

由此，无需使用SOI基板，可以将SOI元件和块状元件混载在同一半导体基板上，且能防止在以高浓度掺杂的阱上形成第一及第二半导体层，能降低第一及第二半导体层的结晶缺陷。另外，即使在第一半导体层上层叠第二半导体层之时，可以经由第二沟使蚀刻液或蚀刻气体与第一半导体层接触，残留第二半导体层之后，直接可以去除第一半导体层，且能形成埋入第二半导体层下的空洞部内的埋入绝缘层。另外，通过形成埋入第一沟的支承体，而即使在第二半导体层下形成空洞部之时，可能在半导体基板上支承第二半导体层。因此除了抑制成本增加之外，在一个芯片上满足高耐压化、低消耗电力化、低电压驱动化及高速化等各种要求，且能实现SOC，且能提高SOI晶体管的可靠性。

另外，本发明的一方式的半导体装置的制造方法，其特征在于，包括：在半导体基板上形成P阱的工序；在所述半导体基板上形成N阱的工序；以避开所述P阱及N阱的方式在所述半导体基板上形成第一半导体层的工序；在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述半导体基板的一部分的第一沟的工序；以覆盖所述第二半导体层的方式在所述半导体基板上形成埋入所述第一沟内的支承体的工序；在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述第一半导体层的端部的一部分的第二沟的工序；经由所述第二沟选择性蚀刻所述第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的空洞部的工序；形成埋入所述空洞部内的埋入绝缘层的工序；在所述第二半导体层上经由第一栅绝缘膜形成第一栅电极的工序；在所述第二半导体层上形成分别配置在所述第一栅电极的两侧的源极/漏极层的工序；在所述P阱上经由第二栅绝缘膜形成第二栅电极的工序；在所述P阱上形成分别配置在所述第二栅电极的两侧的N型源极/漏极层的工序；在所述N阱上经由第三栅绝缘膜形成第三栅电极的工序；和在所述N阱上形成分别配置在所述第三栅电极的两侧的P型源极/漏极层的工序。

由此，无需使用SOI基板，将SOI结构和块状结构形成在同一半导体基板上，且降低半导体层的结晶缺陷，且构成CMOS电路，抑制成本增加，能在同一芯片上构成具有良好的特性等各种功能的元件。

另外，为了解决上述问题，本发明的一方式的半导体装置，其特征在于，具备：阱，形成在半导体基板上；半导体层，在所述阱上由外延生长形成；埋入绝缘层，在所述半导体基板和所述半导体层之间埋入；第一场效应型晶体管，形成在所述半导体层；第二场效应型晶体管，形成在所述阱上，具有与所述第一场效应型晶体管相同的导电型的沟道。

由此，无需使用SOI基板，可以在半导体基板的一部分的区域形成SOI结构，可以将SOI结构和块状结构形成在同一半导体基板上，且对SOI晶体管和块状晶体管施加相同的基板电位，能治对SOI晶体管施加不意图的反馈偏压，因此无需使用SOI基板，可将SOI晶体管和高耐压晶体管混载在同一半导体基板上，抑制成本增加，能实现SOC(System On Chip)，能提高SOI晶体管的可靠性。

另外，本发明的一方式的半导体装置，其特征在于，具备：P阱，形成在半导体基板上；N阱，形成在所述半导体基板上；半导体层，在所述P阱及N阱上由外延生长形成；埋入绝缘层，在所述半导体基板和所述半导体层之间埋入；第一N沟道场效应型晶体管，形成在所述P阱上的半导体层上；第二N沟道场效应型晶体管，形成在所述P阱上；第一P沟道场效应型晶体管，形成在所述N阱上的半导体层上；和第二P沟道场效应型晶体管，形成在所述N阱上。

由此，无需使用SOI基板，可将SOI结构和块状结构形成在同一半导体基板上，且能防止对SOI晶体管施加不意图的反馈偏压，且构成CMOS电路，抑制成本增加，且能在同一芯片上构成具有良好的特性等各种功能的元件。

另外，本发明的一方式的半导体装置的制造方法，其特征在于，包括：在半导体基板上形成阱的工序；所述阱上形成第一半导体层的工序；在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；形成由所述半导体基板支承所述第二半导体层的支承体的工序；形成从所述第二半导体层露出所述第一半导体层的至少一部分的露出部的工序；经由所述露出部选择性蚀刻第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的空洞部的工序；经由所述露出部形成埋入所述空洞部内的埋入绝缘层的工序；在所述半导体层上形成第一场效应型晶体管的工序；和在所述阱上形成具有与所述第一场效应型晶体管相同的导电型的沟道的第二场效应型晶体管的工序。

由此，无需使用SOI基板，可以将SOI元件和块状元件混载在同一半导体基板上，且对SOI晶体管和块状晶体管施加相同的基板电位，防止对SOI晶体管施加不意图的反馈偏压。另外，即使在第一半导体层上层叠第二半导体层之时，经由第二沟将蚀刻液或蚀刻气体与第一半导体层接触，残留第二半导体层之后，直接可以去除第一半导体层，且能形成埋入第二半导体层下的空洞部内的埋入绝缘层。另外，通过形成埋入第一沟的支承体而在第二半导体层下形成空洞部之时，也能在半导体基板上支承第二半导体层。因此除了抑制成本增加之外，还能在一个芯片上满足高耐压化、低耗电化、低电压驱动化及高速化等各种要求。

另外，本发明的一方式的半导体装置的制造方法，其特征在于，包括：在半导体基板上形成P阱的工序；在所述半导体基板上形成N阱的工序；在所述P阱及N阱上形成第一半导体层的工序；在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述半导体基板的一部分的第一沟的工序；以覆盖所述第二半导体层的方式在所述半导体基板上形成埋入所述第一沟内的支承体的工序；在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述第一半导体层的端部的一部分的第二沟的工序；经由所述第二沟选择性蚀刻所述第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的空洞部的工序；形成埋入所述空洞部内的埋入绝缘层的工序；在所述P阱上的半导体层上形成第一N沟道场效应型晶体管的工序；在所述P阱上形成第二N型场效应型晶体管的工序；在所述N阱上的半导体层上形成第一P沟道场效应型晶体管的工序；和在所述N阱上形成第二P沟道场效应型晶体管的工序。

由此，无需使用SOI基板，可将SOI结构和块状结构形成在同一半导体基板上，且能防止对SOI晶体管施加不意图的反馈偏压，且构成CMOS电路，抑制成本增加，且能在同一芯片上构成具有良好的特性等各种功能的元件。

另外，为了解决上述的问题，本发明的一方式的半导体装置，其特征在于，具备：半导体基板，由LOCOS结构来元件分离；半导体层，在由所述LOCOS结构所规定的有效区域的内侧经由埋入绝缘层用外延生长形成；STI结构，在所述半导体层和所述LOCOS结构之间配置；栅电极，以端部到达所述STI结构的方式在所述半导体层上形成；和源极/漏极层，形成在所述半导体层上，在所述栅电极的侧方分别配置。

由此，无需使用SOI基板，可以在半导体层上形成SOI晶体管，且即使由LOCOS结构及STI结构元件分离半导体基板之时，也以不到达LOCOS结构和STI结构之间的边界的方式配置栅电极。因此抑制成本增加，可以实现晶体管的低耗电化及高速化，且防止漏电流从栅电极流向半导体基板，或栅绝缘膜的可靠性劣化。

另外，本发明的一方式的半导体装置，其特征在于，具备：半导体基板，由LOCOS结构来元件分离；半导体层，在由所述LOCOS结构所规定的第一有效区域的内侧经由埋入绝缘层用外延生长形成；STI结构，在所述半导体层和所述LOCOS结构之间配置；第一栅电极，以端部到达所述STI结构的方式在所述半导体上形成；第一源极/漏极层，形成在所述半导体层上，在所述第一栅电极的侧方分别配置；第二栅电极，在由所述LOCOS结构所规定的第二有效区域的所述半导体基板上形成；和第二源极/漏极层，形成在所述半导体基板上，在所述第二栅电极的侧方分别配置。

由此，无需使用SOI基板，可以在半导体基板的一部分的区域形成SOI结构，可以在同一半导体基板上形成SOI结构和块状结构，且提高元件分离耐压，以不到达LOCOS结构和STI结构之间的边界的方式配置栅电极。因此无需使用SOI基板，能在同一半导体基板上混载SOI晶体管和高耐压晶体管，抑制成本增加，能实现SOC(System On Chip)，且即使由LOCOS结构及STI结构元件分离半导体基板之时，防止漏电流从栅电极流向半导体基板或栅绝缘膜的可靠性劣化。

另外，本发明的一方式的半导体装置的制造方法，其特征在于，包括：形成将半导体基板元件分离的LOCOS结构的工序；在由所述LOCOS结构所元件分离的半导体基板上形成第一半导体层的工序；在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述半导体基板的一部分的第一沟的工序；以覆盖所述第二半导体层的方式在所述半导体基板上形成埋入所述第一沟内的支承体的工序；在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述第一半导体层的端部的一部分的第二沟的工序；经由所述第二沟选择性蚀刻所述第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的工序；形成埋入所述空洞部内的埋入绝缘层的工序；和通过使所述支承体薄膜化而形成由所述支承体埋入所述沟内的STI结构的工序；以端部到达所述STI结构的方式在所述第二半导体层上形成栅电极的工序；和在所述第二半导体层上形成配置在所述栅电极的两侧的源极/漏极层的工序。

由此，残留第二半导体层之后直接去除第一半导体层，可在第二半导体层下形成空洞部，且由支承体覆盖第二半导体层而在第二半导体层下形成空洞部之时，也在半导体基板上由支承体支承第二半导体层。另外，在所述半导体基板上经由所述第二半导体层及所述第一半导体层设置露出第一半导体层的端部的一部分的第二沟，从而在第一半导体层上层叠第二半导体层之时，可使蚀刻气体或蚀刻液与第一半导体层接触，残留第二半导体层之后直接去除第一半导体层，且可在第二半导体层下的空洞部形成埋入绝缘层。进一步，在半导体基板上经由第二半导体层及第一半导体层形成第一沟，然后将支承体埋入第一沟内，从而去除第一半导体层之时，也在半导体基板上由支承体支承第二半导体层。从而抑制制造工序的复杂化，能配置沿着LOCOS结构的内侧配置的STI结构，且由LOCOS结构及STI结构元件分离半导体基板之时，也能以不到达LOCOS结构和STI结构之间的边界的方式配置栅电极。因此降低第二半导体层的缺陷的产生，可在埋入绝缘层上配置第二半导体层，无损伤第二半导体层的品质，能实现第二半导体层和半导体基板之间的绝缘，且能防止漏电流从栅电极流向半导体基板或栅绝缘膜的可靠性劣化。其结果，无需使用SOI基板，可在第二半导体层上形成SOI晶体管，抑制成本增加，可提高SOI晶体管的品质。

另外，本发明的一方式的半导体装置的制造方法，其特征在于，包括：形成将半导体基板元件分离的LOCOS结构的工序；在由所述LOCOS结构所元件分离的半导体基板上的第一区域形成第一半导体层的工序；在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述半导体基板的一部分的第一沟的工序；以覆盖所述第二半导体层的方式在所述半导体基板上形成埋入所述第一沟内的支承体的工序；在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述第一半导体层的端部的一部分的第二沟的工序；经由所述第二沟选择性蚀刻所述第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的空洞部的工序；形成埋入所述空洞部内的埋入绝缘层的工序；通过使所述支承体薄膜化而形成由所述支承体埋入所述沟内的STI结构的工序；以端部到达所述STI结构的的方式在所述第二半导体层上形成第一栅电极的工序；在所述第二半导体层上形成配置在所述栅电极的两侧的第一源极/漏极层的工序；在由所述LOCOS结构所元件分离的所述半导体基板上的第二区域形成第二栅电极的工序；和在所述半导体基板上形成分别配置在所述第二栅电极的两侧的第二源极/漏极层的工序。由此，无需使用SOI基板，可在同一半导体基板上形成SOI结构和块状结构，且提高元件分离耐压，防止漏电流从栅电极流向半导体基板或栅绝缘膜的可靠性劣化。其结果，抑制成本增加，且可将SOI晶体管和高耐压晶体管混载在同一半导体基板上，且能提高SOI晶体管及高耐压晶体管的可靠性。

附图说明

图1是表示本发明的第一实施方式的半导体装置的局部构成的俯视图；

图2是表示本发明的第一实施方式的半导体装置的制造方法的剖面图；

图3是表示本发明的第一实施方式的半导体装置的制造方法的图；

图4是表示本发明的第一实施方式的半导体装置的制造方法的剖面图；

图5是表示本发明的第一实施方式的半导体装置的局部构成的俯视图；

图6是表示本发明的第二实施方式的半导体装置的制造方法的剖面图；

图7是表示本发明的第二实施方式的半导体装置的制造方法的图；

图8是表示本发明的第二实施方式的半导体装置的制造方法的剖面图；

图9是表示本发明的第三实施方式的半导体装置的制造方法的图；

图10是表示本发明的第三实施方式的半导体装置的制造方法的图；

图11是表示本发明的第三实施方式的半导体装置的制造方法的剖面图；

图12是表示本发明的第三实施方式的半导体装置的制造方法的图。

图中：

1-半导体基板；2-P阱；3-LOCOS结构；12-N阱；3-元件分离膜；3a、9-沟；4-垫(pad)氧化膜；5-第一半导体层；6-第二半导体层；7-基底氧化膜；7a-氧化防止膜；8-支承体；10-空洞部；11-埋入绝缘层；12-埋入绝缘体；20a、20b-栅绝缘膜；21a、21b-栅电极；22a、22b-侧壁垫圈；23a、23b-源极/漏极层；R1、R11-SOI形成区域；R2、R12-块状区域。

具体实施方式

以下，参照附图说明本发明的实施方式的半导体装置及其制造方法。

(1)第一实施方式

图1是表示本发明的第一实施方式的半导体装置的局部构成的俯视图。

图1中，在半导体基板1上形成有P阱2及N阱12。并且在半导体基板1上以避开P阱2及N阱12之上的方式配置SOI形成区域R1、R11，在P阱2及N阱12上分别配置有块状区域R2、R12。在此，作为半导体基板1，能使用杂质未掺杂的半导体晶片或杂质浓度低的半导体晶片。

并且，在SOI形成区域R1、R11上以外延生长形成配置于半导体基板1上的半导体层，在半导体基板1和半导体层之间埋入有埋入绝缘层。并且，在SOI形成区域R1、R11上分别形成有N沟道场效应型SOI晶体管及P沟道场效应型SOI晶体管。另一方面，在块状R2、R12上分别形成有N沟道场效应型块状晶体管及P沟道长效应型块状晶体管。

由此，能够防止半导体层由外延生长形成在以高浓度掺杂了的P阱2及N阱12上，能够降低形成在SOI形成区域R1、R11上的半导体层的结晶缺陷。因此无需使用SOI基板，而将SOI结构和块状结构形成在同一半导体基板1上，并且降低配置在SOI形成区域R1、R11上的半导体层的结晶缺陷，且能够构成CMIOS电路，抑制成本增加，能够在同一芯片上构成具有良好的特性等各种功能的元件。

图2及图4是表示本发明的第一实施方式的半导体装置的制造方法的由图1的A0-A0′线切断的剖面图，图3(a)是表示本发明的第一实施方式的半导体装置的制造方法的图1的俯视图中切出SOI形成区域R1及块状区域R2的部分(图1的左侧半分)的图。图3(b)是由图3(a)的A1-A1′线切断的剖面图，图3(c)是由图3(a)的B1-B1′线切断的剖面图。

图2(a)中，在半导体基板1上设置有SOI形成区域R1、R11及块状区域R2、R12。并且在半导体基板1上选择性进行B、BF₂等杂质的离子注入之后，进行半导体基板1的热处理，从而将P阱2形成在半导体基板1上。同样地，在半导体基板1上选择性进行As、P等杂质的离子注入之后，进行半导体基板1的热处理，从而在半导体基板1上形成图1的N阱12。此外，作为半导体基板1的材质，例如能使用Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等。

并且，通过进行半导体基板1的热氧化而在半导体基板1上形成垫氧化膜4之后，用CVD等方法堆积氧化防止膜。此外，作为氧化防止膜，例如能使用硅氮化膜。并且，图案形成氧化防止膜，将图案形成后的氧化防止膜作为掩模使半导体基板1选择氧化，从而在半导体基板1上形成LOCOS结构3，元件分离SOI形成区域R1、R2和块状区域R2、R12。此外，作为LOCOS法也可以使用凹处(recess)LOCOS(形成垫氧化膜4及氧化防止膜，图案形成氧化防止膜之后，将半导体基板1用干蚀刻少量挖出之后进行LOCOS氧化的方法)。由此，能够减少半导体基板1的表面和LOCOS结构3的表面之间的台阶差。在此，可将SOI形成区域R1、R11配置在半导体基板1上，块状区域R2配置在P阱2上，块状区域R12配置在N阱12上。并且通过蚀刻去除氧化防止膜，使垫氧化膜4露出。并且用光刻技术及蚀刻技术图案形成垫氧化膜4，而在块状区域R2、R12上残留垫氧化膜4，并直接去除SOI形成区域R1、R11上的垫氧化膜4，使SOI形成区域R1、R11的半导体基板1露出。

接着，如图2(b)所示，将垫氧化膜4作为掩模进行外延生长，从而在半导体基板1上的SOI形成区域R1、R11上依次选择性形成第一半导体层5及第二半导体层6。此外，第一半导体层5能使用蚀刻时的选择比比半导体基板1及第二半导体层6大的材质，作为第一半导体层5及第二半导体层6的材质，例如能使用从Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中选择后的组合。尤其优选为，半导体基板1为Si时，作为第一半导体层5使用SiGe，作为第二半导体层6使用Si。由此，能取得第一半导体层5和第二半导体层6之间的格子整合，能确保第一半导体层5和第二半导体层6之间的蚀刻时的选择比。并且，通过第二半导体层6的热氧化，在第二半导体层6的表面形成基底氧化膜7。此时的热氧化优选设定在外延生长后的第一半导体层5的成分没有扩散的低的温度、例如750度以下的温度。并且用CVD等方法在基底氧化膜7上堆积氧化防止膜7a。此外，作为氧化防止膜，例如能使用硅氮化膜。此外，设第一半导体层5及第二半导体层6的膜厚为例如1～200nm左右，基底氧化膜7的膜厚为例如10nm左右，氧化防止膜7a的膜厚为例如100～200nm左右。

接着，如图2(c)左右，使用光刻技术及蚀刻技术，图案形成氧化防止膜7a、第二半导体层6、第一半导体层5及半导体基板1，从而经由第二半导体层6及第一半导体层5在半导体基板1上形成，形成使半导体基板1的一部分露出的沟3a。

接着，如图2(d)所示，通过CVD等方法在半导体基板1上形成埋入在沟3a内的支承体8，以便覆盖氧化防止膜7a。此外，作为支承体8，例如能使用硅氧化膜等。

接着，如图3所示，用光刻技术及蚀刻技术将支承体8、氧化防止膜7a、第二半导体层6、第一半导体层5及半导体基板1图案形成，从而形成露出第一半导体层5的沟9。在此，使第一半导体层5的端部的一部分露出之时，能使第一半导体层5的端部的残留的一部分及块状区域R2、R12直接由支承体8所覆盖。

接着，如图4(a)所示，经由沟9使蚀刻气体或蚀刻液与第一半导体层5接触，从而蚀刻去除第一半导体层5，在半导体基板1和第二半导体层6之间形成空洞部10。

在此，通过形成与沟3a不同的沟9，可使第二半导体层6下的第一半导体层5与蚀刻气体或蚀刻液接触，可在半导体基板1和第二半导体层6之间形成空洞部10。另外，即使通过在沟3a内设置支承体8，去除第一半导体层5的情况下，也能由支承体8将第二半导体层6支承在半导体基板1上。

此外，半导体基板1及第二半导体层6为Si，第一半导体层5为SiGe之时，优选作为第一半导体层5的蚀刻液使用氟硝酸。由此作为Si和SiGe的选择比得到1∶100～1000左右，能抑制半导体基板1及第二半导体层6的过蚀刻，且去除第一半导体层5。另外，作为第一半导体层5的蚀刻液可以使用氟硝酸过水、氨过水或氟醋酸过水等。

另外，本实施方式中，随形成沟3a，形成支承体，形成沟9，去除第一半导体层5，但是也可以不形成沟3a，形成支承体，形成沟9，去除第一半导体层5。

接着，如图4(b)所示，通过进行半导体基板1及第二半导体层6的热氧化，在半导体基板1和第二半导体层6之间的空洞部10形成埋入绝缘层11。此外用半导体基板1及第二半导体层6的热氧化形成埋入绝缘层11之时，为了提高埋入性，而优选使用成为反应律速的低温的湿氧化。另外，在空洞部10形成埋入绝缘层11之后，也可以进行1100度以上的高温退火。由此可以使埋入绝缘层11回流，可以使埋入绝缘层11的应力缓和，且能降低与第二半导体层6的边界的界面准位。另外，埋入绝缘层11以全部埋入空洞部10的方式形成，空洞部10以残留一部分的方式形成。

另外，图4(b)的方法中，虽然说明了通过进行半导体基板1及第二半导体层6的热氧化，而在半导体基板1和第二半导体层6之间的空洞部10形成埋入绝缘层11的方法，但是用CVD法在半导体基板1和第二半导体层6之间的空洞部10形成绝缘膜，而由埋入绝缘层11埋入半导体基板1和第二半导体层6之间的空洞部10。

接着，如图4(c)所示，在半导体基板1和第二半导体层6之间的空洞部10形成埋入绝缘层11之后，用CVD等方法在整个面上堆积埋入绝缘体。此外，作为埋入绝缘体，例如能使用硅氧化膜等。并且用CMP等方法使埋入绝缘体及支承体8薄膜化之后，进行使用热磷酸的氧化防止膜7a的湿蚀刻，使垫氧化膜4及基底氧化膜7的表面露出，且用支承体8埋入沟3a内，且用埋入绝缘体形成埋入沟9内的STI结构。

并且，通过去除垫氧化膜4及基底氧化膜7，而使块状区域R2的半导体基板1的表面露出，且使SOI形成区域R1、R11的第二半导体层6的表面露出。并且通过进行第二半导体层6及半导体基板1的表面的热氧化，而在第二半导体层6及半导体基板1的表面分别形成栅绝缘膜20a、20b。并且在形成有栅绝缘膜20a、20b的第二半导体层6及半导体基板1上通过CVD等方法形成多晶硅层。并且用光刻技术及蚀刻技术将多晶硅层图案形成，从而在第二半导体层6和半导体基板1上分别形成栅电极21a、21b。

接着，将栅电极21a、21b作为掩模，将As、P、B等杂质离子注入第二半导体层6及半导体基板1内，而在第二半导体层6形成分别配置于栅电极21a、21b的两侧的由低浓度杂质导入层构成的LDD层。并且通过CVD等方法，在形成LDD层的第二半导体层6上形成绝缘层，用RIE等各向异性蚀刻对绝缘层进行蚀刻，而在栅电极21a、21b的侧面分别形成侧壁(side wall)22a、22b。并且将栅电极21a、21b及侧壁22a、22b作为掩模，将As、P、B等杂质离子注入第二半导体层6及半导体基板1内，而在第二半导体层6及半导体基板1分别形成分别配置于侧壁22a、22b的侧方的由高浓度杂质导入层构成的源极/漏极层23a、23b。

由此，无需损伤第二半导体层6的结晶品质，可以在SOI形成区域R1、R11形成SOI结构，且在块状区域R2、R12可以形成块状结构。因此无需使用SOI基板，可以将SOI结构和块状结构形成在同一半导体基板1上，抑制成本的增加，能将SOI晶体管和高耐压晶体管混载在同一半导体基板1上。

例如，在SOI形成区域R1、R11上形成使用完全耗尽型SOI晶体管的逻辑电路，在块状区域R2、R12形成使用块状晶体管的中耐压模拟电路。

(2)第二实施方式

图5是表示本发明的第二实施方式的半导体装置的局部结构的俯视图。

图5中，在半导体基板1上形成P阱2及N阱12。并且在P阱2配置SOI形成区域R1及块状区域R2，在N阱12配置有SOI形成区域R11及块状区域R12。

并且，在SOI形成区域R1、R11上以外延生长形成配置于半导体基板1上的半导体层，在半导体基板1和半导体层之间埋入有埋入绝缘层。并且，在SOI形成区域R1、R11上分别形成有N沟道场效应型SOI晶体管及P沟道场效应型SOI晶体管。另一方面，在块状R2、R12上分别形成有N沟道场效应型块状晶体管及P沟道长效应型块状晶体管。

由此，无需使用SOI基板，可在半导体基板的一部分的区域形成SOI结构，可将SOI结构和块状结构形成在同一半导体基板1上。另外，在N沟道场效应型SOI晶体管上加上与N沟道长效应型块状晶体管相同的基板电位，且在P沟道场效应型SOI晶体管上加上与P沟道场效应型块状晶体管相同的基板电位，即使将SOI结构和块状结构混载在同一半导体基板1上，也能防止对N沟道场效应型SOI晶体管及P沟道场效应型SOI晶体管施加不意图的反馈偏压。因此无需使用SOI基板，可将SOI晶体管和高耐压晶体管混载在同一半导体基板上，抑制成本增加，能实现SOC(SystemOn Chip)。

图6及图8是表示由图5的A2-A2′线切断的本发明的第二实施方式的半导体装置的制造方法的剖面图，图7(a)是表示本发明的第二实施方式的半导体装置的制造方法的图5的俯视图中切出SOI形成区域R1及块状区域R2的部分(图5的左侧半分)的图。图7(b)是由图7(a)的A3-A3′线切断的剖面图，图7(c)是由图7(a)的B3-B3′线切断的剖面图。

图6(a)中，在半导体基板1上设置有SOI形成区域R1、R11及块状区域R2、R12。并且在半导体基板1上选择性进行B、BF₂等杂质的离子注入之后，进行半导体基板1的热处理，从而将P阱2形成在半导体基板1上。同样地，在半导体基板1上选择性进行As、P等杂质的离子注入之后，进行半导体基板1的热处理，从而在半导体基板1上形成图5的N阱12。此外，作为半导体基板1的材质，例如能使用Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等。

并且，通过进行半导体基板1的热氧化而在半导体基板1上形成垫氧化膜4之后，用CVD等方法堆积氧化防止膜。此外，作为氧化防止膜，例如能使用硅氮化膜。并且，图案形成氧化防止膜，将图案形成后的氧化防止膜作为掩模使半导体基板1选择氧化，从而在半导体基板1上形成LOCOS结构3，元件分离SOI形成区域R1、R2和块状区域R2、R12。此外，作为LOCOS法也可以使用凹处LOCOS(形成垫氧化膜4及氧化防止膜，图案形成氧化防止膜之后，将半导体基板1用干蚀刻少量挖出之后进行LOCOS氧化的方法)。由此，能够减少半导体基板1的表面和LOCOS结构3的表面之间的台阶差。在此，可将SOI形成区域R1及块状区域R2配置在P阱2上，SOI形成区域R11及块状区域R12配置在N阱12上。并且通过蚀刻去除氧化防止膜，使垫氧化膜4露出。并且用光刻技术及蚀刻技术图案形成垫氧化膜4，而在块状区域R2、R12上残留垫氧化膜4，并直接去除SOI形成区域R1、R11上的垫氧化膜4，使SOI形成区域R1、R11的半导体基板1露出。

接着，如图6(b)所示，将垫氧化膜4作为掩模进行外延生长，从而在半导体基板1上的SOI形成区域R1、R11上依次选择性形成第一半导体层5及第二半导体层6。此外，第一半导体层5能使用蚀刻时的选择比比半导体基板1及第二半导体层6大的材质，作为第一半导体层5及第二半导体层6的材质，例如能使用从Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中选择后的组合。尤其优选为，半导体基板1为Si时，作为第一半导体层5使用SiGe，作为第二半导体层6使用Si。由此，能取得第一半导体层5和第二半导体层6之间的格子整合，能确保第一半导体层5和第二半导体层6之间的蚀刻时的选择比。并且，通过第二半导体层6的热氧化，在第二半导体层6的表面形成基底氧化膜7。此时的热氧化优选设定在外延生长后的第一半导体层5的成分没有扩散的低的温度、例如750度以下的温度。并且用CVD等方法在基底氧化膜7上堆积氧化防止膜7a。此外，作为氧化防止膜，例如能使用硅氮化膜。此外，设第一半导体层5及第二半导体层6的膜厚为例如1～200nm左右，基底氧化膜7的膜厚为例如10nm左右，氧化防止膜7a的膜厚为例如100～200nm左右。

接着，如图6(c)左右，使用光刻技术及蚀刻技术，图案形成氧化防止膜7a、第二半导体层6、第一半导体层5及半导体基板1，从而经由第二半导体层6及第一半导体层5在半导体基板1上形成，形成使半导体基板1的一部分露出的沟3a。

接着，如图6(d)所示，通过CVD等方法在半导体基板1上形成埋入在沟3a内的支承体8，以便覆盖氧化防止膜7a。此外，作为支承体8，例如能使用硅氧化膜等。

接着，如图7所示，用光刻技术及蚀刻技术将支承体8、氧化防止膜7a、第二半导体层6、第一半导体层5及半导体基板1图案形成，从而形成露出第一半导体层5的沟9。在此，使第一半导体层5的端部的一部分露出之时，能使第一半导体层5的端部的残留的一部分及块状区域R2、R12直接由支承体8所覆盖。

接着，如图8(a)所示，经由沟9使蚀刻气体或蚀刻液与第一半导体层5接触，从而蚀刻去除第一半导体层5，在半导体基板1和第二半导体层6之间形成空洞部10。

在此，通过形成与沟3a不同的沟9，可使第二半导体层6下的第一半导体层5与蚀刻气体或蚀刻液接触，可在半导体基板1和第二半导体层6之间形成空洞部10。另外，即使通过在沟3a内设置支承体8，去除第一半导体层5的情况下，也能由支承体8将第二半导体层6支承在半导体基板1上。

此外，半导体基板1及第二半导体层6为Si，第一半导体层5为SiGe之时，优选作为第一半导体层5的蚀刻液使用氟硝酸。由此作为Si和SiGe的选择比得到1∶100～1000左右，能抑制半导体基板1及第二半导体层6的过蚀刻，且去除第一半导体层5。另外，作为第一半导体层5的蚀刻液可以使用氟硝酸过水、氨过水或氟醋酸过水等。

另外，本实施方式中，随形成沟3a，形成支承体，形成沟9，去除第一半导体层5，但是也可以不形成沟3a，形成支承体，形成沟9，去除第一半导体层5。

接着，如图8(b)所示，通过进行半导体基板1及第二半导体层6的热氧化，在半导体基板1和第二半导体层6之间的空洞部10形成埋入绝缘层11。此外用半导体基板1及第二半导体层6的热氧化形成埋入绝缘层11之时，为了提高埋入性，而优选使用成为反应律速的低温的湿氧化。另外，在空洞部10形成埋入绝缘层11之后，也可以进行1100度以上的高温退火。由此可以使埋入绝缘层11回流，可以使埋入绝缘层11的应力缓和，且能降低与第二半导体层6的边界的界面准位。另外，埋入绝缘层11以全部埋入空洞部10的方式形成，空洞部10以残留一部分的方式形成。

另外，图8(b)的方法中，虽然说明了通过进行半导体基板1及第二半导体层6的热氧化，而在半导体基板1和第二半导体层6之间的空洞部10形成埋入绝缘层11的方法，但是用CVD法在半导体基板1和第二半导体层6之间的空洞部10形成绝缘膜，而由埋入绝缘层11埋入半导体基板1和第二半导体层6之间的空洞部10。

接着，如图8(c)所示，在半导体基板1和第二半导体层6之间的空洞部10形成埋入绝缘层11之后，用CVD等方法在整个面上堆积埋入绝缘体。此外，作为埋入绝缘体，例如能使用硅氧化膜等。并且用CMP等方法使埋入绝缘体及支承体8薄膜化之后，进行使用热磷酸的氧化防止膜7a的湿蚀刻，使垫氧化膜4及基底氧化膜7的表面露出，且用支承体8埋入沟3a内，且用埋入绝缘体形成埋入沟9内的STI结构。

并且，通过去除垫氧化膜4及基底氧化膜7，而使垫区域R2、R12的半导体基板1的表面露出，且使SOI形成区域R1、R11的第二半导体层6的表面露出。并且通过进行第二半导体层6及半导体基板1的表面的热氧化，而在第二半导体层6及半导体基板1的表面分别形成栅绝缘膜20a、20b。并且在形成有栅绝缘膜20a、20b的第二半导体层6及半导体基板1上通过CVD等方法形成多晶硅层。并且用光刻技术及蚀刻技术将多晶硅层图案形成，而在第二半导体层6及半导体基板1上分别形成栅电极21a、21b。

接着，将栅电极21a、21b作为掩模，将As、P、B等杂质离子注入第二半导体层6及半导体基板1内，而在第二半导体层6形成分别配置于栅电极21a、21b的两侧的由低浓度杂质导入层构成的LDD层。并且通过CVD等方法，在形成LDD层的第二半导体层6上形成绝缘层，用RIE等各向异性蚀刻对绝缘层进行蚀刻，而在栅电极21a、21b的侧面分别形成侧壁(side wall)22a、22b。并且将栅电极21a、21b及侧壁22a、22b作为掩模，将As、P、B等杂质离子注入第二半导体层6及半导体基板1内，而在第二半导体层6及半导体基板1分别形成分别配置于侧壁22a、22b的侧方的由高浓度杂质导入层构成的源极/漏极层23a、23b。

由此，无需损伤第二半导体层6的结晶品质，可以在SOI形成区域R1、R11形成SOI结构，且在块状区域R2、R12可以形成块状结构。因此无需使用SOI基板，可以将SOI结构和块状结构形成在同一半导体基板1上，抑制成本的增加，能将SOI晶体管和高耐压晶体管混载在同一半导体基板1上。

例如，在SOI形成区域R1、R11上形成使用完全耗尽型SOI晶体管的逻辑电路，在块状区域R2、R12形成使用块状晶体管的中耐压模拟电路。

(3)第三实施方式

图9及图11是表示本发明的第三实施方式的半导体装置的制造方法的剖面图，图10(a)是表示本发明的第三实施方式的半导体装置的制造方法的俯视图，图10(b)是由图10(a)的A4-A4′线切断的剖面图，图10(c)是由图10(a)的B4-B4′线切断的剖面图，图12(a)是表示本发明的第三实施方式的半导体装置的制造方法的俯视图，图12(b)是由图12(a)的A5-A5′线切断的剖面图，图12(c)是由图12(a)的B5-B5′线切断的剖面图，

图9(a)中，在半导体基板1上设置有SOI形成区域R1及块状区域R2。并且用光刻技术和蚀刻技术在块状区域R2上进行杂质的离子注入之后，进行半导体基板1的热处理，从而在块状区域R2形成阱2。此外，作为半导体基板1的材质，例如能使用Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等。并且，通过进行半导体基板1的热氧化而在半导体基板1上形成垫氧化膜4之后，用CVD等方法堆积氧化防止膜。此外，作为氧化防止膜，例如能使用硅氮化膜。并且，图案形成氧化防止膜，将图案形成后的氧化防止膜作为掩模使半导体基板1选择氧化，从而在半导体基板1上形成LOCOS结构3，元件分离SOI形成区域R1和块状区域R2。此外，作为LOCOS法也可以使用凹处LOCOS(形成垫氧化膜4及氧化防止膜，图案形成氧化防止膜之后，将半导体基板1用干蚀刻少量挖出之后进行LOCOS氧化的方法)。由此，能够减少半导体基板1的表面和LOCOS结构3的表面之间的台阶差。并且通过蚀刻去除氧化防止膜，使垫氧化膜4露出。并且用光刻技术及蚀刻技术图案形成垫氧化膜4，而在块状区域R2上残留垫氧化膜4，并直接去除SOI形成区域R1上的垫氧化膜4，使SOI形成区域R1的半导体基板1露出。

接着，如图9(b)所示，将垫氧化膜4作为掩模进行外延生长，从而在半导体基板1上的SOI形成区域R1上依次选择性形成第一半导体层5及第二半导体层6。此外，第一半导体层5能使用蚀刻比比半导体基板1及第二半导体层6大的材质，作为第一半导体层5及第二半导体层6的材质，例如能使用从Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中选择后的组合。尤其优选为，半导体基板1为Si时，作为第一半导体层5使用SiGe，作为第二半导体层6使用Si。由此，能取得第一半导体层5和第二半导体层6之间的格子整合，能确保第一半导体层5和第二半导体层6之间的蚀刻时的选择比。此外，作为第一半导体层5，除了单结晶半导体层之外，还可以使用多晶半导体层、非结晶半导体层或多孔质半导体层。另外，代替第一半导体层5，也可以使用将单结晶半导体层用外延生长而可成膜的γ-氧化铝等金属氧化膜。并且，通过第二半导体层6的热氧化，在第二半导体层6的表面形成基底氧化膜7。此时的热氧化优选设定在外延生长后的第一半导体层5的成分没有扩散的低的温度、例如750度以下的温度。并且用CVD等方法在基底氧化膜7上堆积氧化防止膜7a。此外，作为氧化防止膜，例如能使用硅氮化膜。此外，设第一半导体层5及第二半导体层6的膜厚为例如1～200nm左右，基底氧化膜7的膜厚为例如10nm左右，氧化防止膜7a的膜厚为例如100～200nm左右。

接着，如图9(c)左右，使用光刻技术及蚀刻技术，图案形成氧化防止膜7a、第二半导体层6、第一半导体层5及半导体基板1，从而经由第二半导体层6及第一半导体层5在半导体基板1上形成，形成使半导体基板1的一部分露出的沟3a。

接着，如图9(d)所示，通过CVD等方法在半导体基板1上形成埋入在沟3a内的支承体8，以便覆盖氧化防止膜7a。此外，作为支承体8，例如能使用硅氧化膜等。

接着，如图10所示，用光刻技术及蚀刻技术将支承体8、氧化防止膜7a、第二半导体层6、第一半导体层5及半导体基板1图案形成，从而形成露出第一半导体层5的沟9。

接着，如图11(a)所示，经由沟9使蚀刻气体或蚀刻液与第一半导体层5接触，从而蚀刻去除第一半导体层5，在半导体基板1和第二半导体层6之间形成空洞部10。

在此，通过形成与沟3a不同的沟9，可使第二半导体层6下的第一半导体层5与蚀刻气体或蚀刻液接触，可在半导体基板1和第二半导体层6之间形成空洞部10。另外，即使通过在沟3a内设置支承体8，去除第一半导体层5的情况下，也能由支承体8将第二半导体层6支承在半导体基板1上。

此外，半导体基板1及第二半导体层6为Si，第一半导体层5为SiGe之时，优选作为第一半导体层5的蚀刻液使用氟硝酸(氟酸、硝酸、和水的混合液)。由此作为Si和SiGe的选择比得到1∶100～1000左右，能抑制半导体基板1及第二半导体层6的过蚀刻，且去除第一半导体层5。另外，作为第一半导体层5的蚀刻液可以使用氟硝酸过水、氨过水或氟醋酸过水等。另外，在去除第一半导体层5之前，也可以通过阳极氧化等方法使第一半导体层5多孔质化，也可以通过在第一半导体层5进行离子注入，而使第一半导体层5非结晶化，作为半导体基板1也可以使用P型半导体基板。由此可以使第一半导体层5的蚀刻比增大，能使第一半导体层5的蚀刻面积扩大。

接着，如图11(b)所示，通过进行半导体基板1及第二半导体层6的热氧化，在半导体基板1和第二半导体层6之间的空洞部10形成埋入绝缘层11。此外用半导体基板1及第二半导体层6的热氧化形成埋入绝缘层11之时，为了提高埋入性，而优选使用成为反应律速的低温的湿氧化。另外，在空洞部10形成埋入绝缘层11之后，也可以进行1100度以上的高温退火。由此可以使埋入绝缘层11回流，可以使埋入绝缘层11的应力缓和，且能降低与第二半导体层6的边界的界面准位。另外，埋入绝缘层11以全部埋入空洞部10的方式形成，空洞部10以残留一部分的方式形成。

另外，图11(b)的方法中，虽然说明了通过进行半导体基板1及第二半导体层6的热氧化，而在半导体基板1和第二半导体层6之间的空洞部10形成埋入绝缘层11的方法，但是用CVD法在半导体基板1和第二半导体层6之间的空洞部10形成绝缘膜，而由埋入绝缘层11埋入半导体基板1和第二半导体层6之间的空洞部10。

由此，防止第二半导体层6的膜减少，且可以由氧化膜以外的材料埋入半导体基板1和第二半导体层6之间的空洞部10。因此能实现配置在第二半导体层6的背面侧的埋入绝缘层11的厚膜化，且能降低介电常数，能降低第二半导体层6的背面侧的寄生电容。

此外，作为埋入绝缘层11的材质，例如除了硅氧化膜之外，也可以使用FSG(氟化硅酸盐玻璃)膜或硅氮化膜等。另外，作为埋入绝缘层11，除了SOG(Spin On Glass)膜以外，还可以使用PSG膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methylsilsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜等有机lowk膜或它们的多孔(porous)膜。

接着，如图12所示，在半导体基板1和第二半导体层6之间的空洞部10形成埋入绝缘层11之后，用CVD等方法在整个面上堆积埋入绝缘体12。此外，作为埋入绝缘体12，例如能使用硅氧化膜等。并且用CMP等方法使埋入绝缘体12及支承体8薄膜化之后，进行使用热磷酸的氧化防止膜7a的湿蚀刻，使垫氧化膜4及基底氧化膜7的表面露出，且用支承体8埋入沟3a内，且用埋入绝缘体12形成埋入沟9内的STI结构。

并且，通过去除垫氧化膜4及基底氧化膜7，而使块状区域R2的半导体基板1的表面露出，且使第二半导体层6的表面露出。并且通过进行第二半导体层6及半导体基板1的表面的热氧化，而在第二半导体层6及半导体基板1的表面分别形成栅绝缘膜20a、20b。并且在形成有栅绝缘膜20a、20b的第二半导体层6及半导体基板1上通过CVD等方法形成多晶硅层。并且用光刻技术及蚀刻技术将多晶硅层图案形成，以端部到达STI结构的方式在第二半导体层6上形成栅电极21a，且以端部到达LOCOS结构3的方式在半导体基板1上形成栅电极21b。在此通过以端部到达STI结构的方式在第二半导体层6上形成栅电极21a，而能配置栅电极21a，以不到达LOCOS结构3和STI结构的边界，能防止漏电流从栅电极21a流向半导体基板1或栅绝缘膜20a的可靠性变差。

接着，将栅电极21a、21b作为掩模，将As、P、B等杂质离子注入第二半导体层6及半导体基板1内，而在第二半导体层6形成分别配置于栅电极21a、21b的两侧的由低浓度杂质导入层构成的LDD层。并且通过CVD等方法，在形成LDD层的第二半导体层6上形成绝缘层，用RIE等各向异性蚀刻对绝缘层进行蚀刻，而在栅电极21a、21b的侧面分别形成侧壁(side wall)22a、22b。并且将栅电极21a、21b及侧壁22a、22b作为掩模，将As、P、B等杂质离子注入第二半导体层6及半导体基板1内，而在第二半导体层6及半导体基板1分别形成分别配置于侧壁22a、22b的侧方的由高浓度杂质导入层构成的源极/漏极层23a、23b。

由此，降低第二半导体层6的缺陷的产生，可在由STI结构分离的半导体基板1的一部分的区域形成SOI结构，且可以在由LOCOS结构3分离的半导体基板1的其他区域形成块状结构。因此无需使用SOI基板，可以将SOI结构和块状结构形成在同一半导体基板1上，提高元件分离耐压，防止漏电流从栅电极21a流向半导体基板1或栅绝缘膜20a的可靠性变差。其结果，抑制成本的增加，能将SOI晶体管和高耐压晶体管混载在同一半导体基板1上，且提高SOI晶体管及高耐压晶体管的可靠性。

例如，在SOI形成区域R1上形成使用完全耗尽型SOI晶体管的逻辑电路，在块状区域R2形成使用块状晶体管的中耐压模拟电路。

Claims (12)

1、一种半导体装置，具备：

阱，形成在半导体基板上；

半导体层，以避开所述阱的方式由外延生长形成；

埋入绝缘层，在所述半导体基板和所述半导体层之间埋入；

第一栅电极，形成在所述半导体层上；

第一源极/漏极层，形成在所述半导体层上，在所述第一栅电极的侧方分别配置；

第二栅电极，形成在所述阱上；和

第二源极/漏极层，形成在所述阱上，在所述第二栅电极的侧方分别配置。

2、一种半导体装置，具备：

P阱，形成在半导体基板上；

N阱，形成在所述半导体基板上；

半导体层，以避开所述P阱及N阱的方式由外延生长形成；

埋入绝缘层，在所述半导体基板和所述半导体层之间埋入；

第一栅电极，形成在所述半导体层上；

源极/漏极层，形成在所述半导体层上，在所述第一栅电极的侧方分别配置；

第二栅电极，形成在所述P阱上；

N型源极/漏极层，形成在所述P阱上，在所述第二栅电极的侧方分别配置；

第三栅电极，形成在所述N阱上；和

P型源极/漏极层，形成在所述N阱上，在所述第三栅电极的侧方分别配置。

3、一种半导体装置的制造方法，包括：

在半导体基板上形成阱的工序；

以避开所述阱的方式在所述半导体基板上形成第一半导体层的工序；

在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；

形成用所述半导体基板支承所述第二半导体层的支承体的工序；

形成从所述第二半导体层露出所述第一半导体层的至少一部分的露出部的工序；

经由所述露出部选择性蚀刻第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的空洞部的工序；

经由所述露出部形成埋入所述空洞部内的埋入绝缘层的工序；

在所述第二半导体层上经由第一栅绝缘膜形成第一栅电极的工序；

在所述第二半导体层上形成分别配置在所述第一栅电极的两侧的第一源极/漏极层的工序；

在所述阱上经由第二栅绝缘膜形成第二栅电极的工序；和

在所述阱上形成分别配置在所述第二栅电极的两侧的第二源极/漏极层的工序。

4、一种半导体装置的制造方法，包括：

在半导体基板上形成P阱的工序；

在所述半导体基板上形成N阱的工序；

以避开所述P阱及N阱的方式在所述半导体基板上形成第一半导体层的工序；

在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；

在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述半导体基板的一部分的第一沟的工序；

以覆盖所述第二半导体层的方式在所述半导体基板上形成埋入所述第一沟内的支承体的工序；

在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述第一半导体层的端部的一部分的第二沟的工序；

经由所述第二沟选择性蚀刻所述第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的空洞部的工序；

形成埋入所述空洞部内的埋入绝缘层的工序；

在所述第二半导体层上经由第一栅绝缘膜形成第一栅电极的工序；

在所述第二半导体层上形成分别配置在所述第一栅电极的两侧的源极/漏极层的工序；

在所述P阱上经由第二栅绝缘膜形成第二栅电极的工序；

在所述P阱上形成分别配置在所述第二栅电极的两侧的N型源极/漏极层的工序；

在所述N阱上经由第三栅绝缘膜形成第三栅电极的工序；和

在所述N阱上形成分别配置在所述第三栅电极的两侧的P型源极/漏极层的工序。

5、一种半导体装置，具备：

阱，形成在半导体基板上；

半导体层，在所述阱上由外延生长形成；

埋入绝缘层，在所述半导体基板和所述半导体层之间埋入；

第一场效应型晶体管，形成在所述半导体层；

第二场效应型晶体管，形成在所述阱上，具有与所述第一场效应型晶体管相同的导电型的沟道。

6、一种半导体装置，具备：

P阱，形成在半导体基板上；

N阱，形成在所述半导体基板上；

半导体层，在所述P阱及N阱上由外延生长形成；

埋入绝缘层，在所述半导体基板和所述半导体层之间埋入；

第一N沟道场效应型晶体管，形成在所述P阱上的半导体层上；

第二N沟道场效应型晶体管，形成在所述P阱上；

第一P沟道场效应型晶体管，形成在所述N阱上的半导体层上；和

第二P沟道场效应型晶体管，形成在所述N阱上。

7、一种半导体装置的制造方法，包括：

在半导体基板上形成阱的工序；

所述阱上形成第一半导体层的工序；

在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；

形成由所述半导体基板支承所述第二半导体层的支承体的工序；

形成从所述第二半导体层露出所述第一半导体层的至少一部分的露出部的工序；

经由所述露出部选择性蚀刻第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的空洞部的工序；

经由所述露出部形成埋入所述空洞部内的埋入绝缘层的工序；

在所述半导体层上形成第一场效应型晶体管的工序；和

在所述阱上形成具有与所述第一场效应型晶体管相同的导电型的沟道的第二场效应型晶体管的工序。

8、一种半导体装置的制造方法，包括：

在半导体基板上形成P阱的工序；

在所述半导体基板上形成N阱的工序；

在所述P阱及N阱上形成第一半导体层的工序；

在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；

在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述半导体基板的一部分的第一沟的工序；

以覆盖所述第二半导体层的方式在所述半导体基板上形成埋入所述第一沟内的支承体的工序；

在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述第一半导体层的端部的一部分的第二沟的工序；

经由所述第二沟选择性蚀刻所述第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的空洞部的工序；

形成埋入所述空洞部内的埋入绝缘层的工序；

在所述P阱上的半导体层上形成第一N沟道场效应型晶体管的工序；

在所述P阱上形成第二N型场效应型晶体管的工序；

在所述N阱上的半导体层上形成第一P沟道场效应型晶体管的工序；和

在所述N阱上形成第二P沟道场效应型晶体管的工序。

9、一种半导体装置，具备：

半导体基板，由LOCOS结构来元件分离；

半导体层，在由所述LOCOS结构所规定的有效区域的内侧经由埋入绝缘层用外延生长形成；

STI结构，在所述半导体层和所述LOCOS结构之间配置；

栅电极，以端部到达所述STI结构的方式在所述半导体层上形成；和

源极/漏极层，形成在所述半导体层上，在所述栅电极的侧方分别配置。

10、一种半导体装置，具备：

半导体基板，由LOCOS结构来元件分离；

半导体层，在由所述LOCOS结构所规定的第一有效区域的内侧经由埋入绝缘层用外延生长形成；

STI结构，在所述半导体层和所述LOCOS结构之间配置；

第一栅电极，以端部到达所述STI结构的方式在所述半导体上形成；

第一源极/漏极层，形成在所述半导体层上，在所述第一栅电极的侧方分别配置；

第二栅电极，在由所述LOCOS结构所规定的第二有效区域的所述半导体基板上形成；和

第二源极/漏极层，形成在所述半导体基板上，在所述第二栅电极的侧方分别配置。

11、一种半导体装置的制造方法，包括：

形成将半导体基板元件分离的LOCOS结构的工序；

在由所述LOCOS结构所元件分离的半导体基板上形成第一半导体层的工序；

在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；

在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述半导体基板的一部分的第一沟的工序；

以覆盖所述第二半导体层的方式在所述半导体基板上形成埋入所述第一沟内的支承体的工序；

在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述第一半导体层的端部的一部分的第二沟的工序；

经由所述第二沟选择性蚀刻所述第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的工序；

形成埋入所述空洞部内的埋入绝缘层的工序；和

通过使所述支承体薄膜化而形成由所述支承体埋入所述沟内的STI结构的工序；

以端部到达所述STI结构的方式在所述第二半导体层上形成栅电极的工序；和

在所述第二半导体层上形成配置在所述栅电极的两侧的源极/漏极层的工序。

12、一种半导体装置的制造方法，包括：

形成将半导体基板元件分离的LOCOS结构的工序；

在由所述LOCOS结构所元件分离的半导体基板上的第一区域形成第一半导体层的工序；

在所述第一半导体层上形成蚀刻比比所述第一半导体层小的第二半导体层的工序；

在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述半导体基板的一部分的第一沟的工序；

以覆盖所述第二半导体层的方式在所述半导体基板上形成埋入所述第一沟内的支承体的工序；

在所述半导体基板上经由所述第二半导体层及所述第一半导体层形成露出所述第一半导体层的端部的一部分的第二沟的工序；

经由所述第二沟选择性蚀刻所述第一半导体层，从而在所述第二半导体层下形成去除所述第一半导体层的空洞部的工序；

形成埋入所述空洞部内的埋入绝缘层的工序；

通过使所述支承体薄膜化而形成由所述支承体埋入所述沟内的STI结构的工序；

以端部到达所述STI结构的的方式在所述第二半导体层上形成第一栅电极的工序；

在所述第二半导体层上形成配置在所述栅电极的两侧的第一源极/漏极层的工序；

在由所述LOCOS结构所元件分离的所述半导体基板上的第二区域形成第二栅电极的工序；和

在所述半导体基板上形成分别配置在所述第二栅电极的两侧的第二源极/漏极层的工序。

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