KR100296130B1 - 이중막 실리콘웨이퍼를 이용한 금속-산화막-반도체 전계효과트랜지스터 제조방법 - Google Patents
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Abstract
이중막 실리콘웨이퍼를 이용하여 제조되는 박막형 N채널 및 P채널 MOSFET의 이동도를 동시에 증가시키기 위해 N채널소자가 제조될 영역은 쉘로우 트렌치 소자분리구조로 하여 실리콘박막내에 존재하는 스트레스를 최소로 유지하고 P채널소자가 제조될 영역은 실리콘국부산화에 의한 소자분리구조로 하여 실리콘박막내에 존재하는 스트레스를 압축변형력(compressive stress)이 되도록 조절함으로써 실리콘박막내에서의 전자와 정공의 이동도를 증가시켜 이중막 실리콘웨이퍼를 이용한 MOSFET이 성능을 향상시킨다.
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 이중막 실리콘웨이퍼(SOI; silicon on insulator)를 이용한 금속-산화막-반도체 전계효과트랜지스터(MOSFET) 제조방법에 관한 것이다.
반도체소자를 이용한 집적회로의 특성이 고집적화, 고속화, 저전력화되는 추세가 지속되고 있으며, 이러한 특성을 얻기 위한 과정에서 발생하는 많은 문제점들을 해결할 수 있는 방법들도 꾸준히 제시되고 있다. 그러한 많은 방법들중에서 실리콘 이중막웨이퍼를 이용하여 반도체소자를 제작하는 기술이 최근 주목받고 있다.
이중막 실리콘웨이퍼를 이용하여 제작한 반도체소자는 단결정실리콘웨이퍼를 이용하여 제작한 반도체소자에 비해 작은 접합용량(junction capacitance)에 의한 고속화, 낮은 문턱전압에 의한 저전력화, 완벽한 소자격리에 의한 래치업(latch-up)의 방지등의 장점들을 갖는다.
이중막 실리콘웨이퍼를 이용하여 제작된 반도체소자가 상기의 장점을 갖기 위해서는 이중막 실리콘웨이퍼의 상부실리콘층의 두께가 100nm이하로 얇아야 한다. 일반적으로 필드산화막을 형성하여 소자와 소자를 분리하는 방법을 적용하는 경우에 형성된 필드산화막이 매몰산화막과 접촉하기 때문에 결과적으로 상부실리콘층은 과도한 변형력을 받게 된다. 이와 같이 상부실리콘층에 과도한 변형력이 존재하는 경우에 N채널 소자의 전자이동도는 감소하는 반면 P채널소자의 정공이동도는 증가하는 것으로 알려져 있다. 즉, 상부실리콘박막내에 존재하는 인장 변형력이 증가할수록 전자의 이동도는 감소하는 반면 압축변형력(compressive stress)이 증가할수록 정공의 이동도는 증가한다.
따라서 고속화 및 저전압화가 가능한 이중막 실리콘웨이퍼를 이용하여 제작한 CMOS소자의 성능을 향상시키기 위해서는 N채널 및 P채널 MOS트랜지스터의 특성을 동시에 향상시켜야 한다.
본 발명은 이중막 실리콘웨이퍼를 이용하여 제조되는 박막형 N채널 및 P채널 MOSFET의 이동도를 동시에 증가시키기 위해 N채널소자가 제조될 영역의 실리콘박막내에 존재하는 스트레스를 최소로 유지하고 P채널소자가 제조될 영역의 실리콘박막내에 존재하는 스트레스를 압축변형력(compressive stress)이 되도록 조절함으로써 실리콘박막내에서의 전자와 정공의 이동도를 증가시켜 이중막 실리콘웨이퍼를 이용한 MOSFET이 성능을 향상시키는 것을 그 목적으로 한다.
도 1a 내지 도 1h는 본 발명에 의한 이중막 실리콘웨이퍼를 이용한 MOSFET 제조방법을 도시한 공정순서도,
도 2는 본 발명에 의한 이중막 실리콘웨이퍼를 이용한 MOSFET 단면구조도.
* 도면의 주요부분에 대한 부호의 설명 *
1.실리콘기판 2.매몰산화막
3.상부실리콘층 4.패드산화막
5.실리콘질화막 6.필드산화막 형성영역
7.필드산화막 8.감광막
9.트렌치 형성영역 10.트렌치
11.산화막 16.N채널소자의 소오스
17.N채널소자의 드레인 18.N채널소자의 게이트산화막
19.N채널소자의 게이트 20.P채널소자의 소오스
21.P채널소자의 드레인 22.P채널소자의 게이트산화막
23.P채널소자의 게이트
상기 목적을 달성하기 위한 본 발명의 이중막 실리콘웨이퍼를 이용한 MOSFET제조방법은 하부실리콘층, 매몰절연막과 상부실리콘층이 적층되어 이루어지며 제1영역과 이에 인접한 제2영역으로 구분되는 이중막 실리콘웨이퍼에 있어서 상기 제1영역의 상기 상부실리콘층 소정부분에 실리콘국부산화에 의해 제1필드산화막을 형성하는 단계와, 상기 제2영역의 상기 상부실리콘층의 소정부분에 트렌치를 형성하는 단계, 상기 트렌치내에 제2필드산화막을 형성하는 단계, 상기 제1영역에 P채널 소자를 형성하는 단계, 및 상기 제2영역에 N채널 소자를 형성하는 단계를 포함하여 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1a 내지 도 1h에 본 발명에 의한 이중막 실리콘웨이퍼를 이용한 MOSFET의 제조방법을 공정순서에 따라 나타내었다. 먼저, 도 1A를 참조하면, 실리콘기판(1)내의 소정부분에 매몰산화막(2)을 형성하고, 기판상부에 패드산화막(4)과 실리콘질화막(5)을 차례로 형성한다. 여기서 참조부호 3은 실리콘기판(1)의 상부에 해당하는 상부실리콘층(3)을 나타낸다. 이어서 도 1B에 나타낸 바와 같이 사진식각공정을 통해 상기 실리콘질화막(5)을 패터닝하여 필드산화막이 형성될 영역(6)을 정의한다.
다음에 도 1C에 나타낸 바와 같이 상기 필드산화막 형성영역(6)에 실리콘국부산화(LOCOS)에 의해 필드산화막(7)을 형성한다. 이때 필드산화막(7)이 상기 매몰산화막(2)과 직접적으로 접촉하도록 공정시간과 온도를 조절하여 형성한다. 이어서 도 1D에 나타낸 바와 같이 기판전면에 감광막(8)을 형성하고 사진식각공정을 통해 상기 감광막(8) 및 실리콘질화막(5)을 패터닝하여 트렌치가 형성될 영역(9)을 정의한 후, 그 하부에 해당하는 상부실리콘층(3)부분을 도 1E에 나타낸 바와 같이 건식식각에 의해 제거한다.
이어서 도 1F에 나타낸 바와 같이 상기 감광막을 제거하고, 기판 전면에 산화막(11)을 형성하여 트렌치영역(10)을 매립한 후, 도 1G에 나타낸 바와 같이 화학기계연마법을 이용하여 실리콘질화막(5)이 노출되도록 상기 산화막(11)을 제거한 다음, 인산용액을 이용하여 실리콘질화막(5)을 제거하면 도 1H에 나타낸 바와 같이 트렌치영역에 필드산화막(11)이 형성된 트렌치 소자분리구조(A)와 실리콘 국부산화에 의해 필드산화막(7)이 형성된 소자분리구조(B)가 얻어진다.
상기와 같은 공정을 거친 웨이퍼위에 도 2에 나타낸 바와 같이 표준 반도체소자 제조공정을 이용하여 실리콘 국부산화에 의한 소자분리영역(B)에는 소오스 및 드레인(20,21), 게이트산화막(22)과 게이트(23)로 이루어진 P채널 MOSFET를 제조하고, 트렌치 소자분리영역(A)에는 소오스 및 드레인(16,17), 게이트산화막(18)과 게이트(19)로 이루어진 N채널 MOSFET를 제조한다.
상술한 바와 같이 본 발명은 실리콘국부산화법과 쉘로우 트렌치분리법을 이용하여 각각 N채널 및 P채널소자가 제작될 영역에서의 소자간 분리를 행함으로서 상부실리콘박막내에 존재하는 스트레스를 조절하여 전자와 정공의 이동도를 동시에 증가시키고자 하였다. 먼저, 이중막 실리콘웨이퍼를 이용한 박막형 P채널 MOSFET제조시 실리콘박막내에 존재하는 스트레스의 양태를 조절함으로써 정공의 이동도를 증가시켜 P채널 MOSFET의 이동도를 증가시킨다. 이중막 실리콘구조에서 실리콘박막이 압축변형력을 받고 있을때 그 실리콘박막내에서의 정공의 이동도는 벌크실리콘에서의 정공의 이동도보다 더 크다는 것이 문헌에 보고되어 있다(Silicon-on-insulator technology and devices VIII, edited by S. Cristoloveanu, pp. 335). 따라서 필드산화막공정에서 공정조건을 변화시킴으로써 실리콘박막으로 하여금 압축변형력을 갖도록 조절할 수 있다. 또한 이중막 실리콘웨이퍼의 매몰산화막의 두께를 조절함으로써 실리콘박막이 압축변형력을 갖도록 할 수 있다. 이러한 경우에 매몰산화막의 두께가 얇을수록 실리콘박막이 더 큰 압축변형력을 받기 쉬우므로 소기의 목적을 달성하기 위해서는 매몰산화막의 두께가 약 100nm정도인 이중막 실리콘웨이퍼를 사용하는 것이 유리하다. 이때, 위와 같은 효과를 얻기 위해서는 매몰산화막내에 존재하는 스트레스의 양이 적어도 1X10010dyne/cm2이상이 되어야만 가능하다.
그리고 실리콘국부산화법을 이용하여 제작된 N채널소자의 전자이동도는 벌크실리콘에 비해 감소한다는 것이 문헌에 보고되어 있다. 따라서 N채널소자의 경우에는 실리콘국부산화법이 아닌 트렌치분리법을 적용하여 상부실리콘박막내에 존재하는 스트레스의 양을 최소화하여 전자를 이동도를 증가시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같이 본 발명은 실리콘박막내에서의 전자와 정공의 이동도를 동시에 증가시키기 위해 N채널소자가 형성될 영역에서는 쉘로우 트렌치분리법을 적용하여 상부실리콘박막내의 스트레스를 최소화하고 P채널소자가 형성될 영역에서는 실리콘국부산화법을 적용하여 상부실리콘박막내의 스트레스가 압축변형력이 되도록 필드산화막 형성조건을 조절한다. 이와 같이 하여 이동도가 증가된 N채널 및 P채널 MOSFET를 이용하여 고성능 CMOS소자를 구현할 수 있다.
Claims (3)
- 하부실리콘층, 매몰절연막과 상부실리콘층이 적층되어 이루어지며 제1영역과 이에 인접한 제2영역으로 구분되는 이중막 실리콘웨이퍼에 있어서 상기 제1영역의 상기 상부실리콘층 소정부분에 실리콘국부산화에 의해 제1필드산화막을 형성하는 단계;상기 제2영역의 상기 상부실리콘층의 소정부분에 트렌치를 형성하는 단계;상기 트렌치내에 제2필드산화막을 형성하는 단계;상기 제1영역에 P채널 소자를 형성하는 단계; 및상기 제2영역에 N채널 소자를 형성하는 단계를 포함하여 이루어진 이중막 실리콘웨이퍼를 이용한 금속-산화막-반도체 전계효과트랜지스터의 제조방법.
- 제1항에 있어서,상기 제1필드산화막 형성단계에서 상기 이중막 실리콘웨이퍼의 매몰절연막과 직접적으로 접촉하도록 실리콘국부산화시의 시간과 온도를 조절하여 제1필드산화막을 형성하는 것을 특징으로 하는 이중막 실리콘웨이퍼를 이용한 금속-산화막-반도체 전계효과트랜지스터의 제조방법.
- 제1항에 있어서,상기 제2필드산화막은 상기 트렌치가 형성된 이중막 실리콘웨이퍼 전면에 상기 트렌치가 매립되도록 산화막을 형성한 후, 화학기계연마법을 이용하여 상기 산화막을 제거하여 형성하는 것을 특징으로 하는 이중막 실리콘웨이퍼를 이용한 금속-산화막-반도체 전계효과트랜지스터의 제조방법.
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