JPH0974133A - 誘電体分離型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】二枚の半導体基板を絶縁膜を介して貼り合わせ
たＳＯＩ基板にトレンチを形成し、そのトレンチ内に誘
電体を充填した誘電体分離型半導体装置の製造方法にお
いて、分離領域上部の急峻な段差に多結晶シリコンが残
って、動作不良になるのを防止する。 【解決手段】第二の半導体基板１３の表面から埋め込み
酸化膜１２に達するトレンチ１５を形成し、そのトレン
チ１５および第二の半導体基板１３の表面に第一の絶縁
膜１６を形成し、トレンチ１５内に充填層１７を埋め、
第二の半導体基板１３の表面の充填層１７を除去した
後、トレンチ１５内上部の第一の絶縁膜１６を除去して
充填層１７と第二の半導体基板１３との間に深さが第一
の絶縁膜１６の厚さ以上の空間を設け、熱酸化によりそ
の空間を充填する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は誘電体を用いて素子
間を分離しつつ低電圧駆動の制御回路と高耐圧デバイス
を一チップ内に形成したパワーＩＣや、複数の高耐圧デ
バイスを一チップ内に形成した半導体装置等の誘電体分
離型半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来技術による誘電体分離型半導体装置
の製造方法を説明するため、半導体装置の例としてｎチ
ャネルＭＯＳＦＥＴの主な製造工程における断面図を図
５ないし図７に示す。本発明は特に素子間を分離する分
離領域に特徴があるので、図５、図６は分離領域の部分
断面図を示した。以下、図に沿って製造工程を説明す
る。

【０００３】第一の半導体基板４１上に埋め込み酸化膜
４２を介し第二の半導体基板４３が貼り合わされたＳＯ
Ｉ(silicon on insulator)基板の第二の半導体基板４３
表面上に、エッチングマスク材４４として酸化膜を形成
し、フォトレジストを用いたフォトリソグラフィおよび
エッチングによりエッチングマスク材４４に開口し、こ
れをマスクとしてリアクティブイオンエッチング（ＲＩ
Ｅ）法により第二の半導体基板４３表面から埋め込み酸
化膜４２に達するトレンチ４５を形成する［図５
（ａ）］。このとき第二の半導体層４３の厚さは１０μ
m 、トレンチ４５の溝幅は２〜６μm である。第二の半
導体層４３はｎ型である。

【０００４】次にエッチングマスク材４４をフッ化水素
酸溶液で除去する［同図（ｂ）］。このときトレンチ４
５底部の埋め込み酸化膜４２も若干エッチングされる。
この後、第一の絶縁膜４６として熱酸化により、第二の
半導体基板４３の表面およびトレンチ４５の内面に酸化
膜を形成する［同図（ｃ）］。第一の絶縁膜４６の厚さ
は１μm である。

【０００５】その後、トレンチ４５内に充填層４７とし
て減圧ＣＶＤ法により多結晶シリコンを充填する［同図
（ｄ）］。この際、表面の第一の絶縁膜４６上にも充填
層４７が被着する。充填層４７の厚さは１〜３．５μm
である。さらに、プラズマエッチング法により、第一の
絶縁膜４６の上に被着した充填層４７をエッチバックし
てを露出させる［図６（ａ）］。

【０００６】次に、フォトレジストを用いたフォトリソ
グラフィによりトレンチ４５近傍の第一の絶縁膜４６を
残し、他の領域の第一の絶縁膜４６をフッ化水素酸溶液
で除去して、素子形成領域の第二の半導体基板４３を露
出させる［同図（ｂ）］。フォトレジストパターンをマ
スクとした不純物イオンの選択的な注入および熱処理に
より、深いｐベース領域５１を形成する［図６
（ｃ）］。

【０００７】その後、素子形成領域に窒化膜５９を堆積
し、選択酸化により素子のフィールド領域上にフィール
ド酸化膜４８' を形成する。この時、トレンチ４５内上
部の充填層４７も酸化され、第二の絶縁膜４８が形成さ
れ、分離領域４０が完成する［図６（ｄ）］。素子形成
領域の窒化膜５９を除去し、熱酸化によりゲート酸化膜
５４を形成した後、その上に減圧ＣＶＤ法により、多結
晶シリコン層４９を堆積する［図７（ａ）］。

【０００８】続いて、フォトリソグラフィ工程およびエ
ッチング工程によって多結晶シリコン層４９をパターン
形成してゲート電極５５とする［図７（ｂ）］。このと
き、ゲート電極５５と一緒に多結晶シリコン配線が形成
される。そしてゲート電極５５を一方の端とし、もう一
方はフォトレジストのパターンをマスクとした不純物イ
オンの選択的な注入および熱処理により、ｎソース領域
５２およびｎドレイン領域５３を形成する［図７
（ｃ）］。高濃度のコンタクト領域６１を形成すること
もある。

【０００９】プラズマＣＶＤ法によるホウ素燐ガラスの
層間絶縁膜５６を堆積し、電極用窓開けを行った後、ス
パッタリングによりアルミニウム合金を蒸着し、フォト
リソグラフィ工程およびエッチング工程によってソース
電極５７、ドレイン電極５８を形成する［図７
（ｄ）］。図８はｎチャネルＭＯＳＦＥＴの電極や絶縁
膜を透視した状態の平面図を示している。前記工程によ
り形成された分離領域４０に囲まれた第二の半導体基板
４３内にｐベース領域５１が見られ、その表面層に形成
されたｎソース領域５２とｎドレイン領域５３の表面に
接触するソース電極５７とドレイン電極５８およびこれ
らと外部の端子とを結ぶ金属配線６０が示されている。
５５はゲート電極である。

【００１０】

【発明が解決しようとする課題】上記の工程の間にＭＯ
Ｓトランジスタのゲート電極および配線として用いられ
る多結晶シリコン層４９が堆積され、フォトリソグラフ
ィ工程およびエッチング工程において、エッチングされ
ている［図７（ａ）および（ｂ）］。このとき多結晶シ
リコン層４９が除去される領域では図９（ａ）に示すよ
うにトレンチ上部の第一の絶縁膜４６と第二の絶縁膜４
８の境界部の段差部に多結晶シリコン残さ５０が発生す
ることがある。同図（ｂ）にトレンチ上部の拡大図を示
す。第一の絶縁膜４６と第二の絶縁膜４８の境界領域に
急峻な段差があるため、その部分での多結晶シリコン層
４９の膜厚が、平坦な領域に被着した膜厚より厚いた
め、エッチング工程において多結晶シリコン層４９の除
去が困難で、前記多結晶シリコン残さ５０を生じるので
ある。

【００１１】図８に点線の円で示したＡ領域、Ｂ領域、
Ｃ領域の断面図を図１０（ａ）、（ｂ）、（ｃ）に示
す。図８（ａ）のＡ領域では、充填層４７の上部を酸化
した第二の絶縁膜４８上に、多結晶シリコン層４９が有
り、更にその上を層間絶縁膜５６が覆っている。同図
（ｂ）のＢ領域では、第二の絶縁膜４８上の多結晶シリ
コン層４９は、エッチング除去されいるが、段差部にそ
の残さ５０が残っていて、その上に層間絶縁膜５６が被
せられている。同図（ｃ）のＣ領域では、やはり第二の
絶縁膜４８と第一の絶縁膜４６との境界の段差部に多結
晶シリコンの残さ５０が残っている。その上を層間絶縁
膜５６が覆い、金属配線６０が走っている。いずれの領
域にも多結晶シリコン層４９またはその残さ５０が分離
領域４０の段差に沿って、この多結晶シリコン残さ５０
が素子を取り囲んでいることが分かる。従って、一つの
分離領域に複数の素子が形成される場合など分離領域４
０上を複数の多結晶シリコン層４９による配線が横切る
場合、これらの複数の配線は多結晶シリコン残さ５０を
介して電気的に導通し、複数の素子が異常な動作をして
しまうことになる。

【００１２】上記問題の対策の一つの方法として、エッ
チング時間を十分長くし、多結晶シリコン残さ５０を除
去する方法がある。しかしこの方法では、他の領域、例
えばＭＯＳトランジスタのゲート電極５５の幅がサイド
エッチングにより大幅に小さくなり、設計通りの特性が
得られなかったり、信頼性が低下したりするなどの問題
が発生する。

【００１３】前記の急峻な段差が発生する原因は、分離
領域に第二の半導体基板４３、第一の絶縁膜４６および
充填層４７の三種類の材料があり、これらを熱酸化する
際の酸化速度に大きな差が存在するためである。すなわ
ち、多結晶シリコンの充填層４７の酸化速度はほぼ第二
の半導体基板４３と同じであり、熱酸化によって消費さ
れたシリコンの約二倍の厚さの第二の酸化膜４８を生
じ、上方に厚さを増して行く。しかし、第一の絶縁膜４
６との境界部分では酸素の供給が充分でなく、第二の酸
化膜４８は薄くなる。一方第一の絶縁膜４６形成時に、
第二の半導体基板４３の角部は上方の第一の絶縁膜４６
とトレンチ側壁の第一の絶縁膜４６とに消費されて、酸
化が進み丸くなっている。従って、図９（ｂ）に示した
ように第一の絶縁膜４６と第二の絶縁膜４８との境界に
深い谷ができ、後で堆積された多結晶シリコン層４９が
その部分に残さ５０として残りがちなのである。

【００１４】以上の問題に鑑みて本発明の目的は、分離
領域表面の急峻な段差を緩和し、その段差部に残留する
多結晶シリコン残さを無くして素子特性の安定および信
頼性を向上させる誘電体分離型半導体装置の製造方法を
提供することにある。

【００１５】

【課題を解決するための手段】本発明の第一の方法で
は、第一の半導体基板上に埋め込み酸化膜を介して形成
した第二の半導体基板の表面から前記埋め込み酸化膜に
達するトレンチを形成する工程と、そのトレンチの側壁
に第一の絶縁膜を形成する工程と、トレンチ内部に多結
晶シリコンからなる充填層を形成する工程と、トレンチ
内部に充填層を残し第二の半導体表面の充填層を除去す
る工程と、多結晶シリコン層を堆積する工程と、トレン
チ上部の多結晶シリコン層を除去する工程とを含む誘電
体分離型半導体装置の製造方法において、第二の半導体
基板表面の充填層を除去し、トレンチ側壁の第一の絶縁
膜を第二の半導体基板の表面より後退させ、第二の半導
体基板と充填層の間に空間を形成した後、その空間を第
二の絶縁膜により埋め込むものとする。

【００１６】特に、トレンチ側壁の第一の絶縁膜の後退
量が第二の半導体基板の表面から第一の絶縁膜の厚さと
同程度以上であることが重要である。そして、第二の半
導体基板と充填層の間に形成した空間を埋め込む第二の
絶縁膜が熱酸化膜であることがよい。この第一の方法を
取れば、第二の半導体表面に厚い絶縁膜が存在しないた
め、熱酸化により第二の半導体基板および充填層の表面
にほぼ等しい膜厚の絶縁膜が形成され、充填層と第二の
半導体基板間の空間は充填層および第二の半導体基板か
ら生成される絶縁膜により埋め込まれ表面の平坦性が向
上する。

【００１７】本発明の第二の方法では、充填層を除去す
る際に、トレンチ溝上の充填層を少なくともトレンチ側
壁の第一の絶縁膜形成後のトレンチ幅よりも大きく残し
た後、その充填層を熱酸化するものとする。特に、充填
層の残し幅が第一の絶縁膜形成後のトレンチ端から１μ
m 以上であることが重要である。

【００１８】この第二の方法では、第一の絶縁膜の成長
が起こらないトレンチ側壁の第一の絶縁膜よりも広く充
填層を残し、これを酸化することにより、急峻な段差の
発生が抑制される。本発明の第三の方法では、トレンチ
溝内部に充填層を残して第二の半導体表面の充填層を除
去し、熱酸化により該充填層を酸化した後、表面に第二
の絶縁膜を堆積するものとする。

【００１９】この第三の方法では、充填層を熱酸化して
急峻な段差を発生させた後、その段差に被覆性の優れた
絶縁膜を埋め込むことにより急峻な段差を緩和する。上
記３つの方法ともに誘電体分離基板の製作過程で表面の
平坦性を向上させ、後の素子製作工程におけるいかなる
処理によっても急峻な段差は発生しない。

【００２０】

【発明の実施の形態】上記の課題解決のため本発明第一
の方法は、トレンチ内の第一の絶縁膜を第二の半導体基
板表面より後退させた後、第二の絶縁膜を形成するもの
である。本発明第二の方法は、トレンチ上の充填層の幅
をトレンチの幅より充分大きく残した後、第二の絶縁膜
を形成するものである。

【００２１】本発明第三の方法は、トレンチ上の第二の
絶縁膜の上に第三の絶縁膜を形成するものである。上記
の方法をとることによって、従来技術で発生していた
１．０〜２．０μmの急峻な段差が０．５μm 以下に低
減し、多結晶シリコン残さによる短絡が起こらない。

【００２２】以下図面を参照しながら本発明の誘電体分
離型半導体装置の製造方法について説明する。

【００２３】

【実施例】

〔実施例─１〕図１、２に本発明の第一の方法にかかる
誘電体分離型半導体装置の主な製造工程の断面図を示
す。本発明は特に素子間を分離する分離領域に特徴があ
るので、図１、２は分離領域の部分断面図を示した。

【００２４】シリコンの第一の半導体基板１１上に埋め
込み酸化膜１２を介しシリコンの第二の半導体基板１３
を貼り合わせたＳＯＩ(silicon on insulator)基板の第
二の半導体基板１３の表面にエッチングマスク材１４と
して熱酸化膜を形成する。膜厚は０．６μm である。フ
ォトレジストを用いたフォトリソグラフィおよびエッチ
ングによりそのエッチングマスク材１４を開口して、こ
れをマスクとしてリアクティブイオンエッチング(RIE)
法により第二の半導体基板１３の表面から埋め込み酸化
膜１２に達するトレンチ１５を形成する［図１
（ａ）］。このとき第二の半導体層１３の厚さは１０μ
m 、貼り合わせ酸化膜１２の膜厚は２．０μm 、トレン
チ１５の溝幅は２．０〜６．０μm である。

【００２５】次にエッチングマスク材１４をフッ化水素
酸溶液で除去する［同図（ｂ）］。このときトレンチ１
５底部の貼り合わせ酸化膜１２も若干エッチングされ
る。この後、熱酸化により第一の絶縁膜１６を形成する
［同図（ｃ）］。第一の絶縁膜１６の厚さは１μm であ
る。続いて、充填層１７としてトレンチ１５内に減圧Ｃ
ＶＤ法により、多結晶シリコンを充填する［同図
（ｄ）］。この際、表面の第一の絶縁膜１６上にも充填
層１７が被着する。充填層１７の厚さは１〜３．５μm
である。

【００２６】さらに、プラズマエッチング法により、表
面に被着した充填層１７をエッチバックして第一の絶縁
膜１６を露出させた［図２（ａ）］後、フッ化水素酸溶
液で第二の半導体基板１３上の第一の絶縁膜１６を除去
する［同図（ｂ）］。このときトレンチ１５内の第一の
絶縁膜１６を第二の半導体基板１３の表面より１μm以
上後退させ、第二の半導体基板１３と充填層１７の間に
空間を設ける。

【００２７】次に熱酸化により第二の半導体基板１３お
よび充填層１７表面に第二の絶縁膜１８を形成し、分離
領域１０が完成する［同図（ｃ）］。酸化膜の場合、酸
化膜の厚さの約半分の厚さのシリコンが消費されるの
で、シリコンと酸化膜との境界は図のようになる。前記
第二の半導体基板１３と充填層１７との間に形成した空
間の幅は第一の絶縁膜１６の膜厚相当分すなわち１μm
であり、第二の絶縁膜１８の膜厚を１μm とすれば、こ
の空間を埋め込むことができる。

【００２８】次にフォトレジストを用いたフォトリソグ
ラフィによりトレンチ１５近傍の第二の絶縁膜１８を保
護し、他の領域の第二の絶縁膜１８をフッ化水素酸溶液
で除去し、素子形成領域の第二の半導体基板１３を露出
させる［同図（ｄ）］。この後の製造工程は、図６
（ｃ）以降に示した従来法と同様にできるので省略す
る。

【００２９】上記の方法をとれば、前記第二の半導体基
板１３と充填層１７との間に形成した空間が、横方向に
成長する第二の絶縁膜によって埋め込まれる。勿論第二
の半導体基板１３と充填層１７との上表面にも第二の絶
縁膜は成長するので、その上の表面の段差は従来より大
幅に低減され、１．０μm 以下になった。従って、この
後に堆積される多結晶シリコン層の厚さが均一になり、
ゲート電極や配線のパターン形成時に多結晶シリコンの
残さが残って悪影響を与えることが無い。

【００３０】この方法によればまた、トレンチ上部を厚
い絶縁膜で被覆するため、素子製作工程における熱酸化
工程で、新たに段差が発生することはない。更に、第二
の絶縁膜１８形成時の酸化温度を１１００℃以上とすれ
ば、酸化膜に流動性を持たせることになりさらに平坦性
は一層向上する。本実施例では第二の半導体基板１３と
充填層１７の間の空間を熱酸化膜により埋め込む例を説
明したが、第二の絶縁膜１８は段差被覆性の優れた減圧
ＣＶＤ法により酸化膜を堆積して埋め込む方法や減圧Ｃ
ＶＤ法で多結晶シリコンを堆積し、これを熱酸化により
酸化シリコン膜としても良い。

【００３１】上の例では、第二の半導体基板１３の表面
からの後退量を１μｍとしたが、この後退量が、第一の
絶縁膜１６の厚さより少ないと、第二の半導体基板１３
と充填層１７との間に形成した空間を埋めるための第二
の絶縁膜１８の横方向の成長が不十分となり、上表面の
段差が低減できない。 〔実施例─２〕図３に本発明の第二の方法の製造工程ご
との断面図を示す。この方法においては、前段は、図１
の第一の方法と同じで良い。図１（ａ）ないし（ｄ）の
後、ＳＯＩ基板の埋め込み酸化膜２２に達するトレンチ
２５内に、第一の絶縁膜２６を形成し、さらに多結晶シ
リコンの充填層２７を埋めた後、プラズマエッチング法
により、第一の絶縁膜２６の上に被着した充填層２７を
エッチバックして第一の絶縁膜２６を露出させる際に、
フォトリソグラフィによりトレンチ２５上部近傍にフォ
トレジスト層を形成し、この領域以外の充填層２７を除
去する［図３（ａ）］。このときトレンチ２５上部に残
す充填層２７の幅はトレンチ２５内部に形成した第一の
絶縁膜２６の第二の半導体層２３側の端よりも外側とす
る。本実施例では前記第一の絶縁膜２６の端から１μm
大きく充填層２７を残した。

【００３２】次に前記充填層２７を熱酸化し第二の絶縁
膜２８を形成し、分離領域２０が完成する［同図
（ｂ）］。このとき第二の絶縁膜２８の膜厚は１μm で
ある。分離溝上部に残留する充填層２７の膜厚は１〜
３．５μm であるが、すべてを絶縁膜とする必要はな
い。次にフォトレジストを用いたフォトリソグラフィに
よりトレンチ２５近傍の第一の絶縁膜２６および第二の
絶縁膜２８を保護し、他の領域の第二の絶縁膜２８をフ
ッ化水素酸溶液で除去し、素子形成領域の第二の半導体
基板２３を露出させる［同図（ｃ）］。

【００３３】この後の製造工程は、図６（ｃ）以降に示
した従来法と同じで良いので省略する。この方法をとれ
ば、広い幅の充填層２７の表面が酸化され、第二の絶縁
膜２８になり上表面の段差が従来より大幅に低減され、
１．０μm 以下になった。従って、この後に堆積される
多結晶シリコン層の残さが悪影響を与えることが無い。

【００３４】更に、第二の絶縁膜２８形成時の酸化温度
を１１００℃以上とすれば、酸化膜に流動性を持たせる
ことになりさらに平坦性は向上する。上の例では、トレ
ンチ２５の上部に残す充填層２７の幅は第一の絶縁膜２
６形成後のトレンチ２５の幅より１μｍ広くしたが、こ
の幅が第一の絶縁膜２６形成後のトレンチ２５の幅より
狭いと、第一の絶縁膜２６の丸い部分との境界に深い谷
ができ、上表面の段差が低減できない。

【００３５】〔実施例─３〕図４に本発明の第三の方法
の製造工程ごとの断面図を示す。この方法においては、
前段は図１の第一の方法と同じで良い。図１（ａ）ない
し（ｄ）の後、ＳＯＩ基板の埋め込み酸化膜３２に達す
るトレンチ３５内に、第一の絶縁膜３６を形成し、さら
に多結晶シリコンの充填層３７を埋めた後、プラズマエ
ッチング法により、表面に被着した充填層３７をエッチ
バックして除去する［図４（ａ）］。

【００３６】次に前記充填層３７を熱酸化し第二の絶縁
膜３８を形成する［同図（ｂ）］。第二の絶縁膜３８の
膜厚は１μm である。また、このとき従来技術で説明し
た通り、第一の絶縁膜３６と第二の絶縁膜３８の境界に
は急峻な段差が発生する。さらに段差被覆性の優れた減
圧ＣＶＤ法などによる第三の絶縁膜３９を堆積し、前工
程の熱酸化で発生した急峻な段差を埋め込み、分離領域
３０が完成する［同図（ｃ）］。このときの第三の絶縁
膜３９の膜厚は０．５μm 以上である。

【００３７】また、このとき形成する第三の絶縁膜３９
は減圧ＣＶＤ法によって形成した多結晶シリコンを熱酸
化したものでも良い。ただし、この場合は堆積した多結
晶シリコンが完全に酸化する必要がある。次にフォトレ
ジストを用いたフォトリソグラフィによりトレンチ３５
近傍の第一の絶縁膜３６、第二の絶縁膜３８および第三
の絶縁膜３９を保護し、他の領域の第二の絶縁膜３８お
よび第三の絶縁膜３９をフッ化水素酸溶液で除去し、素
子形成領域の第二の半導体基板３３を露出させる［同図
（ｄ）］。

【００３８】この後の製造工程は、図６（ｃ）以降に示
した従来法と同じで良いので省略する。この方法をとれ
ば、段差被覆性の優れた減圧ＣＶＤ法などによる第三の
絶縁膜３９によって、第二の絶縁膜３８の上表面の段差
が大幅に緩和された。従って、この後に堆積されるゲー
ト電極等のための多結晶シリコン層が段差部に残って悪
影響を与えることが無くなった。

【００３９】

【発明の効果】以上述べたように本発明の第一の方法に
より、トレンチ内の第一の絶縁膜を充填層より後退させ
た後、第二の絶縁膜を形成することによって、従来技術
で発生していた急峻な段差が大幅に低減するとともに、
段差の形状も緩やかとなり充填層の多結晶シリコン残さ
による短絡が起こず、動作の安定した、信頼性の高い半
導体装置が得られる。

【００４０】本発明第二の方法により、トレンチ上の充
填層の幅をトレンチの幅より充分大きく残した後熱酸化
しても第一の方法と同様の効果が得られる。また、本発
明第三の方法により、トレンチ上部の充填層の酸化後、
第二の絶縁膜の上に、第三の絶縁膜を堆積してもよい。
これらの方法によればまた、トレンチ上部を厚い絶縁膜
で被覆するため、素子製作工程における熱酸化工程で、
新たに段差が発生することはない。更に、半導体装置の
表面の平坦度を向上させることは、多結晶シリコンおよ
び金属膜の配線の長寿命化に大きな効果をもたらすもの
である。

【図面の簡単な説明】

【図１】（ａ）ないし（ｄ）は本発明の方法にかかる半
導体装置の主な工程ごとの断面図

【図２】（ａ）ないし（ｄ）は図１（ｄ）に続く本発明
の第一の方法にかかる半導体装置の主な工程ごとの断面
図

【図３】（ａ）ないし（ｃ）は図１（ｄ）に続く本発明
の第二の方法にかかる半導体装置の主な工程ごとの断面
図

【図４】（ａ）ないし（ｄ）は図１（ｄ）に続く本発明
の第三の方法にかかる半導体装置の主な工程ごとの断面
図

【図５】（ａ）ないし（ｄ）は従来の方法にかかる半導
体装置の主な工程ごとの断面図

【図６】（ａ）ないし（ｄ）は図５（ｄ）に続く従来の
方法にかかる半導体装置の主な工程ごとの断面図

【図７】（ａ）ないし（ｄ）は図６（ｄ）に続く従来の
方法にかかる半導体装置の主な工程ごとの断面図

【図８】従来の方法によるｎチャネルＭＯＳＦＥＴの平
面図

【図９】（ａ）は従来技術による不良部の断面図、
（ｂ）はその部分拡大図

【図１０】（ａ）、（ｂ）、（ｃ）はそれぞれ図８の
Ａ、Ｂ、Ｃ部の断面図

【符号の説明】

１１、２１、３１、４１ 第一の半導体基板 １２、２２、３２、４２ 埋め込み酸化膜 １３、２３、３３、４３ 第二の半導体基板 １４、２４、３４、４４ エッチングマスク材 １５、２５、３５、４５ トレンチ １６、２６、３６、４６ 第一の絶縁膜 １７、２７、３７、４７ 充填層 １８、２８、３８、４８ 第二の絶縁膜 １０、２０、３０、４０ 分離領域 ３９ 第三の絶縁膜 ４８’ フィールド酸化膜 ４９ 多結晶シリコン層 ５０ 多結晶シリコン残さ ５１ ｐベース領域 ５２ ｎソース領域 ５２ ｎドレイン領域 ５４ ゲート酸化膜 ５５ ゲート電極 ５６ 層間絶縁膜 ５７ ソース電極 ５８ ドレイン電極 ５９ 窒化膜 ６０ 金属配線 ６１ ｐ⁺ コンタクト領域

Claims (6)

【特許請求の範囲】
1. 【請求項１】第一の半導体基板上に埋め込み酸化膜を介
   して形成した第二の半導体基板の表面から前記埋め込み
   酸化膜に到達するトレンチを形成する工程と、そのトレ
   ンチの側壁に第一の絶縁膜を形成する工程と、トレンチ
   内部に多結晶シリコンからなる充填層を形成する工程
   と、トレンチ内部に充填層を残し第二の半導体基板表面
   の充填層を除去する工程と、多結晶シリコン層を堆積す
   る工程と、トレンチ上部の多結晶シリコン層を除去する
   工程とを含む誘電体分離型半導体装置の製造方法におい
   て、第二の半導体基板表面の充填層を除去した後、トレ
   ンチ側壁の第一の絶縁膜を第二の半導体基板の表面より
   後退させ、第二の半導体基板と充填層の間に空間を形成
   する工程と、その空間を第二の絶縁膜により埋め込む工
   程とを有することを特徴とする誘電体分離型半導体装置
   の製造方法。
2. 【請求項２】トレンチ側壁の第一の絶縁膜の後退量が第
   二の半導体基板の表面から第一の絶縁膜の厚さ以上であ
   ることを特徴とする請求項１に記載の誘電体分離型半導
   体装置の製造方法。
3. 【請求項３】第二の半導体基板と充填層の間に形成した
   空間を埋め込む第二の絶縁膜が熱酸化膜であることを特
   徴とする請求項１または２に記載の誘電体分離型半導体
   装置の製造方法。
4. 【請求項４】第一の半導体基板上に埋め込み酸化膜を介
   して形成した第二の半導体基板の表面から前記埋め込み
   酸化膜に到達するトレンチを形成する工程と、そのトレ
   ンチの側壁に第一の絶縁膜を形成する工程と、トレンチ
   内部に多結晶シリコンからなる充填層を形成する工程
   と、トレンチ内部に充填層を残し第二の半導体基板表面
   の充填層を除去する工程と、多結晶シリコン層を堆積す
   る工程と、トレンチ上部の多結晶シリコン層を除去する
   工程とを含む誘電体分離型半導体装置の製造方法におい
   て、充填層を除去する際に、トレンチ上の充填層を少な
   くともトレンチ側壁の第一の絶縁膜形成後のトレンチ幅
   よりも大きく残す工程とを有することを特徴とする誘電
   体分離型半導体装置の製造方法。
5. 【請求項５】充填層の残し幅が第一の絶縁膜形成後のト
   レンチ端から１μm以上であることを特徴とする請求項
   ４に記載の誘電体分離型半導体装置の製造方法。
6. 【請求項６】第一の半導体基板上に埋め込み酸化膜を介
   して形成した第二の半導体基板の表面から前記埋め込み
   酸化膜に到達するトレンチを形成する工程と、そのトレ
   ンチの側壁に第一の絶縁膜を形成する工程と、トレンチ
   内部に多結晶シリコンからなる充填層を形成する工程
   と、トレンチ内部に充填層を残し第二の半導体基板表面
   の充填層を除去する工程と、多結晶シリコン層を堆積す
   る工程と、トレンチ上部の多結晶シリコン層を除去する
   工程とを含む誘電体分離型半導体装置の製造方法におい
   て、第二の半導体基板表面の充填層を除去する工程の
   後、熱酸化により前記充填層を酸化する工程と、表面に
   第二の絶縁膜を堆積する工程とを有することを特徴とす
   る誘電体分離型半導体装置の製造方法。