JPH08162640A

JPH08162640A - 半導体装置の製造方法

Info

Publication number: JPH08162640A
Application number: JP6297513A
Authority: JP
Inventors: Takeshi Matsushita; 孟史松下
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-11-30
Filing date: 1994-11-30
Publication date: 1996-06-21

Abstract

(57)【要約】【目的】第１および第２のゲートのゲート長および位
置の整合を正確に行うことができ、また歩留り良く、チ
ャネル幅やゲートパターンによる制限のないダブルゲー
ト型のＳＯＩによるＭＩＳトランジスタを形成する。【構成】シードウエーハ１上の第１のゲート絶縁膜２
上に形成した第１のゲート電極４１を覆う絶縁膜３を含
む平坦化被覆材層５を形成し、この平坦化被覆材層５を
平坦化しその平坦化面５ａにハンドルウエーハ６を貼り
合わせた後、シードウエーハ１を薄膜化して得た半導体
層５１上に第２のゲート絶縁膜７と第２のゲート電極４
２とを形成し、半導体層５１と第１のゲート電極４１
を、第２のゲート電極４２の両側面に設けたサイドウォ
ール１２をマスクとしてエッチング除去した後にエッチ
ングによって露出された両側面から酸化し、この酸化工
程によって形成された半導体層５１の両側面の酸化膜１
３を後に除去し、露出した半導体層５１の両側面にそれ
ぞれ接してソース領域およびドレイン領域３１を形成す
る多結晶半導体層１５を成膜することにより半導体装置
を製造する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特にダブ
ルゲートのＳＯＩ（Semiconductor On Insulator）によ
るＭＩＳ（Metal Insulator Semiconductor ）トランジ
スタの製造方法に係わる。

【０００２】

【従来の技術】ＳＯＩによるＭＩＳトランジスタは、バ
ルクのシリコン層を用いたＭＩＳトランジスタと比較し
て、高速度、低消費電力、すぐれた耐α線、低チャネル
効果が起こりにくい等の多くの利点を有する。

【０００３】さらに、ＭＩＳトランジスタのチャネル層
を挟んでその上下に第１および第２のゲート電極を配置
したダブルゲート型のＳＯＩによるＭＩＳトランジスタ
は、ゲート電極がチャネル層の一方にのみ配置されたシ
ングルゲート型のＳＯＩによるＭＩＳトランジスタと比
較してその電流容量が２倍となるという利点がある。

【０００４】このため、昨今ダブルゲート型のＳＯＩに
よるＭＩＳトランジスタは、注目されているところであ
る。

【０００５】このダブルゲート型のＳＯＩによるＭＩＳ
トランジスタの製造方法としては、特開平５−２１８４
１９号公報に開示された方法等種々の方法が提案されて
いるが、その第１および第２のゲート電極の位置関係の
設定、寄生容量など多くの問題を残している。

【０００６】図７〜図９を参照して、このダブルゲート
型のＳＯＩによるＭＩＳトランジスタの従来の製造方法
の一例を説明する。

【０００７】この場合、図７Ａに示すように、低不純物
濃度の第１のシリコン基板（シードウエーハ）２０を用
意し、その表面熱酸化によってＳｉＯ₂膜による第１の
ゲート絶縁膜２１を形成する。このゲート絶縁膜２１上
の、最終的に第１のゲート電極の形成部とその両側の所
要の幅に亘る部分に多結晶シリコン層２２を形成する。
そしてこの多結晶シリコン層２２を覆って全面的にＳｉ
Ｏ₂等の絶縁層２３をＣＶＤ（Chemical Vapor Deposit
ion ：化学的気相成長）法等によって形成する。

【０００８】図７Ｂに示すように、多結晶シリコン層２
２の表面からＣＭＰ（Chemical Mechanical Polishing
；化学的機械的研磨）法によって平坦研磨を行って上
面を平坦な鏡面とする。そして、この平坦面上に、第２
のシリコン基板（ハンドルウエーハ）２４を接着する。

【０００９】図８Ａに示すように、第１のシリコン基板
２０をその表面から平坦研磨して所要の厚さとされた薄
膜半導体層２０１を形成する。そして、この薄膜半導体
層２０１の表面を熱酸化して第２のゲート絶縁膜２８を
形成し、これの上に、多結晶シリコン層２２と対向する
部分に第２のゲート電極４２を多結晶シリコン層によっ
て形成する。

【００１０】尚、図８以降においては、図７における上
下関係を反転して示している。

【００１１】図８Ｂに示すように、第２のゲート電極４
２をイオン注入マスクとして、多結晶シリコン層２２の
第２のゲート電極４２直下よりそのゲート長方向の両側
に突出する部分に不純物例えばボロン、リン等のイオン
注入を行って、高濃度領域２５を形成する。

【００１２】その後、図８Ｃに示すように、多結晶シリ
コン層２２に対して、その不純物濃度の差によってエッ
チング速度が異なるすなわち高不純物濃度に対して低い
エッチング性を示すエッチングを行って、高濃度領域２
５を残し、これら高濃度領域２５間の低不純物濃度の多
結晶シリコン層２２をエッチング除去して空洞２６を形
成する。この空洞２６は、実際には図８において紙面と
直交する方向に延長して形成された多結晶シリコン層２
２の外部に露呈した両端部からのエッチングの進行によ
って形成される。

【００１３】次に図９Ａに示すように、残存する多結晶
シリコンよりなる高濃度領域２５を酸化し、酸化層２７
とする。

【００１４】図９Ｂに示すように、空洞２６内にＣＶＤ
等によって低比抵抗多結晶シリコンを充填して、ここに
第１のゲート電極４１を形成する。一方、第２のゲート
電極４２をマスクとして薄膜半導体層２０１に不純物の
イオン注入を行ってソースおよびドレイン領域（Ｓ／Ｄ
領域）３１を形成する。

【００１５】このようにして、薄膜半導体層２０１の、
これに形成されたソースおよびドレイン領域３１間をチ
ャネル形成層４４としてこれを挟んでその下および上に
それぞれ第１及び第２のゲート絶縁膜２１及び２８を介
して第１及び第２のゲート電極４１および４２が形成さ
れたダブルゲート型のＭＩＳトランジスタが形成され
る。

【００１６】

【発明が解決しようとする課題】上述の従来方法による
場合、図８Ｂで説明したように、多結晶シリコン層２２
に第２のゲート電極４２をマスクとして高濃度領域２５
を形成するイオン注入を行うものであるが、このとき実
際には、不純物が第２のゲート電極４２の下にもその両
側から入り込んで拡散されることから、この高濃度領域
２５は幅広に形成される。

【００１７】そして、この多結晶シリコン層２２の厚さ
は最終的に形成される第１のゲート電極４１の厚さに相
当するものであることから、比較的厚く形成される必要
があるために、その全厚さにわたって高濃度領域２５を
形成するためには、これに対応してこの領域２５の第２
のゲート電極４２下への入り込み幅も大となり、これに
伴って空洞２６のゲート長方向の長さが小となり、図９
Ｂに示すように、この空洞２６内に形成される第１のゲ
ート電極４１の長さＬＧ₁が、第２のゲート電極４２の
長さＬＧ₂よりかなり短くなる。

【００１８】すなわち、図１０Ａに示すように、第２の
ゲート電極４２による実質的ゲート長は、チャネル形成
層４４の長さに対応するが、第１のゲート電極４１によ
るゲート長は、第１のゲート電極４１の長さＬＧ₁に対
応する小なるゲート長となる。このため、その電流容量
を充分大とすることができなくなり、ダブルゲート型の
ＭＩＳトランジスタにおける、電流容量を大にできると
いう利点を生かすことができないという不都合が生じ
る。また、ソース・ドレイン間の抵抗が大となるという
問題が生じる。

【００１９】また、上述の方法による場合、例えば第２
のゲート電極４２による実質的ゲート長を０．２μｍ以
下に形成しようとする場合に、第１のゲート電極４１、
従ってこれによる実質的ゲート長が不十分となるとか消
失するなどの問題が生じる。

【００２０】上述したように、上述の従来方法による場
合、第１のゲート電極４１によって形成される実質的ゲ
ート（以下第１のゲートという）と第２のゲート電極に
よって形成される実質的ゲート（以下第２のゲートとい
う）との整合を正確に行い難いという問題があり、それ
による不良品発生率の増加が３０％にも及ぶものであ
る。

【００２１】そして、上述した方法における第１のゲー
トと第２のゲートの不整合の問題に対処して、あらかじ
め何らかの方法で第１のゲート電極の長さをかなり大き
くして形成したり、さらにこの場合に、第２のゲートが
第１のゲートからはみ出すことによって生じるチャネル
形成層の高抵抗部分に不純物をイオン注入して低抵抗化
する方法の提案もなされている。

【００２２】しかしながら、上述のようにあらかじめ第
１のゲート電極４１の長さを第２のゲート電極４２と比
較してかなり大きく形成した場合には、図１０Ｂに示す
ように、第１のゲート電極４１とソースおよびドレイン
領域３１との対向面積が大となって、ゲート・ソース
間、ゲート・ドレイン間の寄生容量が大きくなるという
問題を生じ、また第１のゲート電極４１を大きく形成す
るので設計上の問題が生じてくる。

【００２３】また、上述した従来方法では、多結晶シリ
コン層２２に空洞２６を形成するエッチングと、この空
洞２６内に第１のゲート電極４１を形成するための多結
晶シリコンの充填工程すなわちＣＶＤとは、多結晶シリ
コン層２２の両端、すなわちそのゲート幅方向の両端に
おける外部への露出部からなされることから、大電流化
をはかってそのゲート幅を大とする場合、あるいはゲー
トパターンが閉じた形状である場合等においては、この
空洞２６の形成や、空洞２６内への多結晶シリコンの充
填が不十分となるとか、この方法の適用ができない場合
が生じてくる。

【００２４】また上述の空洞２６内への多結晶シリコン
の充填工程すなわちＣＶＤは、充填後に空隙を生じない
ようにするために、真空中で遅い成長速度で行う必要が
あり、真空にする手間と時間がかかり製造コストを増大
させることとなる。

【００２５】本発明においては、第１および第２のゲー
トのゲート長および位置の整合を正確に行うことがで
き、また歩留り良く、ゲート幅やゲートパターンによる
制限のないダブルゲート型ＭＩＳトランジスタを形成す
ることができる半導体装置の製造方法を提供する。

【００２６】

【課題を解決するための手段】第１の本発明は、図１Ａ
に示すように、半導体シードウエーハ１上に、第１のゲ
ート絶縁膜２と、第１のゲート電極４１と、第１のゲー
ト電極４１を覆う絶縁膜３を少なくとも有する平坦化被
覆材層５とを形成する工程と、図１Ｂに示すように、平
坦化被覆材層５を平坦化する工程と、平坦化被覆材層５
の平坦化面５ａに、ハンドルウエーハ６を貼り合わせる
工程と、図２Ａに示すように、シードウエーハ１を薄膜
化して、半導体層５１とする工程と、図３Ａに示すよう
に、半導体層５１上に第２のゲート絶縁膜７と、第２の
ゲート電極４２とを形成する工程と、図４Ａに示すよう
に、第２のゲート電極４２の両側面に絶縁膜よりなるサ
イドウォール１２を形成する工程と、図４Ｂに示すよう
に、第２のゲート電極４２とその外側のサイドウォール
１２をマスクとしてその外側の半導体層５１と第１のゲ
ート電極４１をエッチング除去する工程と、図５Ａに示
すように、半導体層５１と第１のゲート電極４１とを、
そのエッチングによって露出された両側面から酸化する
工程と、図５Ｂに示すように、酸化工程によって形成さ
れた半導体層５１の両側面の酸化膜１４を除去する工程
と、図６に示すように酸化膜１４の除去によって露出し
た半導体層５１の両側面にそれぞれ接してソース領域お
よびドレイン領域３１を形成する多結晶半導体層１５を
成膜する工程とをとる。このようにして目的とする半導
体装置、すなわちダブルゲート型ＳＯＩによるＭＩＳト
ランジスタを得ることができる。

【００２７】第２の本発明は、第１のゲート電極４１お
よび上記第２のゲート電極４２をいずれも多結晶シリコ
ンによって構成する。

【００２８】第３の本発明は、第１のゲート電極４１は
多結晶シリコンから成り、第２のゲート電極４２は多結
晶シリコンとＷＳｉ_Xの２層構造からなる構成とする。

【００２９】第４の本発明は、ハンドルウエーハ６を貼
り合わせる平坦化面５ａの形成工程において、第１のゲ
ート電極４１を覆う平坦化被覆材層５として図１Ａに示
すように絶縁膜３上に多結晶シリコン４を形成し、多結
晶シリコン４を平坦化する構成とする。

【００３０】第５の本発明は、第２のゲート電極４２を
形成する工程と、上述のサイドウォール形成工程との間
に、第２のゲート電極４２をマスクとして半導体層５１
に低濃度領域を形成するイオン注入工程を介在する。そ
して、その低濃度領域１１の不純物の濃度を１０¹⁹atom
s/cm³以下とする。

【００３１】

【作用】上述の本発明方法によれば、第１のゲート電極
４１の形成位置は、第２のゲート電極４２を基準として
形成されるものであり、しかもその最終的に設定される
ゲート長方向の長さは、サイドウォールの幅、酸化膜１
４の水平方向の厚さ等の選定によって第２のゲート電極
４２のゲート長方向の長さといわば独立して選定できる
ことから、両ゲート電極４１および４２を正確に整合さ
せることができる。

【００３２】このように、両ゲート電極４１および４２
を正確に整合できることから、図１０Ｃに示すように、
チャネル形成層４４が第１及び第２の両ゲート電極によ
るそれぞれの実質的ゲート長とほぼ一致させることがで
き、電流容量を大きくできる。

【００３３】また、平坦化被覆材層５は、少なくとも第
１のゲート電極４１を覆う絶縁膜３を有する構成とされ
るが、絶縁膜３上に多結晶シリコン等よりなる多結晶半
導体層４を形成し、絶縁膜３と多結晶半導体層４によっ
て平坦化被覆材層５を形成する方が、絶縁膜３のみを平
坦化被覆材層５とする場合と比較して、平坦化被覆材層
５を平坦化してハンドルウエーハ６を貼り合わせる平坦
化面５ａの形成工程において、絶縁膜３の脆さを原因と
する研磨の際のクラックの発生が抑制される利点があ
る。

【００３４】また、半導体層５１の低濃度領域１１の不
純物の濃度を１０¹⁹atoms/cm³以下としたことによっ
て、その後の半導体層５１に対する図５Ａで示した酸化
膜１３の形成を良好に行うことができる。すなわちこの
濃度が１０¹⁹atoms/cm³を超えると、酸化工程における
半導体層５１の酸化速度が極度に小さくなり、充分な酸
化膜１３の形成を阻害する。

【００３５】

【実施例】以下に、図面を参照して本発明の一実施例に
ついて詳細に説明する。

【００３６】図１Ａに示すように、単結晶シリコンから
なるシードウエーハ１を用意する。そしてその表面を熱
酸化してＳｉＯ₂からなる第１のゲート絶縁膜２を形成
し、これの上に、多結晶シリコンによる第１のゲート電
極４１を形成する。このゲート電極４１の形成は、周知
の方法による多結晶シリコンの全面的ＣＶＤ、フォトリ
ソグラフィーによるパターンエッチングによって形成す
る。次にゲート電極４１の上を覆って全面的に例えばＳ
ｉＯ₂による絶縁膜３をＣＶＤ等の方法で形成し、更に
その上を覆って例えば多結晶シリコンによる多結晶半導
体層４を形成して、これらによって、平坦化被覆材層５
を形成する。

【００３７】図１Ａに示した平坦化被覆材層５を上面側
から研磨して平坦鏡面化し、図１Ｂに示すように平坦化
面５ａを形成し、この平坦化面５ａに単結晶シリコンに
よるハンドルウエーハ６を貼り合わせる。この貼り合わ
せは、平坦化面５ａを水洗して後、この平坦化面５ａに
ハンドルウエーハ６の同様に平坦鏡面とされた一主面を
衝合し、この状態で１１００℃で１時間熱処理すること
による接着によって行う。

【００３８】ここで理解しやすいように、図２以降にお
いては図１とはその上下を反転して示す。図２Ａに示す
ように、シードウエーハ１を例えばＣＭＰによって薄膜
化し、半導体層５１を形成する。さらに図２Ｂに示すよ
うに、局部的熱酸化、すなわちＬＯＣＯＳ（Local Oxid
ation of Silicon）によりＭＩＳトランジスタ形成部を
囲んで分離絶縁層３Ｂを形成し、これによって半導体層
５１の各トランジスタ形成部間を分離する。

【００３９】図３Ａに示すように、半導体層５１上にそ
の表面の熱酸化により、第２のゲート絶縁膜７を形成す
る。第２のゲート絶縁膜７の上に、多結晶シリコンから
なる多結晶半導体層８、高融点金属のＷＳｉ_Xからなる
金属層９、ＳｉＯ₂等からなる絶縁膜１０を順次形成す
る。これら３層を同一のマスクを用いて、順次パターン
エッチングし、多結晶半導体層８と金属層９とによる第
２のゲート電極４２を形成する。このように、金属層９
を形成するときは第２のゲート電極４２の抵抗の低減化
を図ることができる。

【００４０】図３Ｂに示すように、図示の例では絶縁膜
１０を含んで少なくとも第２のゲート電極４２をマスク
として用いて、半導体層５１に不純物例えばｐ型の不純
物のボロンＢ⁺あるいはｎ型不純物のリン（Ｐ⁺）をイ
オン注入し、１０¹⁹atoms/cm ³以下の好ましくは１０¹⁸
atoms/cm³オーダーの例えば２×１０¹⁸atoms/cm³の低
濃度領域１１いわゆるＬＤＤ（Lightly Doped Drain ）
領域を形成し、両低濃度領域１１間をチャネル形成層４
４とする。

【００４１】その後、図４Ａに示すように、第２のゲー
ト電極４２の側面に絶縁膜例えばＳｉＯ₂よりなるサイ
ドウォール１２を形成する。このサイドウォール１２の
形成は、周知の方法によって形成する。すなわち第２の
ゲート電極の側面を含んでＳｉＯ₂をＣＶＤによって全
面的に形成し、これに対し異方性エッチングを行うこと
によって所要の幅Ｗ_Sを有するサイドウォール１２を形
成する。

【００４２】次に図４Ｂに示すように絶縁膜１０、第２
のゲート電極４２およびサイドウォール１２をマスクと
して、第２のゲート絶縁膜７、ＬＤＤ領域１１、第１の
ゲート絶縁膜２、第１のゲート電極４１をエッチングに
より除去する。

【００４３】次に９００℃で３０分間熱酸化を行って、
低濃度領域１１と第１のゲート電極４１を上述のエッチ
ングによって露出した面から酸化して、図５Ａに示すよ
うに半導体層５１および第１のゲート電極４１の各両側
部に酸化膜１３および１４を形成する。このとき、低濃
度領域１１の不純物濃度を２×１０¹⁸atoms/cm³とする
と、酸化膜１３の水平方向の厚さは２０ｎｍとなる。一
方第１のゲート電極４１の不純物濃度を２×１０²⁰atom
s/cm³とすると、酸化膜１４の水平方向の厚さは６０ｎ
ｍになり、この酸化膜１４の厚さの制御によって第１の
ゲート電極４１の長さが設定される。そして、これら酸
化膜１３及び１４の厚さは、その酸化条件すなわち酸化
処理時の酸化温度と酸化時間、さらに不純物濃度により
選定できるが、その加熱温度は、各部の熱的影響、例え
ば不要な不純物の拡散などを考慮して８００〜９００℃
にすることが好ましい。一般に多結晶シリコンは、単結
晶シリコンに比して酸化速度が速く、また単結晶シリコ
ンは、その不純物濃度が１０¹⁹atoms/cm³を越えると酸
化速度が著しく低下する。これらのことを考慮して低濃
度領域１１の不純物濃度は１０¹⁹atoms/cm³以下とし、
更に酸化温度、酸化時間を選定して、酸化後の第１のゲ
ート電極４１の長さが、第２のゲート電極４２の長さに
できるだけ一致し、かつチャネル形成層４４の長さが、
第１及び第２のゲート電極長以下で、しかもできるだけ
これに近い長さとなるように、酸化条件の選定、半導体
層５１の酸化がなされる低濃度領域１１の不純物濃度の
選定がなされる。

【００４４】その後、図５Ｂに示すように、等方性エッ
チング例えばプラズマエッチングにより、低濃度領域１
１が露出するように、酸化膜１３を除去する。この上に
多結晶シリコン層１５、絶縁膜１６、Ａｌ電極１７を順
次形成し、多結晶シリコン層１５によりソースおよびド
レイン領域３１を形成する。このようにして、図６に示
すように、チャネル形成層４４を挟んでその上下にそれ
ぞれ第１および第２のゲート絶縁膜２および７を介して
第１および第２のゲート電極４１および４２が対向形成
されたダブルゲート型のＳＯＩによるＭＩＳトランジス
タが形成される。

【００４５】上述の半導体層５１を形成するシードウエ
ーハ１は、最終的に得るＭＩＳトランジスタでのしきい
値電圧Ｖ_thに応じて、不純物の濃度が１０¹³〜１０¹⁷at
oms/cm³好ましくは１０¹⁴〜１０¹⁵atoms/cm³であるよ
うに選定する。

【００４６】上述の方法によれば、酸化膜１４の水平方
向の厚さは酸化膜１３の同方向の厚さより厚いため、酸
化膜１３を除去した後も酸化膜１４が残り、第１ゲート
電極４１とソースおよびドレイン領域３１とを絶縁分離
している。

【００４７】また、半導体層５１の両側面の酸化膜１３
を除去すると同時に第１のゲート電極４１の両側面には
酸化膜１４を残すようにエッチングを施すことにより、
半導体層５１の外側に形成される、ソースおよびドレイ
ン領域３１と第１のゲート電極４１とを絶縁することが
できる。

【００４８】上述の本発明方法によれば、第２のゲート
電極４２をマスクとする低濃度領域１１の形成すなわち
チャネル形成層４４の長さの選定、更にこの第２のゲー
ト電極４２にサイドウォール１２を形成し、これらをマ
スクに、エッチング、酸化処理、さらにエッチングを行
って、第１のゲート電極４１の最終的長さの選定を行う
ようにしたので、チャネル形成層４４の位置および長
さ、第１のゲート電極４１の形成位置はともにいわば第
２のゲート電極４２を基準にして形成されるものであ
り、また上述したように熱酸化条件などの選定によって
第１のゲート電極４１の長さの選定も行うことができる
ことから、第１及び第２のゲート電極４１および４２、
さらにチャネル形成層４４の整合を確実に行うことがで
きる。

【００４９】従って、確実に電流容量の増大化、抵抗の
低減化、さらに第１及び第２のゲート電極４１及び４２
の各低濃度領域１１ないしはソース領域およびドレイン
領域との対向幅の縮小をはかることができることによる
寄生容量の低減化をはかることができる。

【００５０】しかしながら、第１および第２のゲート電
極４１および４２の長さは、必ずしも一致させる必要は
なく、チャネル形成層４４の両端より外側に第１および
第２のゲート電極４１および４２の外端が位置するよう
にすれば、実質的に第１および第２のゲート電極４１お
よび４２によってチャネル形成層４４に形成される各ゲ
ート長（チャネル長）をチャネル形成層４４の長さ、す
なわち上述の例では低濃度領域１１間の間隔によって設
定させることができ、両ゲートを一致させることができ
ることになる。

【００５１】尚、上述の実施例は本発明の一例であり、
本発明の要旨を逸脱しない範囲でその他様々な構成が取
り得ることは勿論である。

【００５２】

【発明の効果】上述の本発明によれば、第１のゲートと
第２のゲートとの位置を整合し、かつ両ゲートの長さを
調節することにより、電流容量の減少や寄生容量の発生
を防ぐことができる。これによって、２個のゲート電極
の形成による電流容量を２倍に増やすという効果が充分
に発揮される。

【００５３】また従来のように空洞を形成する必要がな
いため、横からエッチング液を流す工程と、真空中で遅
い速度のＣＶＤによって空洞を埋める工程とを省略する
ことができ、ＳＯＩによるＭＩＳトランジスタの製造が
容易にできる。

【００５４】空洞を形成したり、あらかじめ第１のゲー
ト電極の長さを大きくする必要がないため、ＳＯＩによ
るＭＩＳトランジスタの大きさ特にゲート幅、形状など
の設計の自由度が増し、回路全体の設計の自由度も増す
ことから、回路をより細密集積化できるようにする。

【図面の簡単な説明】

【図１】Ａ本発明による半導体装置の製造方法の一例
の一工程を示す断面図である。Ｂ本発明による半導体装置の製造方法の一例の一工程
を示す断面図である。

【図２】Ａ本発明による半導体装置の製造方法の一例
の一工程を示す断面図である。Ｂ本発明による半導体装置の製造方法の一例の一工程
を示す断面図である。

【図３】Ａ本発明による半導体装置の製造方法の一例
の一工程を示す断面図である。Ｂ本発明による半導体装置の製造方法の一例の一工程
を示す断面図である。

【図４】Ａ本発明による半導体装置の製造方法の一例
の一工程を示す断面図である。Ｂ本発明による半導体装置の製造方法の一例の一工程
を示す断面図である。

【図５】Ａ本発明による半導体装置の製造方法の一例
の一工程を示す断面図である。Ｂ本発明による半導体装置の製造方法の一例の一工程
を示す断面図である。

【図６】本発明による半導体装置の製造方法の一例の一
工程を示す断面図である。

【図７】Ａ従来の半導体装置の製造方法の一例の一工
程を示す断面図である。Ｂ従来の半導体装置の製造方法の一例の一工程を示す
断面図である。

【図８】Ａ従来の半導体装置の製造方法の一例の一工
程を示す断面図である。Ｂ従来の半導体装置の製造方法の一例の一工程を示す
断面図である。Ｃ従来の半導体装置の製造方法の一例の一工程を示す
断面図である。

【図９】Ａ従来の半導体装置の製造方法の一例の一工
程を示す断面図である。Ｂ従来の半導体装置の製造方法の一例の一工程を示す
断面図である。

【図１０】第１のゲートと第２のゲートとの位置整合を
説明する断面図である。Ａ第１のゲート電極が第２のゲート電極より短い場合
の断面図である。Ｂ第１のゲート電極が第２のゲート電極より長い場合
の断面図である。Ｃ第１のゲート電極と第２のゲート電極の長さが一致
する場合の断面図である。

【符号の説明】

１シードウエーハ２第１のゲート絶縁膜３絶縁膜３Ｂ絶縁層４多結晶半導体層５平坦化被覆材層６ハンドルウエーハ７第２のゲート絶縁膜８多結晶半導体層９金属層１０絶縁膜１１低濃度領域１２サイドウォール１３、１４酸化膜１５多結晶シリコン層１６絶縁膜１７Ａｌ電極２０第１のシリコン基板（シードウエーハ）２１第１のゲート絶縁膜２２多結晶シリコン層２３絶縁層２４第２のシリコン基板（ハンドルウエーハ）２５高濃度領域２６空洞２７酸化膜２８第２のゲート絶縁膜３１ソースおよびドレイン領域４１第１のゲート電極４２第２のゲート電極４３ゲート絶縁膜４４チャネル形成層５１半導体層２０１薄膜半導体層

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/12 Ｂ 29/43 21/336 9056−4ＭＨ０１Ｌ 29/78 ６２７Ｄ

Claims

【特許請求の範囲】

【請求項１】半導体シードウエーハ上に、第１のゲー
ト絶縁膜と、第１のゲート電極と、該第１のゲート電極
を覆う絶縁膜を少なくとも有する平坦化被覆材層とを形
成する工程と、該被覆材を平坦化する工程と、該被覆材の平坦化面に、ハンドルウエーハを貼り合わせ
る工程と、上記シードウエーハを薄膜化して、半導体層とする工程
と、該半導体層上に第２のゲート絶縁膜と、第２のゲート電
極とを形成する工程と、該第２のゲート電極の両側面に絶縁膜よりなるサイドウ
ォールを形成する工程と、該サイドウォールと上記第２のゲート電極とをマスクと
してその外側の上記半導体層と上記第１のゲート電極を
エッチング除去する工程と、上記半導体層と上記第１のゲート電極とを、上記エッチ
ングによって露出された両側面から酸化する工程と、該酸化工程によって形成された上記半導体層の両側面の
酸化膜を除去する工程と、該酸化膜の除去によって露出した上記半導体層の両側面
にそれぞれ接してソース領域およびドレイン領域を形成
する多結晶半導体層を成膜する工程とを有することを特
徴とする半導体装置の製造方法。
【請求項２】上記第１のゲート電極および上記第２の
ゲート電極がいずれも多結晶シリコンから成ることを特
徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】上記第１のゲート電極は多結晶シリコン
から成り、上記第２のゲート電極は多結晶シリコンとＷ
Ｓｉ_Xの２層構造からなることを特徴とする請求項１に
記載の半導体装置の製造方法。
【請求項４】上記ハンドルウエーハを貼り合わせる平
坦化面の形成工程において、上記第１のゲート電極を覆
う平坦化被覆材層として絶縁膜上に多結晶シリコンを形
成し、該多結晶シリコンを平坦化することを特徴とする
請求項１、２または３に記載の半導体装置の製造方法。
【請求項５】上記第２のゲート電極を形成する工程
と、上記第２のゲート電極の両側面に上記サイドウォー
ルを形成する工程との間に、上記第２のゲート電極をマ
スクとして上記半導体層に低濃度領域を形成するイオン
注入工程を採り、上記低濃度領域の不純物の濃度を１０
¹⁹atoms/cm³以下としたことを特徴とする請求項１、
２、３または４に記載の半導体装置の製造方法。