JP3309078B2 - 電界効果トランジスタの製造方法 - Google Patents
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路デバイス
に関し、特に、電界効果トランジスタに関する。
に関し、特に、電界効果トランジスタに関する。
【０００２】
【従来の技術】増大したゲート制御、減少したボディ効
果、減少したキャパシタンス、低い接合漏洩電流は、Ｓ
ＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌ
ａｔｏｒ）基板に作製された金属酸化物半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）を含む絶縁ゲート電界効
果トランジスタ（ＩＧＦＥＴ）の特性の一部である。Ｓ
ＯＩ ＩＧＦＥＴのこれらの特性は、それらを低電圧，
低電力の応用に用いることの興味を生じさせた。しか
し、ＳＯＩ基板にデバイスを作製することに固有の問題
は、回路の設計を複雑にし、開発および製造のコストを
増大させる。
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ＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌ
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トランジスタ（ＭＯＳＦＥＴ）を含む絶縁ゲート電界効
果トランジスタ（ＩＧＦＥＴ）の特性の一部である。Ｓ
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低電力の応用に用いることの興味を生じさせた。しか
し、ＳＯＩ基板にデバイスを作製することに固有の問題
は、回路の設計を複雑にし、開発および製造のコストを
増大させる。
【０００３】基板に電気的に接触したボディを有し、基
板と電荷キャリアを交換するバルクシリコン基板に形成
されたＩＧＦＥＴデバイスとは異なり、ＳＯＩ ＩＧＦ
ＥＴは、電荷キャリアを永久にあるいはほぼ永久に蓄積
するフローティング・ボディを有している。ＳＯＩ Ｉ
ＧＦＥＴデバイスのこの特徴は、ヒステリシス効果を示
す電気的特性を生じる。この電気的特性では、ＳＯＩデ
バイスは、先の数１００ミリ秒の動作の際の状態の関数
として電気的に動作する。さらに、ＳＯＩ ＩＧＦＥＴ
のフローティング・ボディは、信頼性の問題と関係して
きた。信頼性の問題は、例えば、バルクシリコン基板に
作製された従来のＩＧＦＥＴに比べて、デバイス・ラッ
チアップへの増大したサセプティビリティ（ｓｕｓｃｅ
ｐｔｉｂｉｌｉｔｙ）、および増大したホットキャリア
低下である。
板と電荷キャリアを交換するバルクシリコン基板に形成
されたＩＧＦＥＴデバイスとは異なり、ＳＯＩ ＩＧＦ
ＥＴは、電荷キャリアを永久にあるいはほぼ永久に蓄積
するフローティング・ボディを有している。ＳＯＩ Ｉ
ＧＦＥＴデバイスのこの特徴は、ヒステリシス効果を示
す電気的特性を生じる。この電気的特性では、ＳＯＩデ
バイスは、先の数１００ミリ秒の動作の際の状態の関数
として電気的に動作する。さらに、ＳＯＩ ＩＧＦＥＴ
のフローティング・ボディは、信頼性の問題と関係して
きた。信頼性の問題は、例えば、バルクシリコン基板に
作製された従来のＩＧＦＥＴに比べて、デバイス・ラッ
チアップへの増大したサセプティビリティ（ｓｕｓｃｅ
ｐｔｉｂｉｌｉｔｙ）、および増大したホットキャリア
低下である。
【０００４】ＳＯＩ ＩＧＦＥＴを受け入れることにつ
いての障害は、ＳＯＩ基板製造のコストが増大すること
である。ＳＯＩ基板の製造は、追加の処理工程、例えば
酸素注入シリコン（ＳＩＭＯＸ）基板における高温での
長期間のアニールを伴う高ドース量の酸素注入、または
ボンディングおよびエッチバックＳＯＩ（ＢＥＳＯＩ）
におけるように、２つの用意されたウェハのボンディン
グおよび上部半導体層の所望の厚さへの研磨を含んでい
る。
いての障害は、ＳＯＩ基板製造のコストが増大すること
である。ＳＯＩ基板の製造は、追加の処理工程、例えば
酸素注入シリコン（ＳＩＭＯＸ）基板における高温での
長期間のアニールを伴う高ドース量の酸素注入、または
ボンディングおよびエッチバックＳＯＩ（ＢＥＳＯＩ）
におけるように、２つの用意されたウェハのボンディン
グおよび上部半導体層の所望の厚さへの研磨を含んでい
る。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、実質的に分離されたボディ（しかし基板に接合
されたままであり、基板と電荷キャリアを交換する）を
有する電界効果トランジスタを提供することにある。
目的は、実質的に分離されたボディ（しかし基板に接合
されたままであり、基板と電荷キャリアを交換する）を
有する電界効果トランジスタを提供することにある。
【０００６】本発明の他の目的は、基板へのボディ接触
を保持しながら、前記したフローティング・ボディの有
害な結果を避けて、急速なスイッチング速度を容易にす
るために、実質的に分離されたボディを有する電界効果
トランジスタを提供することにある。
を保持しながら、前記したフローティング・ボディの有
害な結果を避けて、急速なスイッチング速度を容易にす
るために、実質的に分離されたボディを有する電界効果
トランジスタを提供することにある。
【０００７】本発明のさらに他の目的は、非常に短い有
効チャネル長を有する電界効果トランジスタを提供する
ことにある。
効チャネル長を有する電界効果トランジスタを提供する
ことにある。
【０００８】本発明の他の目的は、減少した接合容量を
有する電界効果トランジスタを提供することにある。
有する電界効果トランジスタを提供することにある。
【０００９】本発明の他の目的は、大きなチャネル幅を
有するが、小領域の半導体基板を占有する電界効果トラ
ンジスタを製造する方法を提供することにある。
有するが、小領域の半導体基板を占有する電界効果トラ
ンジスタを製造する方法を提供することにある。
【００１０】本発明の他の目的は、増大したデバイス電
流を与えるために、サブリソグラフィ厚さを有するボデ
ィを持つ電界効果トランジスタを提供することにある。
流を与えるために、サブリソグラフィ厚さを有するボデ
ィを持つ電界効果トランジスタを提供することにある。
【００１１】本発明の他の目的は、ゲート導体がＦＥＴ
のボディを取り囲み、ＦＥＴが大きなアイソレーション
領域によって基板上で他の回路素子から電気的に分離さ
れているＦＥＴを提供することにある。
のボディを取り囲み、ＦＥＴが大きなアイソレーション
領域によって基板上で他の回路素子から電気的に分離さ
れているＦＥＴを提供することにある。
【００１２】
【課題を解決するための手段】これらのおよび他の目的
は、本発明による実質的に分離されたボディを有するト
ランジスタと、トランジスタの製造方法とによって達成
される。
は、本発明による実質的に分離されたボディを有するト
ランジスタと、トランジスタの製造方法とによって達成
される。
【００１３】本発明の第１の態様によれば、電界効果ト
ランジスタ（ＦＥＴ）は、半導体基板と電荷キャリアの
交換を可能にするネック領域を経て、半導体基板と接触
する、半導体材料よりなる実質的に分離されたボディ、
すなわちチャネル領域を有している。トランジスタのボ
ディは、ネック領域以外の面で基板との電気的接触から
分離されている。
ランジスタ（ＦＥＴ）は、半導体基板と電荷キャリアの
交換を可能にするネック領域を経て、半導体基板と接触
する、半導体材料よりなる実質的に分離されたボディ、
すなわちチャネル領域を有している。トランジスタのボ
ディは、ネック領域以外の面で基板との電気的接触から
分離されている。
【００１４】本発明の好適な態様によれば、ＦＥＴのボ
ディは、基板のアイソレーション領域の側壁に形成され
る。本発明の他の好適な態様によれば、ボディは、複数
の電気的に分離された面を有している。これらの面は、
ネック領域での面以外の、ボディのほぼすべての面領域
を有している。ゲートは、電気的に分離されたすべての
面を覆っている。
ディは、基板のアイソレーション領域の側壁に形成され
る。本発明の他の好適な態様によれば、ボディは、複数
の電気的に分離された面を有している。これらの面は、
ネック領域での面以外の、ボディのほぼすべての面領域
を有している。ゲートは、電気的に分離されたすべての
面を覆っている。
【００１５】本発明の他の好適な態様によれば、ボディ
は、サブリソグラフィック厚さを有し、単結晶半導体基
板に接触する、エピタキシャル半導体材料の側壁スペー
サ領域に形成される。好適には、基板は、第１の注入で
ドーパントイオンが注入され、ドーパントイオンの第２
の注入によって、ボディ領域およびソース／ドレイン領
域が形成され、ドープされた基板領域に位置合わせされ
て、ドープされたアクティブ・デバイス領域が形成され
る。
は、サブリソグラフィック厚さを有し、単結晶半導体基
板に接触する、エピタキシャル半導体材料の側壁スペー
サ領域に形成される。好適には、基板は、第１の注入で
ドーパントイオンが注入され、ドーパントイオンの第２
の注入によって、ボディ領域およびソース／ドレイン領
域が形成され、ドープされた基板領域に位置合わせされ
て、ドープされたアクティブ・デバイス領域が形成され
る。
【００１６】本発明のさらに他の態様によれば、電界効
果トランジスタ（ＦＥＴ）を製造する方法が提供され
る。この方法は、半導体基板にアイソレーション領域を
形成する工程と、基板上にコンフォーマル材料層を付着
する工程と、コンフォーマル材料を異方性エッチング
し、半導体材料をアイソレーション領域の側壁に、ＦＥ
Ｔのアクティブ・デバイス領域として残す工程とを含ん
でいる。チャネル領域およびソース／ドレイン領域が、
アクティブ・デバイス領域の各部分をドーピングして、
反対ドーパント形のドープされた個々の領域を形成する
ことによって作製される。
果トランジスタ（ＦＥＴ）を製造する方法が提供され
る。この方法は、半導体基板にアイソレーション領域を
形成する工程と、基板上にコンフォーマル材料層を付着
する工程と、コンフォーマル材料を異方性エッチング
し、半導体材料をアイソレーション領域の側壁に、ＦＥ
Ｔのアクティブ・デバイス領域として残す工程とを含ん
でいる。チャネル領域およびソース／ドレイン領域が、
アクティブ・デバイス領域の各部分をドーピングして、
反対ドーパント形のドープされた個々の領域を形成する
ことによって作製される。
【００１７】本発明の好適な態様では、電界効果トラン
ジスタ（ＦＥＴ）を製造する方法が提供される。この方
法は、第１のドーパント濃度の上側層と第２のドーパン
ト濃度の下側層とを有する半導体基板を設ける工程を含
んでいる。第２のドーパント濃度は、下側層がエッチン
グ停止層を形成するように、第１のドーパント濃度とは
異なる。浅いトレンチアイソレーション領域が基板に形
成され、上側層は、エッチング停止層が露出されるまで
異方性エッチングされ、上側層の材料が、アイソレーシ
ョン領域の側壁に、ＦＥＴのボディとして残る。次に、
ボディの領域のドーパント濃度が変更されて、第１のド
ーパント形のソース／ドレイン領域と、第１のドーパン
ト形とは反対の第２のドーパント形のチャネル領域とが
形成される。チャネル領域にゲートが形成される。
ジスタ（ＦＥＴ）を製造する方法が提供される。この方
法は、第１のドーパント濃度の上側層と第２のドーパン
ト濃度の下側層とを有する半導体基板を設ける工程を含
んでいる。第２のドーパント濃度は、下側層がエッチン
グ停止層を形成するように、第１のドーパント濃度とは
異なる。浅いトレンチアイソレーション領域が基板に形
成され、上側層は、エッチング停止層が露出されるまで
異方性エッチングされ、上側層の材料が、アイソレーシ
ョン領域の側壁に、ＦＥＴのボディとして残る。次に、
ボディの領域のドーパント濃度が変更されて、第１のド
ーパント形のソース／ドレイン領域と、第１のドーパン
ト形とは反対の第２のドーパント形のチャネル領域とが
形成される。チャネル領域にゲートが形成される。
【００１８】
【発明の実施の形態】図１は、本発明の絶縁ゲート電界
効果トランジスタ（ＩＧＦＥＴ）の斜視図である。ＩＧ
ＦＥＴ１０は、アイソレーション領域１５の側壁１４に
形成され、半導体材料よりなる基板１６上にある、半導
体材料よりなるアクティブ・デバイス領域１７を有す
る。アクティブ・デバイス領域１７および基板１６の半
導体材料は、好適には、シリコンである。ＩＧＦＥＴ１
０のアクティブ・デバイス領域１７は、ボディ１２の個
々の面に形成されたソース領域１８およびドレイン領域
２０とを有する。ボディ１２は、ＩＧＦＥＴの中央チャ
ネル領域を形成し、チャネル領域は図１ではゲート導体
２２に隠れている。ゲート絶縁体２４は、ボディ１２上
に薄膜として形成され、ボディ１２の上に付着されたゲ
ート導体２２からボディ１２を分離する。
効果トランジスタ（ＩＧＦＥＴ）の斜視図である。ＩＧ
ＦＥＴ１０は、アイソレーション領域１５の側壁１４に
形成され、半導体材料よりなる基板１６上にある、半導
体材料よりなるアクティブ・デバイス領域１７を有す
る。アクティブ・デバイス領域１７および基板１６の半
導体材料は、好適には、シリコンである。ＩＧＦＥＴ１
０のアクティブ・デバイス領域１７は、ボディ１２の個
々の面に形成されたソース領域１８およびドレイン領域
２０とを有する。ボディ１２は、ＩＧＦＥＴの中央チャ
ネル領域を形成し、チャネル領域は図１ではゲート導体
２２に隠れている。ゲート絶縁体２４は、ボディ１２上
に薄膜として形成され、ボディ１２の上に付着されたゲ
ート導体２２からボディ１２を分離する。
【００１９】ＩＧＦＥＴ１０のアクティブ・デバイス領
域１７（ボディ１２と、ソース領域１８と、ドレイン領
域２０とを含み、これらはすべて基板１６に接触してい
る）は、好適には、単結晶シリコンで形成される。デバ
イス領域１７は、ネック領域１３を経て、基板に電気的
および物理的に接触する。そうでなければ、基板から分
離される。したがって、電荷キャリアは、ネック領域１
３を経て、デバイス領域１７と基板１６との間を通過す
る。ゲート導体２２は、好適には、多結晶シリコンで形
成され、窒化シリコン（Ｓx Ｎy ）よりなるコンフォー
マルな層２６によって覆われる。ソース領域１８および
ドレイン領域２０を覆うゲート絶縁体２４の部分は、デ
バイス・コンタクト（図示せず）を形成するために除去
される。ソース領域１８およびドレイン領域２０の他の
部分は、ゲート絶縁体２４によって覆われた状態で残す
ことができる。基板１６を覆うゲート導体２２の部分
は、フィールド・アイソレーション領域２８によって基
板から絶縁される。このフィールド・アイソレーション
領域は、好適には、アイソレーション領域１５およびデ
バイス領域１７の形成の後に高温の酸化雰囲気に基板１
６を曝露することによって成長されたフィールド酸化物
である。
域１７（ボディ１２と、ソース領域１８と、ドレイン領
域２０とを含み、これらはすべて基板１６に接触してい
る）は、好適には、単結晶シリコンで形成される。デバ
イス領域１７は、ネック領域１３を経て、基板に電気的
および物理的に接触する。そうでなければ、基板から分
離される。したがって、電荷キャリアは、ネック領域１
３を経て、デバイス領域１７と基板１６との間を通過す
る。ゲート導体２２は、好適には、多結晶シリコンで形
成され、窒化シリコン（Ｓx Ｎy ）よりなるコンフォー
マルな層２６によって覆われる。ソース領域１８および
ドレイン領域２０を覆うゲート絶縁体２４の部分は、デ
バイス・コンタクト（図示せず）を形成するために除去
される。ソース領域１８およびドレイン領域２０の他の
部分は、ゲート絶縁体２４によって覆われた状態で残す
ことができる。基板１６を覆うゲート導体２２の部分
は、フィールド・アイソレーション領域２８によって基
板から絶縁される。このフィールド・アイソレーション
領域は、好適には、アイソレーション領域１５およびデ
バイス領域１７の形成の後に高温の酸化雰囲気に基板１
６を曝露することによって成長されたフィールド酸化物
である。
【００２０】本発明の第１の実施例によるＩＧＦＥＴ１
０の製造を、図２〜図４，図５〜図７，図１０〜図１４
を参照して説明する。製造は、ｐドープされた単結晶シ
リコンの基板から開始される。この基板には、例えば基
板１６（図２）の表面にイオン種を注入する周知の方法
によって形成された重度ドープされたウェル領域１６
ａ，１６ｂが形成されている。ＩＧＦＥＴ１０がｎ形に
なる場合には、ウェル領域１６ａはｐ形にドープされ、
ＩＧＦＥＴ１０はウェル領域１６ａ上に形成される。逆
に、ＩＧＦＥＴ１０がｐ形になる場合には、ウェル領域
１６ｂはｎ形にドープされ、ＩＧＦＥＴ１０はウェル領
域１６ｂ上に形成される。さらに理解されるように、Ｉ
ＧＦＥＴ１０がｎ形のみ、またはｐ形のみとなることが
望まれる場合には、ウェル領域１６ａ，１６ｂは、相当
するドーパント形でドープされる。ウェル領域１６ａ，
１６ｂが形成された後、真正または軽度ドープの単結晶
シリコンのエピタキシャル層（“エピ層"）４０が、基
板１６の露出表面上に成長または形成される。その後、
窒化シリコン（Ｓｉx Ｎy ）の層４２が、エピ層４０上
に形成または付着される。
０の製造を、図２〜図４，図５〜図７，図１０〜図１４
を参照して説明する。製造は、ｐドープされた単結晶シ
リコンの基板から開始される。この基板には、例えば基
板１６（図２）の表面にイオン種を注入する周知の方法
によって形成された重度ドープされたウェル領域１６
ａ，１６ｂが形成されている。ＩＧＦＥＴ１０がｎ形に
なる場合には、ウェル領域１６ａはｐ形にドープされ、
ＩＧＦＥＴ１０はウェル領域１６ａ上に形成される。逆
に、ＩＧＦＥＴ１０がｐ形になる場合には、ウェル領域
１６ｂはｎ形にドープされ、ＩＧＦＥＴ１０はウェル領
域１６ｂ上に形成される。さらに理解されるように、Ｉ
ＧＦＥＴ１０がｎ形のみ、またはｐ形のみとなることが
望まれる場合には、ウェル領域１６ａ，１６ｂは、相当
するドーパント形でドープされる。ウェル領域１６ａ，
１６ｂが形成された後、真正または軽度ドープの単結晶
シリコンのエピタキシャル層（“エピ層"）４０が、基
板１６の露出表面上に成長または形成される。その後、
窒化シリコン（Ｓｉx Ｎy ）の層４２が、エピ層４０上
に形成または付着される。
【００２１】図３に示すように、アイソレーション領域
１５が、層構造内にエッチングされたトレンチ内に、絶
縁材料を付着することによって形成される。この工程
は、好適には、次のようにして行われる。すなわち、層
構造のフォトリソグラフィックにパターニングされた領
域に、トレンチを異方性エッチングし、テトラエチルオ
ルトシリケート（ＴＥＯＳ）前駆体から化学蒸着（ＣＶ
Ｄ）によって、絶縁材料、好適には二酸化シリコンを付
着する。
１５が、層構造内にエッチングされたトレンチ内に、絶
縁材料を付着することによって形成される。この工程
は、好適には、次のようにして行われる。すなわち、層
構造のフォトリソグラフィックにパターニングされた領
域に、トレンチを異方性エッチングし、テトラエチルオ
ルトシリケート（ＴＥＯＳ）前駆体から化学蒸着（ＣＶ
Ｄ）によって、絶縁材料、好適には二酸化シリコンを付
着する。
【００２２】次に、窒化物層４２が、加熱リン酸におけ
るウェットエッチングによって除去され、好ましくは窒
化シリコンよりなる材料のコンフォーマル層４３が付着
され、図４に示す構造が得られる。次に、コンフォーマ
ル層４３は、シリコンおよび二酸化シリコンに対し選択
的に異方性エッチングされ、コンフォーマルに付着され
た材料（窒化シリコン）よりなる側壁スペーサ４３ａが
残される。この側壁スペーサ４３ａは、アイソレーショ
ン領域１５（図５）に接触している。
るウェットエッチングによって除去され、好ましくは窒
化シリコンよりなる材料のコンフォーマル層４３が付着
され、図４に示す構造が得られる。次に、コンフォーマ
ル層４３は、シリコンおよび二酸化シリコンに対し選択
的に異方性エッチングされ、コンフォーマルに付着され
た材料（窒化シリコン）よりなる側壁スペーサ４３ａが
残される。この側壁スペーサ４３ａは、アイソレーショ
ン領域１５（図５）に接触している。
【００２３】図６に示すように、エピ層４０の異方性エ
ッチングが、ウェル領域１６ａ，１６ｂが露出するまで
行われる。この工程は、例えば次のようにして行われ
る。すなわち、真性または軽度ドープのエピ層４０を反
応性イオンエッチングし、反応チャンバ内のプラズマ種
の濃度の変化をモニタし、下側の基板１６のウェル領域
１６ａ，１６ｂが露出されたときに、エッチングを終了
する。エピ層４０がエッチングされた後、コンフォーマ
ルに付着された材料、好適には窒化シリコンよりなる追
加の層が付着され、異方性エッチングされて、側壁スペ
ーサ４４ａが形成される。この側壁スペーサは、デバイ
ス領域４０ａを覆い、ウェル領域１６ａ，１６ｂに接触
しながら、浅いトレンチアイソレーション領域１５に接
触している（図７）。
ッチングが、ウェル領域１６ａ，１６ｂが露出するまで
行われる。この工程は、例えば次のようにして行われ
る。すなわち、真性または軽度ドープのエピ層４０を反
応性イオンエッチングし、反応チャンバ内のプラズマ種
の濃度の変化をモニタし、下側の基板１６のウェル領域
１６ａ，１６ｂが露出されたときに、エッチングを終了
する。エピ層４０がエッチングされた後、コンフォーマ
ルに付着された材料、好適には窒化シリコンよりなる追
加の層が付着され、異方性エッチングされて、側壁スペ
ーサ４４ａが形成される。この側壁スペーサは、デバイ
ス領域４０ａを覆い、ウェル領域１６ａ，１６ｂに接触
しながら、浅いトレンチアイソレーション領域１５に接
触している（図７）。
【００２４】次に、他のアイソレーション領域２８が、
好適には、シリコンの局部酸化（ＬＯＣＯＳ）によりフ
ィールド酸化物（ＦＯＸ）を形成することによって、シ
リコン基板１６の露出部分に形成される。これにより、
図１０に示す構造が得られる。図１１に示すように、例
えばウェットエッチングによって、側壁スペーサの窒化
物部分４４ａが除去され、残るデバイス領域４０ａにイ
オン注入が行われる。理解されるように、デバイス領域
４０ａの厚さｔは、フォトリソグラフィックに決められ
たパターンのエッチングによるよりはむしろ、側壁スペ
ーサ技術によって定まる。半導体材料よりなるデバイス
領域４０ａは、サブグラフィック寸法の厚さを有する。
トランジスタの小さな厚さは、ボディ１２の体積を小さ
くすることによって、トランジスタの電流出力を改善す
る。このことが、また、ボディ１２内の電荷キャリアの
密度を増大させる。デバイス領域４０ａの幅寸法Ｗに関
して、Ｗは基板１６に対してほぼ垂直な方向にあるの
で、トランジスタによって占有される表面領域の大きさ
を増大させることなしに、幅寸法Ｗを、必要なように増
大させることができる。
好適には、シリコンの局部酸化（ＬＯＣＯＳ）によりフ
ィールド酸化物（ＦＯＸ）を形成することによって、シ
リコン基板１６の露出部分に形成される。これにより、
図１０に示す構造が得られる。図１１に示すように、例
えばウェットエッチングによって、側壁スペーサの窒化
物部分４４ａが除去され、残るデバイス領域４０ａにイ
オン注入が行われる。理解されるように、デバイス領域
４０ａの厚さｔは、フォトリソグラフィックに決められ
たパターンのエッチングによるよりはむしろ、側壁スペ
ーサ技術によって定まる。半導体材料よりなるデバイス
領域４０ａは、サブグラフィック寸法の厚さを有する。
トランジスタの小さな厚さは、ボディ１２の体積を小さ
くすることによって、トランジスタの電流出力を改善す
る。このことが、また、ボディ１２内の電荷キャリアの
密度を増大させる。デバイス領域４０ａの幅寸法Ｗに関
して、Ｗは基板１６に対してほぼ垂直な方向にあるの
で、トランジスタによって占有される表面領域の大きさ
を増大させることなしに、幅寸法Ｗを、必要なように増
大させることができる。
【００２５】ｎ形ＩＧＦＥＴを形成するには、ｐウェル
領域１６ａを覆うデバイス領域４０ａに、イオンが好適
に注入されて、ドーパント濃度および／またはドーパン
ト形を、ｐ形ドーピングに変更する。あるいはまた、ｐ
形ＩＧＦＥＴを形成するには、ｎウェル領域１６ａを覆
うデバイス領域４０ａに、イオンが好適に注入されて、
ドーパント濃度および／またはドーパント形を、ｎ形ド
ーピングに変更する。図１１から明らかなように、デバ
イス領域４０ａは、ネック領域１３を経て、基板１６に
電気的および物理的に接合している。そうでなければ、
基板から分離される。したがって、理解されるように、
得られたＩＧＦＥＴ構造１０において、デバイス領域４
０ａと基板１６との間の電荷キャリアの流れは、バルク
シリコン基板に形成された従来のＩＧＦＥＴにおける電
荷キャリアの流れに比べて、かなり減少し、前述したＳ
ＯＩデバイスのヒステリシスおよび信頼性の問題を十分
に回避している。
領域１６ａを覆うデバイス領域４０ａに、イオンが好適
に注入されて、ドーパント濃度および／またはドーパン
ト形を、ｐ形ドーピングに変更する。あるいはまた、ｐ
形ＩＧＦＥＴを形成するには、ｎウェル領域１６ａを覆
うデバイス領域４０ａに、イオンが好適に注入されて、
ドーパント濃度および／またはドーパント形を、ｎ形ド
ーピングに変更する。図１１から明らかなように、デバ
イス領域４０ａは、ネック領域１３を経て、基板１６に
電気的および物理的に接合している。そうでなければ、
基板から分離される。したがって、理解されるように、
得られたＩＧＦＥＴ構造１０において、デバイス領域４
０ａと基板１６との間の電荷キャリアの流れは、バルク
シリコン基板に形成された従来のＩＧＦＥＴにおける電
荷キャリアの流れに比べて、かなり減少し、前述したＳ
ＯＩデバイスのヒステリシスおよび信頼性の問題を十分
に回避している。
【００２６】ゲート絶縁体２４は、デバイスシリコン４
０ａ上に薄膜として形成され、図１２に示される構造が
得られる。ゲート絶縁体２４は、好適には、二酸化シリ
コン（ＳｉＯ2 ）または窒化された二酸化シリコン、酸
化タンタル（ＴａＯ5 ）のような高誘電率材料、あるい
は二酸化シリコン／窒化シリコン／二酸化シリコン（Ｏ
ＮＯ）のような層状絶縁体である。ＩＧＦＥＴ１０が設
けられる応用と、ゲート導体２２として選ばれる材料と
によって、ゲート絶縁体２４は、ＳｒＴｉＯ3，ＢａＳ
ｒＴｉＯ3のような非常に誘電率の高い絶縁材料とする
こともできる。
０ａ上に薄膜として形成され、図１２に示される構造が
得られる。ゲート絶縁体２４は、好適には、二酸化シリ
コン（ＳｉＯ2 ）または窒化された二酸化シリコン、酸
化タンタル（ＴａＯ5 ）のような高誘電率材料、あるい
は二酸化シリコン／窒化シリコン／二酸化シリコン（Ｏ
ＮＯ）のような層状絶縁体である。ＩＧＦＥＴ１０が設
けられる応用と、ゲート導体２２として選ばれる材料と
によって、ゲート絶縁体２４は、ＳｒＴｉＯ3，ＢａＳ
ｒＴｉＯ3のような非常に誘電率の高い絶縁材料とする
こともできる。
【００２７】ゲート絶縁体２４が形成された後、その上
にゲート導体が付着される（図１３）。ゲート導体は、
多結晶シリコン（ポリシリコン）；タングステン
（Ｗ），アルミニウム（Ａｌ）のような金属；またはポ
リシリコン，タングステンまたは他の金属のシリサイド
のような複合層状導体のような材料よりなる。次に、ゲ
ート導体は、パターニングされ、反応性イオンエッチン
グ（ＲＩＥ）によってエッチングされて、図１４に示す
構造が得られる。この構造は、同じゲート導体によって
接続されるＩＧＦＥＴデバイス、例えばゲート導体２２
ａによって接続されたデバイス５２，５４を含むことが
できる。
にゲート導体が付着される（図１３）。ゲート導体は、
多結晶シリコン（ポリシリコン）；タングステン
（Ｗ），アルミニウム（Ａｌ）のような金属；またはポ
リシリコン，タングステンまたは他の金属のシリサイド
のような複合層状導体のような材料よりなる。次に、ゲ
ート導体は、パターニングされ、反応性イオンエッチン
グ（ＲＩＥ）によってエッチングされて、図１４に示す
構造が得られる。この構造は、同じゲート導体によって
接続されるＩＧＦＥＴデバイス、例えばゲート導体２２
ａによって接続されたデバイス５２，５４を含むことが
できる。
【００２８】前述したプロセスによって第１の実施例に
従って形成されたＩＧＦＥＴデバイス１０を、図１５に
示す。この実施例では、ボディ１２は、浅いトレンチア
イソレーション領域１５の側壁上に支持される。デバイ
ス１０のアイソレーションは、デバイス１０のボディ１
２が、浅いトレンチアイソレーション領域１５の側壁上
に一方の面で支持されているが、フィールド酸化物領域
２８によって他の回路素子（図示せず）から他方の面で
分離されているという点で、非対称である。図１５から
わかるように、デバイス１０の幅対長さ（Ｗ／Ｌ）比は
大きい。というのは、ボディ１２の外周Ｘが、ＩＧＦＥ
Ｔのチャネル幅Ｗであり、幅Ｌが小さい寸法（この寸法
にわたって、図１に示すように、ゲート導体がボディの
長さ方向Ｙに延びる）であるからである。さらに、デバ
イス１０の幅Ｗは、ほぼ垂直方向に延びるので、図６で
説明したように、エピ層４０の厚さを増大させて、対応
する深さにエッチングすることによって、製造プロセス
において、大きく変化させることなしに、Ｗ／Ｌ比を増
大させることができる。さらに、ウェハの面上の完成デ
バイス１０によって占有される領域の大きさを変えるこ
となしに、Ｗ／Ｌ比を増大または減少させることができ
る。
従って形成されたＩＧＦＥＴデバイス１０を、図１５に
示す。この実施例では、ボディ１２は、浅いトレンチア
イソレーション領域１５の側壁上に支持される。デバイ
ス１０のアイソレーションは、デバイス１０のボディ１
２が、浅いトレンチアイソレーション領域１５の側壁上
に一方の面で支持されているが、フィールド酸化物領域
２８によって他の回路素子（図示せず）から他方の面で
分離されているという点で、非対称である。図１５から
わかるように、デバイス１０の幅対長さ（Ｗ／Ｌ）比は
大きい。というのは、ボディ１２の外周Ｘが、ＩＧＦＥ
Ｔのチャネル幅Ｗであり、幅Ｌが小さい寸法（この寸法
にわたって、図１に示すように、ゲート導体がボディの
長さ方向Ｙに延びる）であるからである。さらに、デバ
イス１０の幅Ｗは、ほぼ垂直方向に延びるので、図６で
説明したように、エピ層４０の厚さを増大させて、対応
する深さにエッチングすることによって、製造プロセス
において、大きく変化させることなしに、Ｗ／Ｌ比を増
大させることができる。さらに、ウェハの面上の完成デ
バイス１０によって占有される領域の大きさを変えるこ
となしに、Ｗ／Ｌ比を増大または減少させることができ
る。
【００２９】理解できるように、ボディ１２の厚さｔ
を、サブリソグラフィック・スケールで定めて、小さな
ボディ体積を与え、これにより強いゲート制御と低いバ
ックバイアス感度を可能にすることが極めて望ましい。
ここで説明した製造プロセスは、サブリソグラフィック
・スケールで定めた厚さｔ（図１５）を有するＩＧＦＥ
Ｔのボディ１２を形成する。
を、サブリソグラフィック・スケールで定めて、小さな
ボディ体積を与え、これにより強いゲート制御と低いバ
ックバイアス感度を可能にすることが極めて望ましい。
ここで説明した製造プロセスは、サブリソグラフィック
・スケールで定めた厚さｔ（図１５）を有するＩＧＦＥ
Ｔのボディ１２を形成する。
【００３０】図１６および図１７は、第２の実施例に従
って構成されたＩＧＦＥＴデバイス１１ａ，１１ｂを示
す断面図である。これらデバイスでは、ゲート導体２２
が、チャネル領域１２を取り囲んでいる。理解できるよ
うに、浅いトレンチアイソレーション領域１５とフィー
ルド酸化物領域２８は、大きなアイソレーション領域を
形成し、このアイソレーション領域は、寄生容量と、隣
接デバイス、例えば基板１６上のＩＧＦＥＴ１１ａ間の
不所望な結合とをかなり排除する。
って構成されたＩＧＦＥＴデバイス１１ａ，１１ｂを示
す断面図である。これらデバイスでは、ゲート導体２２
が、チャネル領域１２を取り囲んでいる。理解できるよ
うに、浅いトレンチアイソレーション領域１５とフィー
ルド酸化物領域２８は、大きなアイソレーション領域を
形成し、このアイソレーション領域は、寄生容量と、隣
接デバイス、例えば基板１６上のＩＧＦＥＴ１１ａ間の
不所望な結合とをかなり排除する。
【００３１】以下に詳細に説明するように、デバイス１
１ａ，１１ｂの構造は、それぞれの場合において、浅い
トレンチアイソレーション領域１５をリセスし、チャネ
ル領域１２が浅いトレンチアイソレーション領域１５の
上面１５ａに広く延びるようにすることによって実現さ
れる。特に、図１６は、次のようなＩＧＦＥＴ１１ａを
示している。すなわち、浅いトレンチアイソレーション
領域１５が、チャネル領域１２が基板１６の半導体領域
に接触する箇所１２ａの下にある箇所１５ｂにまでオー
バリセスされている。他方、図１７は、次のようなＩＧ
ＦＥＴ１１ｂを示している。すなわち、浅いトレンチア
イソレーション領域１５が、チャネル領域１２が基板１
６の半導体領域に接触する箇所１２ａの下にある箇所１
５ｃにまでアンダリセスされている。
１ａ，１１ｂの構造は、それぞれの場合において、浅い
トレンチアイソレーション領域１５をリセスし、チャネ
ル領域１２が浅いトレンチアイソレーション領域１５の
上面１５ａに広く延びるようにすることによって実現さ
れる。特に、図１６は、次のようなＩＧＦＥＴ１１ａを
示している。すなわち、浅いトレンチアイソレーション
領域１５が、チャネル領域１２が基板１６の半導体領域
に接触する箇所１２ａの下にある箇所１５ｂにまでオー
バリセスされている。他方、図１７は、次のようなＩＧ
ＦＥＴ１１ｂを示している。すなわち、浅いトレンチア
イソレーション領域１５が、チャネル領域１２が基板１
６の半導体領域に接触する箇所１２ａの下にある箇所１
５ｃにまでアンダリセスされている。
【００３２】以下のプロセスの説明によってわかるよう
に、浅いトレンチアイソレーション領域１５がリセスさ
れる深さを、選択的に制御して、しきい値電圧ＶT のよ
うなＩＧＦＥＴのパラメータを調整することができる。
チャネルへの非常に高いゲート結合を要求する応用にお
いて、このような囲みゲートを有するデバイスを製造す
ることが望まれる場合に、プロセス条件が、良好に制御
され、および所望の領域にわたって、例えば集積回路チ
ップの領域上で、ほぼ一様でなければならないことがわ
かる。
に、浅いトレンチアイソレーション領域１５がリセスさ
れる深さを、選択的に制御して、しきい値電圧ＶT のよ
うなＩＧＦＥＴのパラメータを調整することができる。
チャネルへの非常に高いゲート結合を要求する応用にお
いて、このような囲みゲートを有するデバイスを製造す
ることが望まれる場合に、プロセス条件が、良好に制御
され、および所望の領域にわたって、例えば集積回路チ
ップの領域上で、ほぼ一様でなければならないことがわ
かる。
【００３３】本発明の第２の実施例に従ってデバイス１
１ａ，１１ｂを製造するプロセスを、次に説明する。製
造は、図１〜図４および図５〜図７で説明した本発明の
第１の実施例のように開始され、単結晶半導体よりなる
デバイス領域４０ａ上のコンフォーマル材料４３ａの層
構造を有する側壁スペーサが、浅いトレンチアイソレー
ション領域１５の側壁に形成される。
１ａ，１１ｂを製造するプロセスを、次に説明する。製
造は、図１〜図４および図５〜図７で説明した本発明の
第１の実施例のように開始され、単結晶半導体よりなる
デバイス領域４０ａ上のコンフォーマル材料４３ａの層
構造を有する側壁スペーサが、浅いトレンチアイソレー
ション領域１５の側壁に形成される。
【００３４】次に、図７に示される前述したプロセス工
程に従う処理の代わりに、浅いトレンチアイソレーショ
ン領域１５が、図８に示されるように、シリコンおよび
窒化シリコンに対し選択的な、方向性のある、好ましく
は異方性の酸化シリコン・エッチングによってリセスさ
れる。このエッチングの期間は、リセスの深さによって
制御され、これによりＩＧＦＥＴ１１ａ，１１ｂの所望
の特性が得られる。例えば、低いしきい値電圧ＶTを要
求する応用については、浅いトレンチアイソレーション
領域１５を、高いしきい値電圧ＶTを要求するリセスの
深さ（箇所１５ｃ，図１７）よりも大きい箇所１５ｂ
（図１６）の深さにリセスすることが望まれる。
程に従う処理の代わりに、浅いトレンチアイソレーショ
ン領域１５が、図８に示されるように、シリコンおよび
窒化シリコンに対し選択的な、方向性のある、好ましく
は異方性の酸化シリコン・エッチングによってリセスさ
れる。このエッチングの期間は、リセスの深さによって
制御され、これによりＩＧＦＥＴ１１ａ，１１ｂの所望
の特性が得られる。例えば、低いしきい値電圧ＶTを要
求する応用については、浅いトレンチアイソレーション
領域１５を、高いしきい値電圧ＶTを要求するリセスの
深さ（箇所１５ｃ，図１７）よりも大きい箇所１５ｂ
（図１６）の深さにリセスすることが望まれる。
【００３５】次に、コンフォーマル材料、好適には窒化
シリコンの層が、典型的には化学蒸着（ＣＶＤ）によっ
て付着され、シリコンおよび酸化シリコンに対し選択的
に、異方性エッチングまたは方向性エッチングされる。
これにより、図９に示すように、デバイス領域４０ａ上
の窒化シリコンよりなる保護コンフォーマル層４５ａが
形成される。この保護コンフォーマル層４５ａは、ＬＯ
ＣＯＳプロセスによるフィールド酸化物層２８（図１
０）の形成の際に、酸化からデバイス４０ａを保護す
る。デバイス１１ａ，１１ｂの製造は、図１０〜図１４
について説明した工程によって完成される。
シリコンの層が、典型的には化学蒸着（ＣＶＤ）によっ
て付着され、シリコンおよび酸化シリコンに対し選択的
に、異方性エッチングまたは方向性エッチングされる。
これにより、図９に示すように、デバイス領域４０ａ上
の窒化シリコンよりなる保護コンフォーマル層４５ａが
形成される。この保護コンフォーマル層４５ａは、ＬＯ
ＣＯＳプロセスによるフィールド酸化物層２８（図１
０）の形成の際に、酸化からデバイス４０ａを保護す
る。デバイス１１ａ，１１ｂの製造は、図１０〜図１４
について説明した工程によって完成される。
【００３６】本発明を特定の好適な実施例により説明し
てきたが、当業者によれば、本発明の趣旨および範囲か
ら逸脱することなく、多くの変更および拡張を行うこと
ができることが分かるであろう。
てきたが、当業者によれば、本発明の趣旨および範囲か
ら逸脱することなく、多くの変更および拡張を行うこと
ができることが分かるであろう。
【００３７】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）電界効果トランジスタを製造する方法であって、
半導体材料を含む基板にアイソレーション領域を形成す
る工程と、前記基板を異方性エッチングして、半導体材
料よりなる側壁スペーサ領域を、前記アイソレーション
領域の側壁に、前記電界効果トランジスタのデバイス領
域として残す工程と、前記デバイス領域の少なくとも一
部のドーピング濃度を変更して、ソース／ドレイン領域
およびチャネル領域を形成し、前記ソース／ドレイン領
域は、第１のドーパント形を有し、前記チャネル領域
は、前記第１のドーピング形とは反対の第２のドーパン
ト形を有するようにする工程と、前記チャネル領域を覆
うゲートを形成する工程と、を含むことを特徴とする電
界効果トランジスタの製造方法。 （２）前記アイソレーション領域を形成する工程は、浅
いトレンチをエッチングし、絶縁材料を付着して、浅い
トレンチアイソレーション領域を形成する工程を含むこ
とを特徴とする上記（１）記載の電界効果トランジスタ
の製造方法。 （３）前記エッチングの工程の前に、前記基板の下側半
導体層の上に単結晶半導体材料よりなるエピタキシャル
層を形成する工程をさらに含み、前記エピタキシャル層
は、前記下側半導体層がエッチング停止層を形成するよ
うに、前記下側半導体層とは異なるドーパント濃度を有
し、前記エッチング工程は、前記エッチング停止層が露
出するまで行われることを特徴とする上記（１）記載の
電界効果トランジスタの製造方法。 （４）前記エピタキシャル層は、真性半導体材料で形成
され、前記ドーパント濃度を変更する工程は、第１のド
ーパント形のイオンを注入して、前記チャネル領域を形
成する工程と、第２のドーパント形のイオンを注入し
て、前記ソース／ドレイン領域を形成する工程とを含む
ことを特徴とする上記（３）記載の電界効果トランジス
タの製造方法。 （５）前記浅いトレンチアイソレーション領域は、前記
基板の半導体材料の最上層の上面上に位置する上面を有
して形成され、前記エッチング工程の前に、前記最上層
の露出表面上にコンフォーマル材料の層を付着する工程
をさらに含み、前記エッチング工程は、前記コンフォー
マル材料を異方性エッチングして、前記コンフォーマル
層の材料が、前記浅いトレンチアイソレーション領域の
前記側壁に、前記デバイス領域を形成する際のマスクと
して残るようにする工程をさらに含む、ことを特徴とす
る上記（２）記載の電界効果トランジスタの製造方法。 （６）前記コンフォーマル材料は、窒化シリコンである
ことを特徴とする上記（５）記載の電界効果トランジス
タの製造方法。 （７）前記アイソレーション領域および前記デバイス領
域によって占有されない位置に、前記基板に第２のアイ
ソレーション領域を形成する工程をさらに含み、前記第
２のアイソレーション領域は、前記ゲートのゲート導体
を、前記基板から電気的に分離することを特徴とする上
記（１）記載の電界効果トランジスタの製造方法。 （８）前記第２のアイソレーション領域は、前記基板を
酸素に曝露することによって、フィールド酸化物領域と
して形成されることを特徴とする上記（７）記載の電界
効果トランジスタの製造方法。 （９）ゲート導体によって取り囲まれるチャネル領域を
有する電界効果トランジスタを製造する方法であって、
半導体材料を含む基板に第１のアイソレーション領域を
形成する工程と、前記基板を異方性エッチングして、前
記アイソレーション領域の側壁に、半導体材料よりなる
側壁スペーサ領域を、前記電界効果トランジスタのデバ
イス領域として残す工程と、前記第１のアイソレーショ
ン領域をリセスして、リセスされた第１のアイソレーシ
ョン領域の上面が、前記デバイス領域の上面の下に位置
するようにする工程と、前記デバイス領域の少なくとも
一部のドーピング濃度を変更して、ソース／ドレイン領
域およびチャネル領域を形成し、前記ソース／ドレイン
領域は、第１のドーパント形を有し、前記チャネル領域
は、前記第１のドーピング形とは反対の第２のドーパン
ト形を有するようにする工程と、前記チャネル領域上に
ゲート導体を付着して、前記チャネル領域を取り囲む工
程と、を含むことを特徴とする電界効果トランジスタの
製造方法。 （１０）前記エッチング工程は、前記基板を第１の深さ
にリセスし、前記リセスの工程は、前記第１の深さにほ
ぼ同じ前記基板の深さに、前記第１のアイソレーション
領域をリセスすることを特徴とする上記（９）記載の電
界効果トランジスタの製造方法。 （１１）前記ＦＥＴの前記第１のアイソレーション領域
とは反対側に、第２のアイソレーション領域を前記基板
に形成する工程をさらに含むことを特徴とする上記
（９）記載の電界効果トランジスタの製造方法。 （１２）前記第１のアイソレーションは、浅いトレンチ
アイソレーション領域であることを特徴とする上記（１
１）記載の電界効果トランジスタの製造方法。 （１３）前記第２のアイソレーションは、シリコンの局
部酸化により形成されることを特徴とする上記（１２）
記載の電界効果トランジスタの製造方法。 （１４）前記第１のアイソレーション領域は、前記基板
の半導体材料の最上層の上面上に位置する上面を有する
浅いトレンチアイソレーション領域であり、前記エッチ
ング工程の前に、前記最上層の露出表面上にコンフォー
マル材料の層を付着する工程をさらに含み、前記エッチ
ング工程は、前記コンフォーマル材料を異方性エッチン
グして、前記コンフォーマル層の材料が、前記浅いトレ
ンチアイソレーション領域の前記側壁に、前記デバイス
領域を形成する際のマスクとして残るようにする工程を
さらに含む、ことを特徴とする上記（９）記載の電界効
果トランジスタの製造方法。 （１５）前記エッチングの工程は、サブリソグラフィッ
ク厚さのデバイス領域を形成することを特徴とする上記
（１４）記載の電界効果トランジスタの製造方法。
の事項を開示する。 （１）電界効果トランジスタを製造する方法であって、
半導体材料を含む基板にアイソレーション領域を形成す
る工程と、前記基板を異方性エッチングして、半導体材
料よりなる側壁スペーサ領域を、前記アイソレーション
領域の側壁に、前記電界効果トランジスタのデバイス領
域として残す工程と、前記デバイス領域の少なくとも一
部のドーピング濃度を変更して、ソース／ドレイン領域
およびチャネル領域を形成し、前記ソース／ドレイン領
域は、第１のドーパント形を有し、前記チャネル領域
は、前記第１のドーピング形とは反対の第２のドーパン
ト形を有するようにする工程と、前記チャネル領域を覆
うゲートを形成する工程と、を含むことを特徴とする電
界効果トランジスタの製造方法。 （２）前記アイソレーション領域を形成する工程は、浅
いトレンチをエッチングし、絶縁材料を付着して、浅い
トレンチアイソレーション領域を形成する工程を含むこ
とを特徴とする上記（１）記載の電界効果トランジスタ
の製造方法。 （３）前記エッチングの工程の前に、前記基板の下側半
導体層の上に単結晶半導体材料よりなるエピタキシャル
層を形成する工程をさらに含み、前記エピタキシャル層
は、前記下側半導体層がエッチング停止層を形成するよ
うに、前記下側半導体層とは異なるドーパント濃度を有
し、前記エッチング工程は、前記エッチング停止層が露
出するまで行われることを特徴とする上記（１）記載の
電界効果トランジスタの製造方法。 （４）前記エピタキシャル層は、真性半導体材料で形成
され、前記ドーパント濃度を変更する工程は、第１のド
ーパント形のイオンを注入して、前記チャネル領域を形
成する工程と、第２のドーパント形のイオンを注入し
て、前記ソース／ドレイン領域を形成する工程とを含む
ことを特徴とする上記（３）記載の電界効果トランジス
タの製造方法。 （５）前記浅いトレンチアイソレーション領域は、前記
基板の半導体材料の最上層の上面上に位置する上面を有
して形成され、前記エッチング工程の前に、前記最上層
の露出表面上にコンフォーマル材料の層を付着する工程
をさらに含み、前記エッチング工程は、前記コンフォー
マル材料を異方性エッチングして、前記コンフォーマル
層の材料が、前記浅いトレンチアイソレーション領域の
前記側壁に、前記デバイス領域を形成する際のマスクと
して残るようにする工程をさらに含む、ことを特徴とす
る上記（２）記載の電界効果トランジスタの製造方法。 （６）前記コンフォーマル材料は、窒化シリコンである
ことを特徴とする上記（５）記載の電界効果トランジス
タの製造方法。 （７）前記アイソレーション領域および前記デバイス領
域によって占有されない位置に、前記基板に第２のアイ
ソレーション領域を形成する工程をさらに含み、前記第
２のアイソレーション領域は、前記ゲートのゲート導体
を、前記基板から電気的に分離することを特徴とする上
記（１）記載の電界効果トランジスタの製造方法。 （８）前記第２のアイソレーション領域は、前記基板を
酸素に曝露することによって、フィールド酸化物領域と
して形成されることを特徴とする上記（７）記載の電界
効果トランジスタの製造方法。 （９）ゲート導体によって取り囲まれるチャネル領域を
有する電界効果トランジスタを製造する方法であって、
半導体材料を含む基板に第１のアイソレーション領域を
形成する工程と、前記基板を異方性エッチングして、前
記アイソレーション領域の側壁に、半導体材料よりなる
側壁スペーサ領域を、前記電界効果トランジスタのデバ
イス領域として残す工程と、前記第１のアイソレーショ
ン領域をリセスして、リセスされた第１のアイソレーシ
ョン領域の上面が、前記デバイス領域の上面の下に位置
するようにする工程と、前記デバイス領域の少なくとも
一部のドーピング濃度を変更して、ソース／ドレイン領
域およびチャネル領域を形成し、前記ソース／ドレイン
領域は、第１のドーパント形を有し、前記チャネル領域
は、前記第１のドーピング形とは反対の第２のドーパン
ト形を有するようにする工程と、前記チャネル領域上に
ゲート導体を付着して、前記チャネル領域を取り囲む工
程と、を含むことを特徴とする電界効果トランジスタの
製造方法。 （１０）前記エッチング工程は、前記基板を第１の深さ
にリセスし、前記リセスの工程は、前記第１の深さにほ
ぼ同じ前記基板の深さに、前記第１のアイソレーション
領域をリセスすることを特徴とする上記（９）記載の電
界効果トランジスタの製造方法。 （１１）前記ＦＥＴの前記第１のアイソレーション領域
とは反対側に、第２のアイソレーション領域を前記基板
に形成する工程をさらに含むことを特徴とする上記
（９）記載の電界効果トランジスタの製造方法。 （１２）前記第１のアイソレーションは、浅いトレンチ
アイソレーション領域であることを特徴とする上記（１
１）記載の電界効果トランジスタの製造方法。 （１３）前記第２のアイソレーションは、シリコンの局
部酸化により形成されることを特徴とする上記（１２）
記載の電界効果トランジスタの製造方法。 （１４）前記第１のアイソレーション領域は、前記基板
の半導体材料の最上層の上面上に位置する上面を有する
浅いトレンチアイソレーション領域であり、前記エッチ
ング工程の前に、前記最上層の露出表面上にコンフォー
マル材料の層を付着する工程をさらに含み、前記エッチ
ング工程は、前記コンフォーマル材料を異方性エッチン
グして、前記コンフォーマル層の材料が、前記浅いトレ
ンチアイソレーション領域の前記側壁に、前記デバイス
領域を形成する際のマスクとして残るようにする工程を
さらに含む、ことを特徴とする上記（９）記載の電界効
果トランジスタの製造方法。 （１５）前記エッチングの工程は、サブリソグラフィッ
ク厚さのデバイス領域を形成することを特徴とする上記
（１４）記載の電界効果トランジスタの製造方法。
【図１】本発明により構成された電界効果トランジスタ
の斜視図である。
の斜視図である。
【図２】本発明の第１の実施例のＦＥＴの製造工程を示
す断面図である。
す断面図である。
【図３】本発明の第１の実施例のＦＥＴの製造工程を示
す断面図である。
す断面図である。
【図４】本発明の第１の実施例のＦＥＴの製造工程を示
す断面図である。
す断面図である。
【図５】本発明の第１の実施例のＦＥＴの製造工程を示
す断面図である。
す断面図である。
【図６】本発明の第１の実施例のＦＥＴの製造工程を示
す断面図である。
す断面図である。
【図７】本発明の第１の実施例のＦＥＴの製造工程を示
す断面図である。
す断面図である。
【図８】本発明の第２の実施例のＦＥＴの製造工程を示
す断面図である。
す断面図である。
【図９】本発明の第２の実施例のＦＥＴの製造工程を示
す断面図である。
す断面図である。
【図１０】本発明の第１の実施例のＦＥＴの製造工程を
示す断面図である。
示す断面図である。
【図１１】本発明の第１の実施例のＦＥＴの製造工程を
示す断面図である。
示す断面図である。
【図１２】本発明の第１の実施例のＦＥＴの製造工程を
示す断面図である。
示す断面図である。
【図１３】本発明の第１の実施例のＦＥＴの製造工程を
示す断面図である。
示す断面図である。
【図１４】本発明の第１の実施例のＦＥＴの製造工程を
示す断面図である。
示す断面図である。
【図１５】ボディがアイソレーション領域の側壁に接触
する、本発明の第１の実施例により構成されたＦＥＴの
断面図である。
する、本発明の第１の実施例により構成されたＦＥＴの
断面図である。
【図１６】アイソレーション領域がオーバリセスされ、
ゲート導体がトランジスタのボディを取り囲んでいる、
本発明の第２の実施例により構成されたＦＥＴの断面図
である。
ゲート導体がトランジスタのボディを取り囲んでいる、
本発明の第２の実施例により構成されたＦＥＴの断面図
である。
【図１７】アイソレーション領域がアンダリセスされ、
ゲート導体がトランジスタのボディを取り囲んでいる、
本発明の第２の実施例により構成されたＦＥＴの断面図
である。
ゲート導体がトランジスタのボディを取り囲んでいる、
本発明の第２の実施例により構成されたＦＥＴの断面図
である。
１０ ＩＧＦＥＴ １２ ボディ １３ ネック領域 １４ 側壁 １５ アイソレーション領域 １６ 基板 １６ａ，１６ｂ ウェル領域 １７ アクティブ・デバイス領域 １８ ソース領域 ２０ ドレイン領域 ２２ ゲート導体 ２４ ゲート絶縁体膜 ２６ コンフォーマル層 ２８ フィールド酸化物領域 ４０ エピタキシャル層 ４０ａ デバイス領域 ４２ 窒化シリコン層 ４３ コンフォーマル層 ４３ａ，４３ｂ 側壁スペーサ ５２，５４ デバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国 12582 ニューヨーク 州 ストームヴィル ジャミィ レーン ５ (56)参考文献 特開 平２−125667（ＪＰ，Ａ) 特開 平１−276669（ＪＰ，Ａ) 特開 昭63−314870（ＪＰ，Ａ) 特開 平２−130852（ＪＰ，Ａ) 特開 平８−306920（ＪＰ，Ａ) 特開 昭64−8670（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (15)
- 【請求項１】電界効果トランジスタを製造する方法であ
って、 半導体材料を含む基板にアイソレーション領域を形成す
る工程と、 前記基板を異方性エッチングして、半導体材料よりなる
側壁スペーサ領域を、前記アイソレーション領域の側壁
に、前記電界効果トランジスタのデバイス領域として残
す工程と、 前記デバイス領域の少なくとも一部のドーピング濃度を
変更して、ソース／ドレイン領域およびチャネル領域を
形成し、前記ソース／ドレイン領域は、第１のドーパン
ト形を有し、前記チャネル領域は、前記第１のドーピン
グ形とは反対の第２のドーパント形を有するようにする
工程と、 前記チャネル領域を覆うゲートを形成する工程と、 を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項２】前記アイソレーション領域を形成する工程
は、浅いトレンチをエッチングし、絶縁材料を付着し
て、浅いトレンチアイソレーション領域を形成する工程
を含むことを特徴とする請求項１記載の電界効果トラン
ジスタの製造方法。 - 【請求項３】前記エッチングの工程の前に、前記基板の
下側半導体層の上に単結晶半導体材料よりなるエピタキ
シャル層を形成する工程をさらに含み、前記エピタキシ
ャル層は、前記下側半導体層がエッチング停止層を形成
するように、前記下側半導体層とは異なるドーパント濃
度を有し、前記エッチング工程は、前記エッチング停止
層が露出するまで行われることを特徴とする請求項１記
載の電界効果トランジスタの製造方法。 - 【請求項４】前記エピタキシャル層は、真性半導体材料
で形成され、前記ドーパント濃度を変更する工程は、第
１のドーパント形のイオンを注入して、前記チャネル領
域を形成する工程と、第２のドーパント形のイオンを注
入して、前記ソース／ドレイン領域を形成する工程とを
含むことを特徴とする請求項３記載の電界効果トランジ
スタの製造方法。 - 【請求項５】前記浅いトレンチアイソレーション領域
は、前記基板の半導体材料の最上層の上面上に位置する
上面を有して形成され、前記エッチング工程の前に、前
記最上層の露出表面上にコンフォーマル材料の層を付着
する工程をさらに含み、前記エッチング工程は、前記コ
ンフォーマル材料を異方性エッチングして、前記コンフ
ォーマル層の材料が、前記浅いトレンチアイソレーショ
ン領域の前記側壁に、前記デバイス領域を形成する際の
マスクとして残るようにする工程をさらに含む、ことを
特徴とする請求項２記載の電界効果トランジスタの製造
方法。 - 【請求項６】前記コンフォーマル材料は、窒化シリコン
であることを特徴とする請求項５記載の電界効果トラン
ジスタの製造方法。 - 【請求項７】前記アイソレーション領域および前記デバ
イス領域によって占有されない位置に、前記基板に第２
のアイソレーション領域を形成する工程をさらに含み、
前記第２のアイソレーション領域は、前記ゲートのゲー
ト導体を、前記基板から電気的に分離することを特徴と
する請求項１記載の電界効果トランジスタの製造方法。 - 【請求項８】前記第２のアイソレーション領域は、前記
基板を酸素に曝露することによって、フィールド酸化物
領域として形成されることを特徴とする請求項７記載の
電界効果トランジスタの製造方法。 - 【請求項９】ゲート導体によって取り囲まれるチャネル
領域を有する電界効果トランジスタを製造する方法であ
って、 半導体材料を含む基板に第１のアイソレーション領域を
形成する工程と、 前記基板を異方性エッチングして、前記アイソレーショ
ン領域の側壁に、半導体材料よりなる側壁スペーサ領域
を、前記電界効果トランジスタのデバイス領域として残
す工程と、 前記第１のアイソレーション領域をリセスして、リセス
された第１のアイソレーション領域の上面が、前記デバ
イス領域の上面の下に位置するようにする工程と、 前記デバイス領域の少なくとも一部のドーピング濃度を
変更して、ソース／ドレイン領域およびチャネル領域を
形成し、前記ソース／ドレイン領域は、第１のドーパン
ト形を有し、前記チャネル領域は、前記第１のドーピン
グ形とは反対の第２のドーパント形を有するようにする
工程と、 前記チャネル領域上にゲート導体を付着して、前記チャ
ネル領域を取り囲む工程と、 を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項１０】前記エッチング工程は、前記基板を第１
の深さにリセスし、前記リセスの工程は、前記第１の深
さにほぼ同じ前記基板の深さに、前記第１のアイソレー
ション領域をリセスすることを特徴とする請求項９記載
の電界効果トランジスタの製造方法。 - 【請求項１１】前記ＦＥＴの前記第１のアイソレーショ
ン領域とは反対側に、第２のアイソレーション領域を前
記基板に形成する工程をさらに含むことを特徴とする請
求項９記載の電界効果トランジスタの製造方法。 - 【請求項１２】前記第１のアイソレーションは、浅いト
レンチアイソレーション領域であることを特徴とする請
求項１１記載の電界効果トランジスタの製造方法。 - 【請求項１３】前記第２のアイソレーションは、シリコ
ンの局部酸化により形成されることを特徴とする請求項
１２記載の電界効果トランジスタの製造方法。 - 【請求項１４】前記第１のアイソレーション領域は、前
記基板の半導体材料の最上層の上面上に位置する上面を
有する浅いトレンチアイソレーション領域であり、前記
エッチング工程の前に、前記最上層の露出表面上にコン
フォーマル材料の層を付着する工程をさらに含み、 前記エッチング工程は、前記コンフォーマル材料を異方
性エッチングして、前記コンフォーマル層の材料が、前
記浅いトレンチアイソレーション領域の前記側壁に、前
記デバイス領域を形成する際のマスクとして残るように
する工程をさらに含む、 ことを特徴とする請求項９記載の電界効果トランジスタ
の製造方法。 - 【請求項１５】前記エッチングの工程は、サブリソグラ
フィック厚さのデバイス領域を形成することを特徴とす
る請求項１４記載の電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/007908 | 1998-01-15 | ||
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