KR101124657B1 - 서로 다른 결정 방향을 갖는 실리콘층을 구비한실리콘-온-절연막 반도체 소자 및 실리콘-온-절연막 반도체소자를 형성하는 방법 - Google Patents

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Abstract

본 발명은 제1 결정 방향을 가지는 기판(12)과 상기 기판(12) 상에 놓인 절연층(40)을 포함하는 반도체 소자를 제공한다. 복수 개의 실리콘층(16, 30)은 상기 절연층(40) 상에 놓이게 형성된다. 제1 실리콘층(16)은 상기 제1 결정 방향을 포함하는 실리콘을 포함하며, 제2 실리콘층(30)은 제2 결정 방향을 갖는 실리콘을 포함한다. 이에 더해, 상기 기판(12) 상에 놓인 실리콘층(16)을 가지는 기판(12)과, 상기 기판(12)와 실리콘층(16) 사이에 형성된 제1 절연층(14)를 포함하는 실리콘-온-절연막 구조를 제공하는 반도체 소자를 형성하는 방법이 제공된다. 개구부(22)는 상기 기판(12)의 일부(24)를 노출시키기 위하여 상기 실리콘층(16)과 상기 제1 절연층(14)를 제거함으로써 상기 실리콘-온-절연막 구조의 제1 영역 내에 형성된다. 선택 에피택셜 실리콘(30)은 상기 개구부(22) 내에서 성장된다. 제2 절연층(40)은 상기 개구부(22) 내에 성장된 실리콘(30)과 상기 기판(12) 사이에 절연층(40)을 제공하기 위하여 상기 개구부(22) 내에서 성장된 상기 실리콘(30)에 형성된다.
SOI, 부분 공핍 MOSFET, 완전 공핍 MOSFET

Description

서로 다른 결정 방향을 갖는 실리콘층을 구비한 실리콘-온-절연막 반도체 소자 및 실리콘-온-절연막 반도체 소자를 형성하는 방법{SILICON-ON-INSULATOR SEMICONDUCTOR DEVICE WITH SILICON LAYERS HAVING DIFFERENT CRYSTAL ORIENTATIONS AND METHOD OF FORMING THE SILICON-ON-INSULATOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 반도체 소자를 제조하는 방법에 관한 것으로, 특히 실리콘-온-절연막(SOI) 기술을 포함하는 개선된 반도체 소자에 관한 것이다.
반도체 산업 분야에서 진행 중인 연구에 있어서 가장 중요한 목표는 반도체 소자의 전력 소모는 줄이면서 반도체 성능을 높이는 것이다. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFETs, metal oxide semiconductor field effect transistors)와 같은 플래너형(Planer)형 트랜지스터들은 고밀도의 집적회로에 매우 적합하게 사용된다. MOSFET 및 기타 소자들의 크기가 감소함에 따라, 이들 소자의 소스/드레인 영역들, 채널 영역들 및 게이트 전극들의 크기 또한 감소하였다.
짧은 채널 길이를 갖는 더욱더 소형화되는 플래너형 트랜지스터들의 디자인은 매우 얕은 소스/드레인 접합들의 제공을 필요하게 되었다. 이러한 얕은 접합들은 주입된 도펀트들이 채널로 측면 확산되는 것을 막아야 하는데, 그 이유는 이러 한 확산이 불리하게도 누설 전류를 증가시키며 항복(breakdown) 성능이 나빠지는 데에 기여하기 때문이다. 일반적으로 짧은 채널 소자에서 만족스러운 성능을 위해, 1000Å 정도의 두께를 갖는 얕은 소스/드레인 접합들이 요구된다.
실리콘-온-절연막(SOI, silicon-on-insulator) 기술은 얕은 접합을 가진 고속의 소자를 형성할 수 있게 한다. 게다가 SOI 소자들은 기생 접합 커패시턴스(parasitic junction capacitance)를 줄임으로써 성능을 향상시킨다.
SOI 기판에서 실리콘 산화물로 만들어진 매몰 산화물(BOX, buried oxide) 막이 단결정 실리콘 상에 형성되고, 단결정 실리콘 박막이 BOX막 상에 형성된다. 이러한 SOI 기판을 제조하기 위한 방법은 다양하게 알려져 있다. 이중 하나의 방법은 SIMOX (separation-by-implanted oxygen) 방법으로서, 여기서 산소는 매몰 산화물(BOX) 막을 형성하기 위해 단결정 실리콘 기판 내로 이온 주입된다.
SOI 기판을 형성하기 위한 다른 방법은 웨이퍼 본딩(wafer bonding)으로서, 여기서 실리콘 산화물 표면층들을 가지는 두 개의 반도체 기판이, 이들 기판 사이에 BOX 층을 형성도록 실리콘 산화물 표면에 서로 본딩된다.
또 다른 SOI 기술은 스마트 컷？(Smart Cut？)으로서, 이 역시 산화물 층들을 통해 제1 및 제2 반도체 기판을 본딩하는 것을 수반한다. 스마트 컷？방법에서, 상기 제1 반도체 기판에는 본딩에 앞서 수소 이온들이 주입된다. 수소 이온이 주입된 반도체 기판이 상기 본딩된 기판들로부터 분리되게 함으로써, 제2반도체 기판의 표면에 본딩된 실리콘 박막을 남기게 된다.
반도체 소자의 성능은 종래의 <100> 방향보다는 <110> 결정 방향을 가지도록 실리콘 상에 P-타입 MOSFET(PMOSFET)을 제작함으로써 50% 또는 그 이상 향상될 수 있다. 그러나, <110> 실리콘 상에 형성된 N-타입 MOSFET(NMOSFET)의 성능은 <110> 방향을 가진 실리콘 상에 형성된 NMOSFET에 비하여 저하될 수 있다.
반도체 소자 성능은 또한 매우 얇은 실리콘 막들 예를 들어 약 30nm정도의 두께를 가지는 막에 완전 공핍된 MOSFET(fully depleted MOSFET)들을 제작함으로써 향상될 수 있다. 완전 공핍된 MOSFET은 누설전류를 줄이며 고성능 소자들에 유용하다. 그러나, 종래의 기술에 의해서는 할로 도즈량(halo dose)을 조정하는 것처럼, 완전 공핍된 MOSFET의 문턱 전압을 변경하기가 어려웠다. 문턱전압이 높은 소자 및 문턱 전압이 낮은 소자들을 만들기 위해서는 MOSFET의 문턱 전압을 변경하는 것이 바람직하다. 서로 다른 값 범위의 문턱 전압들을 가지는 MOSFET들을 포함하는 반도체 소자들은 칩의 전력 소비를 감소시킨다.
본 명세서에서 사용되는 용어 "반도체 소자들"은 구체적으로 개시된 실시예들에만 한정되는 것은 아니다. 본 명세서에서 사용되는 용어 "반도체 소자들"은 플립칩, 플립칩/패키지 어셈블리, 트랜지스터, 커패시터, 마이크로프로세서, 랜덤 엑세스 메모리 등을 포함하는 넓고 다양한 범위의 전자 소자들을 포함한다. 일반적으로 반도체 소자들은 반도체들을 포함하는 모든 전자 소자들을 일컫는다.
반도체 소자 기술에 있어서 SOI 기술과 완전 공핍 MOSFET 기술의 성능 향상이 동반된 소자에 대한 요구가 있어왔다. 반도체 소자 기술에 있어서 SOI 기술과, 동일 기판 상에서 서로 다른 결정 방향을 가지도록 실리콘 상에 형성된 MOSFETs 기술의 성능 향상이 동반된 소자에 대한 요구가 있어왔다. 게다가, 본 분야에서는 SOI 기술, 완전 공핍 MOSFET 기술, 그리고 동일한 기판상에서 다른 결정 방향을 가지는 실리콘 상에 형성된 MOSFETs 기술이 동반된 반도체 소자를 제공하는 것이 요구되고 있다. 이에 더하여, 본 분야에서는 SOI 기술과, 완전 공핍된 MOSFET 기술이 동반된 반도체 소자를 형성하는 방법이 요구되고 있다. 또한 본 분야에서는 SOI 기술과, 동일 기판상에서 다른 결정 방향을 가지는 실리콘 상에 형성된 MOSFET 기술을 포함하는 반도체 소자를 제조하는 방법이 요구되고 있다. 그리고, SOI 기술과 완전 공핍된 MOSFET 기술 및 동일 기판에서 서로 다른 결정 방향을 가지는 실리콘 상에 형성된 MOSFET 기술을 포함하는 반도체 소자를 형성하는 방법이 요구되고 있다.
상기 요구 및 기타 요구들은 본 발명에 따른 일 실시예들에 의해 충족되며, 상기 실시예들은 제1 결정 방향을 가지는 기판과 상기 기판상에 놓인 절연층을 포함하는 반도체 소자를 제공한다. 복수 개의 실리콘층은 상기 절연층상에 놓이게 형성된다. 제1 실리콘층은 상기 제1 결정 방향을 갖는 실리콘으로 이루어지고, 제2 실리콘층은 제2 결정 방향을 갖는 실리콘으로 이루어진다.
상기 요구 및 기타 요구들은 또한 본 발명에 따른 일 실시예들에 의해 충족되는 바, 이 실시예들은 실리콘-온-절연막 구조를 제공하는 단계를 포함하는 반도체 소자를 제조하는 방법을 제공하며, 상기 실리콘-온-절연막 구조는 상기 기판상에 놓인 실리콘층과, 상기 기판 및 실리콘층 사이에 위치한 제1 절연막 층을 가지는 기판을 포함한다. 상기 기판 층의 일부를 노출시키기 위해, 상기 실리콘층과 제1 절연층의 일부를 제거함으로써 상기 실리콘-온-절연막 구조의 제1 영역에 하나의 개구부가 형성된다. 선택 에피택셜 실리콘이 상기 개구부 내로 성장된다. 제2 절연층은, 상기 개구부 내의 성장된 실리콘과 상기 기판 사이에 절연막을 제공하도록, 상기 제1 영역의 개구부에 성장된 실리콘 내에 형성된다.
본 발명은 전기적 특성이 향상된 개선된 고속 반도체 소자에 대한 요구에 대처하는 것이다.
본 발명의 상기 및 기타 특징, 양상 및 이점들이 첨부 도면을 참조로 한 다음의 상세한 설명으로부터 명확해질 것이다.
도 1 내지 도 14는 동일 기판상에 부분 공핍된 MOSFET 및 완전 공핍된 MOSFET을 가진 SOI 반도체 소자의 제조를 도시한 도면.
도 15 내지 도 28은 동일 기판상에서 서로 다른 결정 방향을 가지는 실리콘 상에 형성된 MOSFET을 가진 SOI 반도체 소자의 제조를 도시한 도면.
도 29는 실리콘 기판은 실리콘-온-절연막 실리콘층과 다른 결정 방향을 가지는 실리콘으로 이루어진 실리콘-온-절연막 구조를 도시한 도면.
도 30은 실리콘-온-절연막 기술, 완전 공핍된 MOSFET 기술, 동일 기판에 서로 다른 결정 방향을 갖는 실리콘 상에 형성된 MOSFET들로 이루어진 반도체 소자를 도시한 도면.
본 발명은 SOI와 완전 공핍된 MOSFET 기술, 그리고/또는 동일 기판상에서 다른 결정 방향을 가지는 실리콘 상에 형성된 MOSFET들의 잇점을 가진, 개선된 고속의 반도체 소자를 제조할 수 있게 한다. 본 발명은 또한 완전 공핍된 기술 및/또는 PMOSFET들에 의해 주어진 더 빠른 속도를 제공하며, 이때 상기 PMOSFET는 SOI 기술에 다른 저감된 기생 접합 커패시턴스의 잇점을 갖는 다른 결정 방향들을 가지는 실리콘 상에 형성된다.
본 발명은 대응하는 도면에 도시된 반도체 소자의 제조와 관련하여 설명될 것이다. 그러나, 청구한 발명의 한 예에 불과하며 도면에 도시된 특정 소자의 제조에 한정되는 것은 아니다.
공통 SOI 기판상에 완전 공핍된 MOSFET들과 부분 공핍된 MOSFET들을 가지는 반도체 소자를 제조하는 방법이 먼저 설명될 것이다. SOI 구조(10)는 기판(12)상에 놓인 실리콘층(16)과 절연층(14)과 함께 제공된다. 상기 기판(12)은 일반적인 실리콘 웨이퍼이다. 상기 절연층(14)은 매몰 산화물(BOX) 층이다. 상기 SOI 구조(10)은, 도 1에 도시된 바와 같이, 종래의 기술, 예를 들어 SIMOX, 스마트 컷？ 또는 웨이퍼 본딩 기술로 형성될 수 있다. 대안적으로, SOI 웨이퍼는 아이비스 테크놀러지 코어퍼레이션(Ibis Technology Corporation)과 같은 상업적인 출처에서 얻을 수 있다. 본 발명에 따른 일 실시예에서는, 완전 공핍된 SOI 소자를 제조하기 위해 상기 실리콘층(16)이 약 30nm 정도의 두께를 가진다. 본 발명에 따른 일 실시예에서는, 상기 BOX층(14)이 약 50nm 내지 약 400nm의 두께를 갖는다. 본 발명에 따른 일 실 시예에서는, 상기 BOX층(14)는 약 200nm 내지 약 300nm의 두께를 갖는다.
도 2에 도시한 바와 같이, 산화물층(18)은 실리콘층(16) 상에 형성된다. 상기 산화물층(18)은 화학기상증착(CVD, chemical vapor devosition)과 같은 방법으로 증착될 수 있으며, 또는 실리콘층(16)의 상부 표면은 열적으로 산화될 수 있다. 질화 실리콘 박막(20)은 이어서 상기 산화물층(18) 상에 증착된다. 상기 본 발명의 일 실시예에 있어서, 산화물층(18)의 두께는 약 5nm 내지 약 100nm까지의 범위이다. 본 발명의 일 실시예에 있어서, 상기 산화물층(18)은 약 20nm의 두께를 갖는다. 상기 질화 실리콘 박막(20)은 약 50nm 내지 약 300nm의 두께를 갖는다. 본 발명의 일 실시예에 있어서는 상기 질화실리콘 박막(20)의 두께는 약 100nm이다.
상기 SOI 구조(10)에는 도 3에 도시한 바와 같이 개구부(22)가 형성된다. 본 발명의 일 실시예에 따르면, 상기 개구부(22)는 상기 기판(12)의 상면(24)을 노출시키기 위해 종래의 포토 리소그래피(photolithography)와 식각(etching) 기술을 이용하여 형성한다. 종래의 포토 리소그래피와 식각 기술은 상기 SOI 구조(10) 상에 레지스트(resist) 층을 형성하는 단계, 상기 레지스트 층을 마스크로 가리고 패터닝하는 단계 및 상기 질화 실리콘층(20), 산화물층(18), 실리콘층(16) 및 상기 BOX층(14)의 부분들을 제거하기 위하여 상기 기판(12)의 상면(24)을 노출시켜 상기 SOI 구조(10)를 이방성(anisotropic)으로 식각하는 단계를 포함한다. 그후, 상기 포토 레지스트는 도 3에 도시된 바와 같은 상기 SOI 구조(10)를 제공하기 위해 제거된다. 종래의 이방성 식각 기술은 플라즈마 식각(plasma etching)과 반응 이온 식각(reactive ion etching)을 포함한다. 이방성 식각은 일련의 플라즈마 식각 단계에서 다양한 다른 층을 식각하는 데에 최적화된 알려진 다른 플라즈마를 이용하여 택일적으로 행해질 수 있다.
제2 질화 실리콘층(26)은, 도 4에 도시한 바와 같이, 이어서 상기 SOI 구조(10) 상에 증착된다. 본 발명의 일 실시예에 따르면, 상기 질화 실리콘층(26)은 약 10nm 내지 약 100nm의 두께로 CVD와 같은 종래의 증착 기술에 의해 증착될 수 있다. 질화 실리콘층(26)은 도 5에 도시된 바와 같이 상기 개구부(22)를 지정하는 자가정렬된 측벽 스페이서(self-aligned sidewall spacer, 28)들을 형성하기 위해 이방성으로 식각된다.
선택 에피택셜 실리콘층(30)은 상기 실리콘 기판(12) 상에 성장하며, 도 6에 도시한 바와 같이, 상기 개구부(22)의 최상부를 덮게 연장된다. 상기 에피택셜 실리콘층(30)은 상기 실리콘층(12)와 동일한 결정 방향을 갖는다. 상기 선택 에피택셜 실리콘의 성장 이후에는, 도 7에 도시된 바와 같이, 상기 에피택셜 실리콘층(30)이 상기 제2 질화 실리콘층(20)의 상면(32)와 실질적으로 동일평면에 있도록 상기 에피택셜 실리콘층(30)을 연마하기 위해서 종래의 화학적-물리적 연마 기술(CMP, chemical-physical polishing)이 사용된다.
상기 SOI 구조(10)의 제1 영역(31)들과 제2 영역(33)들은 종래의 얕은 트렌치 격리(STI, shallow trench isolation) 기술을 사용함으로써 서로 격리된다. 도 8에 도시한 바와 같이, 트렌치(34)들은 상기 실리콘기판(12)의 표면(37)을 노출시키면서 상기 SOI 구조(10) 내에 형성된다. 상기 트렌치(34)들은 도 8에 도시된 바와 같이, 상기 SOI 구조(10) 상에 포토 레지스트를 형성하는 단계, 상기 포토 레지스트를 선택적으로 노출시키고 패터닝하는 단계, 이방성으로 식각하는 단계 및 트렌치(34)들을 형성하기 위해 남은 포토 레지스트를 제거하는 단계를 포함하여, 종래의 포토 리소그래피와 식각 기술에 의해 형성될 수 있다. 상기 트렌치(34)들은 상기 질화물 측벽(28)의 둘레에 위치하며, 이방성 식각이 행해지면 상기 질화물 측벽(28)이 상기 구조(10)로부터 제거된다.
그후, 상기 트랜치(34)들은 도 9에 도시한 바와 같은 종래의 CVD 공정과 같은 공정에 의해 적절한 절연물질(36)로 채워진다. 적절한 절연 물질(36)은 질화 실리콘 및 산화 실리콘을 포함한다. 본 발명에 따른 일 실시예에서는, 트렌치(34) 영역들은 상기 제1 영역(31)과 상기 제2 영역(33)을 격리시키기 위해 산화실리콘(36)으로 채워진다. 산화실리콘을 이용하여 트렌치 영역(34)를 채우기 위한 종래의 몇몇 방법은 다음을 포함한다.
(a) 테트라에틸오르토실리케이트(tetraethylorthosilicate) 저압 화학 기상 증착(TEOS LPCVD),
(b) 비-표면 감응(non-surface sensitive) TEOS 오존 대기압 또는 준대기압의 화학 기상 증착(APCVD 또는 SACVD),
(c) 실란 옥시데이션(silan oxidation) 고밀도 플라즈마 CVD.
산화실리콘(36)으로 트렌치(34)들을 채우기 이전, 열적 산화물 라이너(미도시)들은 상기 구조(10)를 대략 950℃ 내지 약 1100℃의 온도로 산소 환경에 노출시킴으로써 상기 트랜치(34)들의 벽(35)을 따라서 성장된다. 상기 구조(10)는 이어서 상기 트렌치(34)들 상에 연장된 상기 산화물(36)을 제거하기 위해 CMP에 의해 평탄화된다. 평탄화 이후, 상기 질화물층(20)과 산화물층(18)은 도 10에 도시한 바와 같이 순차적으로 제거된다. 상기 질화물층(20)과 산화물층(18)은 전형적으로 습식 식각에 의해 제거된다. 뜨거운 인산(hot phosphoric acid)은 일반적으로 질화실리콘을 식각하는데 사용되고, 플루오르화수소산(hydrofluoric acid) 또는 플루오르화수소(hydrofluoric)와 플루오르화암모늄(ammonium fluoride)의 혼합물(버퍼 산화물 에치, buffered oxide etch)은 산화실리콘층을 제거하는 데 사용된다. 최종적인 구조(10)에 있어서, 도 10에 도시된 바와 같이, 상기 제2 영역(33)에 있어서 상기 실리콘층(16)은 실리콘층(30)으로부터 격리된다.
절연 BOX층(40)은 이어서, 도 11A에 도시된 바와 같이, SIMOX 공정에 의해 형성된다. SIMOX 공정에서는 산소 이온(38)은 상기 구조(10)에 이온주입된다. 본 발명의 일 실시예에 있어서는, 산소 이온(38)은 약 70keV 내지 약 200keV 범위를 가지는 에너지 및 약 1.0×1017cm-2 내지 약 1.0×1018cm-2 범위의 도즈량으로 상기 구조(10) 내부에 이온 주입된다. 이온주입 후, 상기 구조(10)은 약 1250℃ 내지 약 1400℃ 범위의 온도에서 약 4시간 내지 6시간 동안 어닐링된다. 본 발명의 다른 선택가능한 실시예에 있어서, 견고한 산화물 마스크(42)는, 제1 영역(31)에 산소 이온(38)을 주입하는 동안 상기 제2 영역(33)을 손상되지 않도록 보호하기 위해 도 11B에 도시한 바와 같이, 종래의 증착, 포토 리소그래피, 그리고 식각 기술을 사용하여 상기 제2 영역(33) 상에 형성된다. 본 발명의 일 실시예에 의하면, 상기 제1 영역(31) 아래에 놓인 절연층(40)은 상기 제2 영역(33)에 놓인 절연층(14)보다 작은 두께를 갖는다.
도 12에 도시한 바와 같이, 완전 공핍된 MOSFET(52)와 부분 공핍된 MOSFET(54)는 상기 SOI 구조(10) 상에 형성된다. 게이트 산화물층(44)와 게이트 전극층(46)은 상기 구조(10) 상에 형성된다. 본 발명에 따른 일 실시예에 따르면, 상기 게이트 전극층(46)은 폴리실리콘을 포함하며, 약 100nm 내지 약 300nm의 두께로 형성된다. 상기 게이트 산화물층(44)는 보통 약 10Å 내지 약 100Å의 두께로 형성된다. 상기 게이트 산화물층(44)와 게이트 전극층(46)은 종래의 포토 리소그래피와 식각 기술로 패터닝된다.
소스와 드레인 연장부(48)들은 종래의 이온주입기술에 의해 형성된다. 상기 소스와 드레인 연장부(48)에 주입되는 도펀트의 타입은 상기 소자가 NMOSFET이냐 PMOSFET이냐에 따라 달라진다. 예를 들어 상기 트랜지스터가 NMOSFET이면, N-타입 도펀트가 상기 소스 및 드레인 연장부(48)에 이온주입된다.본 발명의 일 실시예에 따르면, 비소와 같은 N-타입 도펀트가 상기 소스 및 드레인 연장부(48)에 약 1×1014ions/cm2 내지 약 2×1015ions/cm2의 이온주입 도즈량 및 약 0.5keV 내지 약 5keV의 이온주입에너지로 이온주입된다. 만약 상기 트랜지스터가 PMOSFET이면, P-타입 도펀트가 상기 소스 및 드레인 연장부(48)에 이온주입된다. 본 발명의 일 실시예에서, 이플루오르화붕소(boron difluoride, BF2)와 같은 P-타입 도펀트는 상기 소스/드레인 연장부(48)에 약 1×1014ions/cm2 내지 약 1×1015ions/cm2의 이온주입 도즈량 및 약 0.5keV 내지 약 5keV의 이온주입에너지로 이온주입된다.
할로 임플란트(50)들은 상기 채널 영역(49)에 형성되며, 상기 부분 공핍된 MOSFET(54)의 소스 및 드레인 영역(47)의 근처에 형성된다. 상기 할로 임플란트(50)들은 상기 소스 및 드레인 영역(47)들의 전기전도도 타입과 반대의 전기전도도 타입의 도펀트로 형성된다. 상기 할로 임플란트(50)들은 본 발명의 일 실시예에 있어서 경사 이온주입으로 형성할 수 있다. 상기 할로 임플란트(50)들은, 본 발명의 일 실시예에 있어서, 약 8×1012ions/cm2 내지 약 5×1013ions/cm2의 이온주입 도즈량 및 약 7keV 내지 약 50keV의 이온주입 에너지로 이온주입될 수 있다. 상기 할로 임플란트(50)들은 상기 소스 및 드레인 영역이 채널 영역(49)에서 병합되는 것을 막는다. 상기 부분 공핍된 MOSFET(54)의 문턱 전압은 상기 할로 도즈량을 조절함으로써 적절하게 맞춰질 수 있다.
상기 소스 및 드레인 영역(47)들의 고농도로 도핑된 부분(51)들이 이어서 형성된다. 도 13에 도시한 바와 같이, 측벽 스페이서(56)들이 절연물질층의 증착과 같은 종래의 방법을 이용하여 상기 게이트 전극(46)을 둘러싸여 형성되며, 상기 측벽 스페이서(56)들은 질화 실리콘 또는 산화실리콘을 포함하고, 상기 측벽 스페이서(56)들을 형성하기 위한 이방성 식각이 이후에 행해진다.본 발명의 일 실시예에 있어서, 만약 상기 트랜지스터가 NMOSFET이면 비소(arsenic)가 상기 고농도로 도핑된 영역(51)들 내에 약 1×1015ions/cm2 내지 약 4×1015ions/cm2의 이온주입 도즈량 및 약 20keV 내지 약 50keV의 이온주입 에너지로 이온주입된다. 만약 상기 트랜지스터가 PMOSFET이면 붕소(boron)가 상기 고농도로 도핑된 영역(51)들 내에 약 1×1015ions/cm2 내지 약 4×1015ions/cm2의 이온주입 도즈량 및 약 2keV 내지 약 10keV의 이온주입 에너지로 이온주입된다.
본 발명의 일 실시예에서, 융기된(raised) 소스 및 드레인 영역(60)이 도 14에 도시된 바와 같이 도핑된 선택 에피택시에 의해 소스와 드레인 영역(47) 상에 형성된다. 본 발명의 일 실시예에서는 도핑된 에피택셜층이 상기 소스와 드레인 영역(47) 상에 약 300Å 내지 약 1000Å까지의 두께로 성장된다. 도핑된 선택적 에피택시는 수소 캐리어 기체 내에 실란(SiH4)과 도펀트 기체를 포함하는 기체혼합물을 사용하여 만들어진다. 염화수소 기체가 상기 실란/도펀트 기체혼합물에 더 더해질 수 했다. 상기 에피택셜층은 약 650℃~900℃의 온도와 약 1torr 내지 약 700torr의 압력에서 형성된다.
본 발명의 다른 실시예에서, 융기된 실리콘층(미도시)이 상기 소스와 드레인 영역(47) 상에 선택 에피택시에 의해 성장된다. 상기 융기된 실리콘층은, 여기서 설명된 바와 같이 이어서 상기 금속실리사이드(metal silicide) 접촉이 형성될 때 상기 융기된 실리콘층 전부가 소진되도록 하는 두께로 성장된다. 상기 융기된 실리콘층 전부는 소진되기 때문에 상기 융기된 실리콘층에는 도펀트를 이온주입 할 필요가 없다.
금속 실리사이드 접촉(64)들은 상기 융기된 소스 및 드레인 영역(60)에 이어서 형성되고, 금속 실리사이드 접촉(62)들은 상기 게이트 전극(46) 상에 형성된다. 금속 실리사이드 접촉을 형성하는 종래의 기술은 상기 기판(10) 상에 니켈, 코발트 또는 티타늄과 같은 금속층을 형성하는 단계를 포함한다. 금속 실리사이드 접촉(62, 64)들은 금속층이 아래에 놓인 상기 융기된 소스/드레인 영역(60)들 및 게이트 전극(46)의 실리콘과 반응하도록 상기 금속층을 가열함으로써 형성된다. 상기 금속 실리사이드 접촉(60, 62)들의 형성 후, 금속 실리사이드를 형성하는 반응을 하지 않았던 금속층은 식각에 의해 제거된다. 상기 완전 공핍된 MOSFET(52)의 소스 및 드레인 영역(47)에는 상기 융기된 소스 및 드레인 영역(60)들이 필요한데, 상기 얇은 완전 공핍 MOSFET(52)의 소스 및 드레인 영역(47)이 금속 실리사이드 접촉(64)들을 충분한 두께로 수용하는 공간이 충분치 않기 때문이다.
본 발명의 또 다른 실시예에 따르면, 도 15에 도시된 바와 같이, SOI 구조(70)가 기판(72)과 함께 제공되는데, 상기 SOI 구조(70)는 제1 결정 방향을 가지는 실리콘을 포함하는 기판(72), 절연 BOX층(74) 및 제2 결정 방향을 갖는 실리콘을 포함하는 실리콘층(76)을 포함한다. 상기 실리콘 기판에 비해 다른 결정 방향을 가지는 실리콘층을 포함하는 SOI 웨이퍼는 하이브리드 방향 웨이퍼들로 알려져 있다. 본 발명의 일 실시예에 따르면, 상기 SOI 구조(70)는 <100> 결정 방향을 갖는 실리콘 기판(72) 및 <110> 결정 방향을 갖는 실리콘층(76)을 포함한다. 본 발명의 일 실시예에 따르면, 상기 기판(72)은 <110> 결정 방향을 갖는 실리콘을 포함하며, 상기 실리콘층(76)은 <100> 결정 방향을 갖는 실리콘을 포함한다. 하이브리드 기판들은 웨이퍼 본딩 기술을 통해 준비될 수 있으며, <100> 결정 방향을 갖는 제1 실리콘 기판은 <110> 결정 방향을 갖는 실리콘 기판에 본딩된다. 본 발명의 일 실시예에 따르면, 상기 실리콘층(76)은 약 30nm 내지 약 100nm의 두께로, 그리고 상기 BOX층(74)의 두께는 약 200nm 내지 약 300nm의 두께 범위로 형성된다.
본 발명은 다른 결정 방향들을 갖는 실리콘층에만 한정되는 것은 아니며, 상기 다른 결정 방향은 상기한 <100>과 <110> 방향을 말한다. 본 발명은 당업자에게 자명한 바와 같이, <111>과 <311> 방향을 포함하여, 어떤 두 개의 실리콘 결정 방향에도 적용될 수 있다. 그리고, 상기한 어떤 방향과 각을 이루는 결정 평면들은 본 발명의 범위 내에 포함된다.
도 16에 도시된 바와 같이, 산화물층(78)과 질화 실리콘층(80)은 상기 실리콘층(76)에 순차적으로 형성된다. 도 17에 도시된 바와 같이, 개구부(82)는 상기 실리콘 기판(72)의 상면(84)를 노출시키기 위해 상기 SOI 구조(70)에 형성된다. 상기 개구부(82)는 전술한 바와 같이, 일반적인 포토 리소그래피와 식각 기술을 이용하여 형성한다.
도 18에 도시된 바와 같이, 제2 질화 실리콘층(86)이 상기 SOI 구조(70) 위에 형성된다. 상기 제2 질화 실리콘층(86)은 상기 개구부(82)내에 측벽 스페이서(88)들을 형성하기 위해 순차적으로 이방성으로 식각된다. 선택 에피택셜 실리콘층(90)은 이어서 상기 개구부(80) 상에 연장되도록 상기 실리콘 기판(72)의 최상부 상에 성장된다. 상기 에피택셜 실리콘층(90)은 상기 실리콘 기판(72)과 동일한 결정 방향을 갖는다. 도 21에 도시된 바와 같이, 상기 SOI 구조(70)는 이어서 상기 에피택셜 실리콘층(90)이 상기 제2 질화 실리콘층(80)의 상면(92)과 실질적으로 동일평면상에 있도록 CMP 기술을 이용하여 평탄화된다.
도 22에 도시된 바와 같이, 트렌치(94)들은 상기 실리콘 기판(72)의 상면(95)을 노출시키면서 상기 SOI 구조(70)에 형성된다. 상기 트렌치(94)들은 상기 SOI 구조(70)의 제1 영역(91)을 제2 영역(93)으로부터 격리시키기 위해 형성된다. 전술한 바와 같이, 상기 트렌치(94)들이 형성되며 이어서 종래의 STI 기술에 따라 적절한 절연 물질로 채워진다. 상기 트렌치(94)들은 상기 트렌치(94)들을 형성하는 동안 측벽 스페이서(88)들을 제거할 수 있게 배치된다. 도 23에 도시된 바와 같이, 이어서 상기 트렌치(94)들은 산화실리콘과 같은 적절한 절연물질(96)로 채워진다. 상기 형성된 실리콘층(96)은 이어서 CMP 기술을 이용하여 평탄화되고, 도 24에 도시된 바와 같이 상기 제2 질화 실리콘층(80)과 산화물층(78)이 평탄화된 구조(70)을 제공하기 위하여 전술한 바와 같은 적절한 식각액을 이용하여 제거된다.
전술한 바와 같이, 산소이온(98)은 도 25A에 도시한 대로 절연 BOX층(100)을 형성하기 위해 상기 구조(70)에 이온주입된다. 본 발명의 다른 실시예에 따르면 산화실리콘 또는 질화실리콘 하드 마스크(hard mask)(102)는 상기 제1 영역(91)에 산소이온(98)을 이온주입하는 동안 상기 제2 영역(93)이 손상되지 않도록 보호한다. 상기 구조(70)는 이어서 열적으로 어닐링된다. 상기 SIMOX 공정의 결과에 따라 도 25A와 25B의 결과적인 구조(70)는 실리콘-온-절연막 형상을 가지도록 제1 영역(91)과 제2 영역(93)을 포함하며, 이때, 상기 제1 영역(91)과 제2 영역(93)은 다른 결정 방향들을 가지는 실리콘을 포함한다. 본 발명의 일 실시예에 있어서는 상기 제1 영역(91)의 아래에 놓인 절연층(100)은 상기 제2 영역(93)의 아래에 놓인 절연층(74)의 두께보다 얇은 두께를 갖는다.
다른 실리콘 결정 방향들을 갖는 복수 개의 SOI MOSFET을 포함하는 구조(70) 는 순차적으로 형성된다. 도 26에 도시한 바와 같이, 게이트전극(106)들과 게이트 산화물층(104)이 제2 영역(93) 상에 형성되며, 제1 결정 방향을 가지는 실리콘층(90)을 포함하는 제1 영역(91)과 제2 결정 방향을 갖는 실리콘을 포함한다. 소스와 드레인 연장부(108)들은 상기 소스와 드레인 영역(107)들에 이온 주입 기술을 이용하여 형성되며, 할로 임플란트(110)들은 상기 채널 영역(115)에 선택적으로 형성된다. 상기 제1 및 제2 MOSFET(112, 114)의 문턱 전압은 상기 할로 임플란트의 도즈량을 조절함으로써 맞출 수 있다.
도 27에 도시된 바와 같이, 상기 기판(70)상에 산화실리콘이나 질화 실리콘과 같은 절연물질을 증착하고 이어서 이방성으로 식각함으로써 게이트 측벽 스페이서(116)들이 상기 게이트 전극(106)들 상에 형성된다. 고농도로 도핑된 영역(111)들은 이온주입과 같은 일반적인 기술을 이용하여 상기 소스 및 드레인 영역(107)에 형성된다. 전술한 바와 같이, PMOSFET은 상기 소스 및 드레인 영역(107)에 P-타입 도펀트를 이온 주입함으로써 형성할 수 있으며, NMOSFET는 상기 소스 및 드레인 영역(107)에 N-타입 도펀트를 이온 주입함으로써 형성할 수 있다. <110> 결정 방향을 가지는 실리콘 상에 PMOSFET를 제조함으로써 PMOSFET의 성능이 매우 향상될 수 있기 때문에, <110> 결정 방향의 실리콘을 포함하는 실리콘층은 상기 소스 및 드레인 영역(107)들에 P-타입 도펀트로 도핑된다. <100> 결정 방향의 실리콘을 포함하는 실리콘층은 NMOSFET을 형성하도록 N-타입의 도펀트로 도핑된다.
이어서 금속층이 상기 기판(70) 상에 증착된다. 상기 구조는 도 28에 도시된 바와 같이, 상기 소스 및 드레인 영역(107) 내와 게이트 전극(106) 상의 금속실리사이드 접촉(120, 122)을 형성하기 위해서, 상기 구조는 상기 소스 및 드레인 영역(107) 및 게이트 전극(106) 내에서 아래에 놓인 실리콘과 상기 금속층이 반응하도록 가열된다.
본 발명의 일 실시예에 따르면, 도 29에 도시된 바와 같이, 제1 결정 방향을 가지는 실리콘 기판(132), BOX층(134), 그리고 제2 결정 방향의 실리콘층(136)을 포함하는 SOI 구조(130)가 제공된다. 상기 SOI 구조(130)는 제1 결정 방향을 갖는 실리콘층(136)을 포함하는 부분 공핍된 MOSFET(138) 및 상기 BOX층(142) 상에 놓인 제2 결정 방향(148)을 갖는 실리콘층(136)을 가지는 완전 공핍된 MOSFET(140)을 제공하기 위하여 도 2부터 도 14에 도시된 단계와 일치하게 공정이 진행된다. 본 발명의 다른 실시예에 따르면, 상기 BOX층(142)는, 도 11B와 관련하여 전술한 바와 같이 완전 공핍된 MOSFET(140)의 아래쪽으로 연장되지 않는다.
본 명세서에서 개시된 실시예는 단지 발명을 설명하기 위한 것으로, 청구항을 제한하는 것으로 해석되어서는 안된다. 본 명세서는 특별히 여기에 개시된 내용뿐만 아니라 넓고 다양한 실시예를 포함하며, 이는 당업자에게 자명하다.
본 발명은 향상된 전기적 특성을 가지는 향상된 고속의 반도체 소자를 제공한다.

Claims (10)

  1. 실리콘층(16)이 위에 놓인 기판(12)과, 상기 기판(12)과 상기 실리콘층(16) 사이에 위치한 제1 절연층(14)을 포함하는 실리콘-온-절연막(SOI) 구조를 제공하는 단계;
    상기 기판(12)의 일부(24)를 노출시키기 위하여 상기 실리콘층(16) 및 상기 제1 절연층(14)의 일부를 제거함으로써 상기 실리콘-온-절연막 구조의 제1 영역에 개구부(22)를 형성하는 단계;
    상기 개구부(22)내에 측벽들(28)을 형성하는 단계;
    상기 측벽들(28)을 형성한 후, 상기 개구부(22) 내에 성장된 실리콘층(30)이 형성되도록 에피택셜 실리콘을 선택적으로 성장시키는 단계;
    상기 측벽들(28)을 제거하는 단계; 및
    상기 측벽들(28)을 제거한 후, 상기 개구부(22) 내에 성장된 실리콘층(30)과 상기 기판(12) 사이에 절연층(40)을 제공하기 위하여 상기 제1 영역의 개구부(22) 내에 성장된 실리콘층(30)에 제2 절연층(40)을 형성하는 단계를 포함하며,
    상기 구조는 상기 제1 영역들로부터 이격된 제2 영역들을 포함하며, 상기 제1 영역의 제2 절연층(40) 상에 놓인 상기 성장된 실리콘층(30)은 제1 결정방향을 가진 실리콘으로 이루어지고, 상기 제2 영역의 제1 절연층(14) 상에 놓인 상기 실리콘층(16)은 제2 결정방향을 가진 실리콘으로 이루어진 것을 특징으로 하는 반도체 소자 형성 방법.
  2. 제1항에 있어서,
    상기 제2 절연층(40)은 상기 제1 영역에서 상기 구조의 제2 영역에서의 제1 절연층(14)의 두께보다 작은 두께를 갖는 것을 특징으로 하는 반도체 소자 형성방법.
  3. 제2항에 있어서,
    상기 제1 영역에 부분 공핍된 MOSFET(54)와 상기 제2 영역에 완전 공핍된 MOSFET(52)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  4. 제3항에 있어서,
    상기 실리콘층(16, 30)들 위에 놓인 융기된 소스 및 드레인 영역(60)들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  5. 제4항에 있어서,
    상기 융기된 소스와 드레인 영역(60)들에 실리사이드 접촉(64)들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  6. 제3항에 있어서,
    상기 부분 공핍 MOSFET(54)에 할로 임플란트(50)들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  7. 제1항에 있어서,
    상기 측벽들은 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 소자 형성방법.
  8. 제1항에 있어서,
    상기 실리콘-온-절연막 구조에 트렌치(34)들을 형성하는 단계; 및
    상기 제1 영역들을 상기 제2 영역들로부터 절연시키기 위하여 상기 트렌치(34)들을 절연물질(36)로 채우는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  9. 제1항에 있어서,
    상기 기판은 상기 제1 결정 방향 <100>을 가지는 실리콘 및 제2 결정 방향<110>을 갖는 실리콘을 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  10. 제9항에 있어서,
    상기 제1 영역에 NMOSFET을 형성하는 단계와 상기 제2 영역에 PMOSFET을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
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