JPS60154548A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60154548A JPS60154548A JP59011225A JP1122584A JPS60154548A JP S60154548 A JPS60154548 A JP S60154548A JP 59011225 A JP59011225 A JP 59011225A JP 1122584 A JP1122584 A JP 1122584A JP S60154548 A JPS60154548 A JP S60154548A
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- JP
- Japan
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- silicon layer
- layers
- layer
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- mis
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）０発明の技術分野
本発明はＳｏｌ （絶縁体上の半導体）構造、または３
次元構造のＣＭＩＳ（相補型の金属−絶縁体一半導体）
素子等の両方の導電型素子を有する半導体装置に関する
。
次元構造のＣＭＩＳ（相補型の金属−絶縁体一半導体）
素子等の両方の導電型素子を有する半導体装置に関する
。
（ｂ）、技術の背景
近年集積回路の高速化、高集積化に伴い、半導体装置は
半導体基板の代わりに絶縁基板が用いられたり、第２層
目以上に配線だりでなく能動素子まで構成された多層構
造が用いられるようになっ″シロ、。。に ’ｌ ｆ、
４！Ｎｉｉ＊＊いｃ：Ｊ（Ｌ７’６１，４体装置を構成
する素子は、その特性の極限がめられ、素子構造や材料
について種々の検剖が加えられている。素子特性の高速
性に関係する導電、キャリアの易動度はキャリアが電子
か正孔かｔより１、また半導体層の面指数により異なる
。導電キャリアあ易動度は、ＭＩＳ素子の場合は素子機
能に与かるチャンネルが半導体層の表面に形成されるた
め、表面易動度（フィールド・エフェクト・モビｎ−Ｍ
’ｌＳ素子はｐ型半導体層の・表面に形成されたｎ型チ
ャンネル内を電子が、ｐ−ＭＩＳ素子はｎ型半導体層の
表面龜形成されたｐ型チャンネル内を正孔が走る。また
バイポーラ素子においては、ｎｐｎ ｌ−ランジスタの
ｐ型ベース内を電子が、ｐｎｐトランジスタのｎ型ベー
ス内を正孔が走る。
半導体基板の代わりに絶縁基板が用いられたり、第２層
目以上に配線だりでなく能動素子まで構成された多層構
造が用いられるようになっ″シロ、。。に ’ｌ ｆ、
４！Ｎｉｉ＊＊いｃ：Ｊ（Ｌ７’６１，４体装置を構成
する素子は、その特性の極限がめられ、素子構造や材料
について種々の検剖が加えられている。素子特性の高速
性に関係する導電、キャリアの易動度はキャリアが電子
か正孔かｔより１、また半導体層の面指数により異なる
。導電キャリアあ易動度は、ＭＩＳ素子の場合は素子機
能に与かるチャンネルが半導体層の表面に形成されるた
め、表面易動度（フィールド・エフェクト・モビｎ−Ｍ
’ｌＳ素子はｐ型半導体層の・表面に形成されたｎ型チ
ャンネル内を電子が、ｐ−ＭＩＳ素子はｎ型半導体層の
表面龜形成されたｐ型チャンネル内を正孔が走る。また
バイポーラ素子においては、ｎｐｎ ｌ−ランジスタの
ｐ型ベース内を電子が、ｐｎｐトランジスタのｎ型ベー
ス内を正孔が走る。
素子機能に与かるのは、これらのキャリアである。
従ってそれぞれの素子は、キャリアが電子か正孔かによ
り、これらの表面易動度が最大の面指数を前記面指数は
半導体基板若しくは半導体層に珪素を用いる場合は、ｎ
−ＭＩＳ素子は（１００）面を、ｐ−Ｍｉｓ素子は（１
１１）面を用いることにより、キャリアの表面易動度を
大きくすることができる。
り、これらの表面易動度が最大の面指数を前記面指数は
半導体基板若しくは半導体層に珪素を用いる場合は、ｎ
−ＭＩＳ素子は（１００）面を、ｐ−Ｍｉｓ素子は（１
１１）面を用いることにより、キャリアの表面易動度を
大きくすることができる。
従来はＣＭｌ、Ｓ素子を形成する場合、単一の面指数を
有する半導体基板若しくは半導体層に、ｎ−Ｍｉｓ素子
とｐ−Ｍｉｓ素子を形成していた。
有する半導体基板若しくは半導体層に、ｎ−Ｍｉｓ素子
とｐ−Ｍｉｓ素子を形成していた。
一般に半導体基板若しくは半導体層は表面易動度の大き
い電子を優先してこれが最大の易動度をもつ（１００）
面を用い、この面に両方の導電型素子を形成し、ｐ−Ｍ
ＩＳ素子は犠牲になっていた。
い電子を優先してこれが最大の易動度をもつ（１００）
面を用い、この面に両方の導電型素子を形成し、ｐ−Ｍ
ＩＳ素子は犠牲になっていた。
半導体装置の高速化の要望より、ｎ−Ｍｉｓ素子とｐ−
ＭＩＳ素子のそれぞれに有利な面指数を有する構造の半
導体装置が期待される。
ＭＩＳ素子のそれぞれに有利な面指数を有する構造の半
導体装置が期待される。
（ｄ）０発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
両方の導電型素子をそれぞれ、キャリア易動度の大きい
面指数の珪素層または珪素基板を選んで形成してなる高
速半導体装置の製造方法を提供することにある。
両方の導電型素子をそれぞれ、キャリア易動度の大きい
面指数の珪素層または珪素基板を選んで形成してなる高
速半導体装置の製造方法を提供することにある。
（ｅ）０発明の構成
上記の目的は本発明によれば、絶縁体上に面積Φ異なる
多結晶珪素層を形成する工程と、該多結晶珪素層の内、
面積の大きい多結晶珪素層を面指数（１００）の珪素層
に、面積の小さい多結晶珪素層を面指数（１１１）の珪
素層に再結晶化する工程と、該面指数（１００）の珪素
層に電子導電型素子を、該面指数（１１１）の珪素層に
正孔導電型素子を形成する工程を有する半導体装置の製
造方法を提供することによって達成される。
多結晶珪素層を形成する工程と、該多結晶珪素層の内、
面積の大きい多結晶珪素層を面指数（１００）の珪素層
に、面積の小さい多結晶珪素層を面指数（１１１）の珪
素層に再結晶化する工程と、該面指数（１００）の珪素
層に電子導電型素子を、該面指数（１１１）の珪素層に
正孔導電型素子を形成する工程を有する半導体装置の製
造方法を提供することによって達成される。
本発明は石英ガラス、二酸化珪素等の、絶縁体基板若し
くは絶縁体層上に面積の異なる多結晶半導体層を堆積し
、該多結晶半導体層をレーザ等の １化した後、素子形
成を行う。この場合ビームの照射条件と多結晶半導体層
の面積を調整して逃げる熱流を変化させることにより一
再結晶化、またはとができることを利用するものである
。
くは絶縁体層上に面積の異なる多結晶半導体層を堆積し
、該多結晶半導体層をレーザ等の １化した後、素子形
成を行う。この場合ビームの照射条件と多結晶半導体層
の面積を調整して逃げる熱流を変化させることにより一
再結晶化、またはとができることを利用するものである
。
（ｆ）３発明の実施例
第１図は本発明の一実施例を示す集積回路の素子配置を
示す平面図である。図において１は大面積の多結晶珪素
層、２は小面積の多結晶珪素層を示す。
示す平面図である。図において１は大面積の多結晶珪素
層、２は小面積の多結晶珪素層を示す。
石英ガラス基板上に、８０μｍＸ３００μｍの面積をも
つ多結晶珪素層１と４０μｍＸ４０μｍの面積をもつ多
結晶珪素層２を形成する。つぎに再結晶化、または単結
晶化はＩＯＷの連続発振（ＣＷ）アルゴン・イオン（、
Ａｒ” ） ・レーザを用い、ビームを直径５０．ｕｍ
に絞り１０ｃｍ／ｓｅ’ｃで走査して２５μｍピンチで
多結晶珪素層を溶融して行う。
つ多結晶珪素層１と４０μｍＸ４０μｍの面積をもつ多
結晶珪素層２を形成する。つぎに再結晶化、または単結
晶化はＩＯＷの連続発振（ＣＷ）アルゴン・イオン（、
Ａｒ” ） ・レーザを用い、ビームを直径５０．ｕｍ
に絞り１０ｃｍ／ｓｅ’ｃで走査して２５μｍピンチで
多結晶珪素層を溶融して行う。
以上により大面積の多結晶珪素層１は（１００）面に、
小面積の多結晶珪素層２は（１１１）面になり、それぞ
れの層にｎ −’Ｍ Ｉ Ｓ素子、ｐ−ＭＩｓ素子を形
成する。ｐ−ＭＩＳ素子の正孔の表面易動度番よ（１０
０）面で約１３０ｃｒｎ２Ｖ−’５ｅｃ−１であるが、
（ｌｌ’ｌ）面で約１９０ｃｍ” Ｖ−ＩｓｅＣ″′−
となる。
小面積の多結晶珪素層２は（１１１）面になり、それぞ
れの層にｎ −’Ｍ Ｉ Ｓ素子、ｐ−ＭＩｓ素子を形
成する。ｐ−ＭＩＳ素子の正孔の表面易動度番よ（１０
０）面で約１３０ｃｒｎ２Ｖ−’５ｅｃ−１であるが、
（ｌｌ’ｌ）面で約１９０ｃｍ” Ｖ−ＩｓｅＣ″′−
となる。
ビーム照射はレーザの他に電子ビーム、クセノン・ラン
プ等を用いてもよい。
プ等を用いてもよい。
第２図はビーム照射時の基板の断面を示す。図−に布い
て２１は絶縁体基板、２２は厚さ５００人の一化醪素膜
、２３は厚さ１μｍの気相成長による二酸化珪素膜を示
す。
て２１は絶縁体基板、２２は厚さ５００人の一化醪素膜
、２３は厚さ１μｍの気相成長による二酸化珪素膜を示
す。
図で１または２は多結晶珪素層で、これに二酸化珪素膜
２３と窒化珪素１１Ｊ２２を通してビームを照射する。
２３と窒化珪素１１Ｊ２２を通してビームを照射する。
これらの膜は熱吸収をよくするための一ビームの反射防
止と基板および珪素層の歪応力緩和のために用いる。照
射後これらの膜は除去される。
止と基板および珪素層の歪応力緩和のために用いる。照
射後これらの膜は除去される。
第３図は本発明の実施例を示す２人力ＮＯＲゲート集積
回路の平面図と断面図である。
回路の平面図と断面図である。
第３図１ｂｌにおいて、３１は絶縁体基板」二に配置さ
れた（ｌ ＯＯ）面の珪素層、３２．３３は同し絶縁体
基板上に配置された（１１１．）面の珪素層を示す。こ
れらは多結晶珪素層を厚さ何れも５０００人に堆積し、
前記のビーム照射によるアニールにより再結晶化または
単結晶化して形成され、以下単に珪素層と呼ぶことにす
る。
れた（ｌ ＯＯ）面の珪素層、３２．３３は同し絶縁体
基板上に配置された（１１１．）面の珪素層を示す。こ
れらは多結晶珪素層を厚さ何れも５０００人に堆積し、
前記のビーム照射によるアニールにより再結晶化または
単結晶化して形成され、以下単に珪素層と呼ぶことにす
る。
第３図（ｂｌは釆面図で、珪素１ｉｉ３１にｎ−ＭＩＳ
素子を２個、珪素層３２．３３にｐ−ＭＩＳ素子を１個
宛形成する。３４．’３５ば厚さ５０００人の多結晶珪
素層よりなるｎ−Ｍ Ｉ Ｓ素子とｐ−ＭＩｓ素子に共
通のケートを示ず。３６，３７．３８はアルミニウム電
極を示し、それぞれ外部接続端子Ｖｓｓ、Ｖｏｕｔ 、
Ｖｄｄ に接続する。３９．４０．４１，４２，４３．
４４は基板上に被覆された二酸化珪素膜に開口された電
極接続用の窓を示す。
素子を２個、珪素層３２．３３にｐ−ＭＩＳ素子を１個
宛形成する。３４．’３５ば厚さ５０００人の多結晶珪
素層よりなるｎ−Ｍ Ｉ Ｓ素子とｐ−ＭＩｓ素子に共
通のケートを示ず。３６，３７．３８はアルミニウム電
極を示し、それぞれ外部接続端子Ｖｓｓ、Ｖｏｕｔ 、
Ｖｄｄ に接続する。３９．４０．４１，４２，４３．
４４は基板上に被覆された二酸化珪素膜に開口された電
極接続用の窓を示す。
第３図（Ｃ１は、第３図１ｂｌに示されるＸ−Ｙで切っ
た断面図を示す。絶縁体基板２１の上にソースとトレイ
ンが接続された２個のｎ−Ｍｉｓ素子を形成する。珪素
層３１にボロン・イオン（Ｂ＋）を５０ｋｅＶで１・１
０１２ｃＩ１１−２注入してｐ型理素層にする。このイ
オン注入はビーム照射前に行ってもよい。図で４５．４
６はゲート絶縁体膜で、厚さ５００人の二酸化珪素膜を
用いる。３１Δは、ゲーＩ・多結晶珪素層３４．３５を
マスクにして砒素イオン（八ｓ＋）を１０（ｌｋｅＶで
５ ・１０”ｃｍ−２注入し、ｐ型珪素層３１をＢ＋型
に変換したソース、ドレイン領域を示す。同時にゲート
多結晶珪素層３４゜−３５はＢ＋型になる。
た断面図を示す。絶縁体基板２１の上にソースとトレイ
ンが接続された２個のｎ−Ｍｉｓ素子を形成する。珪素
層３１にボロン・イオン（Ｂ＋）を５０ｋｅＶで１・１
０１２ｃＩ１１−２注入してｐ型理素層にする。このイ
オン注入はビーム照射前に行ってもよい。図で４５．４
６はゲート絶縁体膜で、厚さ５００人の二酸化珪素膜を
用いる。３１Δは、ゲーＩ・多結晶珪素層３４．３５を
マスクにして砒素イオン（八ｓ＋）を１０（ｌｋｅＶで
５ ・１０”ｃｍ−２注入し、ｐ型珪素層３１をＢ＋型
に変換したソース、ドレイン領域を示す。同時にゲート
多結晶珪素層３４゜−３５はＢ＋型になる。
第３図１ｂｌは、第３図（ｂｌに示されるＵ−Ｖで切っ
た断面図を示す。絶縁体基板２１の上にソースとドレイ
ンがアルミニウム電極３８で接続された２個のｐ−ＭＩ
Ｓ素子を形成する。珪素ＩＭ３２．’３３に燐イオン（
Ｐ＋）を７０ｋｅＶで１・１０１２ＣＩ１１−２注入し
てｎ型珪素層にする。このイオン注入はビーム照射前に
行ってもよい。図で４７．４８はゲート絶縁体膜で、厚
さ５００人の二酸化珪素膜を用いる。３２Ａ、３３Ａは
、ゲート多結晶珪素層 １３４．３５をマスクにしてボ
ロン イオン（Ｂ＋）を５０ｋｅνで５ ・１０１５ｃ
ｍ−２注入し、１１型珪素層３２．３３をｐ４′型に変
換したソース、ドレイン領域を示す。同特にゲート多結
晶珪素層３４，３５はＰ＋型になる。
た断面図を示す。絶縁体基板２１の上にソースとドレイ
ンがアルミニウム電極３８で接続された２個のｐ−ＭＩ
Ｓ素子を形成する。珪素ＩＭ３２．’３３に燐イオン（
Ｐ＋）を７０ｋｅＶで１・１０１２ＣＩ１１−２注入し
てｎ型珪素層にする。このイオン注入はビーム照射前に
行ってもよい。図で４７．４８はゲート絶縁体膜で、厚
さ５００人の二酸化珪素膜を用いる。３２Ａ、３３Ａは
、ゲート多結晶珪素層 １３４．３５をマスクにしてボ
ロン イオン（Ｂ＋）を５０ｋｅνで５ ・１０１５ｃ
ｍ−２注入し、１１型珪素層３２．３３をｐ４′型に変
換したソース、ドレイン領域を示す。同特にゲート多結
晶珪素層３４，３５はＰ＋型になる。
４９は厚さ１μｍの二酸化珪素よりなるカバー膜を示す
。
。
実施例では両方の導電型素子としてＭｌ、Ｓ素子を用い
たが、バイポーラ素子を用いてもよい。また素子形成を
単層構造で行ったが、多層構造で行ってもよい。
たが、バイポーラ素子を用いてもよい。また素子形成を
単層構造で行ったが、多層構造で行ってもよい。
また実施例では両方の導電型素子を珪素層に形成したが
、−導電型素子を珪素層に他導電型素子を珪素基板に、
あるいは−導電型素子を珪素層に他導電型素子を他の珪
素層および珪素基板に形成しても発明の要旨は変わらな
い。
、−導電型素子を珪素層に他導電型素子を珪素基板に、
あるいは−導電型素子を珪素層に他導電型素子を他の珪
素層および珪素基板に形成しても発明の要旨は変わらな
い。
（ｇ）１発明の効果
以上詳細に説明したように本発明によれば、両方の導電
型素子をそれぞれ、キャリア易動度の大きい面指数の珪
素層またば珪素基板を選んで形成してなる高速半導体装
置の製造方法を提供することができる。
型素子をそれぞれ、キャリア易動度の大きい面指数の珪
素層またば珪素基板を選んで形成してなる高速半導体装
置の製造方法を提供することができる。
第１図は本発明による集積回路の素子配置を示す平面図
、第２図はビーム照射時の基板の断面図、第３図は本発
明による２人力ＮＯＲゲーｌ−集積回路の平面図と断面
図である。 図において、１，２は多結晶珪素層、２１は絶縁体基板
、２２は窒化珪素膜、２３は二酸化珪素膜、３１は（１
’ＯＯ）面の珪素層、３１Ａはｎ＋型ソース１、ドレイ
ン領域、３２．３３は（Ｉｌｌ）面の珪素層、３２Ａ、
３３Ａはｐ＋型ソース、ドレイン領域、３４．３５はゲ
ート多結晶珪素層、３６．３７．３８はアルミニウム電
極、３９，４０．４１，４２，４３．４４は電極窓、４
５．４６．４７．４８はゲート絶縁体膜、４９は二酸化
珪素膜を示す。 萬１図 ・ ロロロロロ冒ｑ 蓼３図
、第２図はビーム照射時の基板の断面図、第３図は本発
明による２人力ＮＯＲゲーｌ−集積回路の平面図と断面
図である。 図において、１，２は多結晶珪素層、２１は絶縁体基板
、２２は窒化珪素膜、２３は二酸化珪素膜、３１は（１
’ＯＯ）面の珪素層、３１Ａはｎ＋型ソース１、ドレイ
ン領域、３２．３３は（Ｉｌｌ）面の珪素層、３２Ａ、
３３Ａはｐ＋型ソース、ドレイン領域、３４．３５はゲ
ート多結晶珪素層、３６．３７．３８はアルミニウム電
極、３９，４０．４１，４２，４３．４４は電極窓、４
５．４６．４７．４８はゲート絶縁体膜、４９は二酸化
珪素膜を示す。 萬１図 ・ ロロロロロ冒ｑ 蓼３図
Claims (1)
- 絶縁体上に、面積の漬なる多結晶珪素層を形成する工程
と、該多結晶珪素層の内、面積の大きい多結晶珪素層を
面指数（１００）の珪素層に、面積の小さい多結晶珪素
層を面指数（１１１）の珪素層に再結晶化する工程と、
該面指数（１００）の珪素層に電子導電型素子を、該面
指数（１１１）の珪素層に正孔導電型素子を形成する工
程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011225A JPS60154548A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011225A JPS60154548A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60154548A true JPS60154548A (ja) | 1985-08-14 |
| JPH0438140B2 JPH0438140B2 (ja) | 1992-06-23 |
Family
ID=11772011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011225A Granted JPS60154548A (ja) | 1984-01-24 | 1984-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154548A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647513A (en) * | 1987-06-29 | 1989-01-11 | Sony Corp | Manufacture of semiconductor device |
| EP0535681A2 (en) * | 1991-10-01 | 1993-04-07 | Kabushiki Kaisha Toshiba | Semiconductor body, its manufacturing method, and semiconductor device using the body |
| JP2005012057A (ja) * | 2003-06-20 | 2005-01-13 | Hitachi Ltd | 薄膜半導体装置とその製造方法並びに画像表示装置 |
| WO2005057631A2 (en) * | 2003-12-02 | 2005-06-23 | International Business Machines Corporation | Planar substrate with selected semiconductor crystal orientations formed by localized amorphzation and recrystallization of stacked template layers |
| WO2006049833A1 (en) * | 2004-11-01 | 2006-05-11 | Advanced Micro Devices, Inc. | Silicon-on-insulator semiconductor device with silicon layer having defferent crystal orientations and method of forming the silicon-on-insulator semiconductor device |
| JP2006191028A (ja) * | 2005-01-07 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | 配向変更された低欠陥密度のＳｉを製造する方法 |
| JP2008543081A (ja) * | 2005-06-01 | 2008-11-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド配向基板のための改善されたアモルファス化／テンプレート再結晶化の方法 |
-
1984
- 1984-01-24 JP JP59011225A patent/JPS60154548A/ja active Granted
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647513A (en) * | 1987-06-29 | 1989-01-11 | Sony Corp | Manufacture of semiconductor device |
| EP0535681A2 (en) * | 1991-10-01 | 1993-04-07 | Kabushiki Kaisha Toshiba | Semiconductor body, its manufacturing method, and semiconductor device using the body |
| EP0535681A3 (en) * | 1991-10-01 | 1996-01-17 | Toshiba Kk | Semiconductor body, its manufacturing method, and semiconductor device using the body |
| JP2005012057A (ja) * | 2003-06-20 | 2005-01-13 | Hitachi Ltd | 薄膜半導体装置とその製造方法並びに画像表示装置 |
| JP4611621B2 (ja) * | 2003-06-20 | 2011-01-12 | 株式会社 日立ディスプレイズ | 薄膜半導体装置とその製造方法 |
| US7785939B2 (en) | 2003-12-02 | 2010-08-31 | International Business Machines Corporation | Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers |
| WO2005057631A2 (en) * | 2003-12-02 | 2005-06-23 | International Business Machines Corporation | Planar substrate with selected semiconductor crystal orientations formed by localized amorphzation and recrystallization of stacked template layers |
| WO2005057631A3 (en) * | 2003-12-02 | 2007-05-10 | Ibm | Planar substrate with selected semiconductor crystal orientations formed by localized amorphzation and recrystallization of stacked template layers |
| WO2006049833A1 (en) * | 2004-11-01 | 2006-05-11 | Advanced Micro Devices, Inc. | Silicon-on-insulator semiconductor device with silicon layer having defferent crystal orientations and method of forming the silicon-on-insulator semiconductor device |
| US7235433B2 (en) | 2004-11-01 | 2007-06-26 | Advanced Micro Devices, Inc. | Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device |
| JP2006191028A (ja) * | 2005-01-07 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | 配向変更された低欠陥密度のＳｉを製造する方法 |
| US7691733B2 (en) | 2005-06-01 | 2010-04-06 | International Business Machines Corporation | Laser processing method for trench-edge-defect-free solid phase epitaxy in confined geometrics |
| US7547616B2 (en) | 2005-06-01 | 2009-06-16 | International Business Machines Corporation | Laser processing method for trench-edge-defect-free solid phase epitaxy in confined geometrics |
| JP2008543081A (ja) * | 2005-06-01 | 2008-11-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド配向基板のための改善されたアモルファス化／テンプレート再結晶化の方法 |
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| JPH0438140B2 (ja) | 1992-06-23 |
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