JPH0294624A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0294624A JPH0294624A JP24718088A JP24718088A JPH0294624A JP H0294624 A JPH0294624 A JP H0294624A JP 24718088 A JP24718088 A JP 24718088A JP 24718088 A JP24718088 A JP 24718088A JP H0294624 A JPH0294624 A JP H0294624A
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- semiconductor
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- polysilicon
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- Pending
Links
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Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、個別半導体素子や平面状に素子が配列されて
いる薄膜トランジスターや、立体的に配を１される３次
元集積回路などで利用される半導体ｉ＊ ｔ［に形成さ
れた半導体素子に関するものである。
いる薄膜トランジスターや、立体的に配を１される３次
元集積回路などで利用される半導体ｉ＊ ｔ［に形成さ
れた半導体素子に関するものである。
従来の半導体膜上の素子は１種々の大きさを持つグレイ
ンが無秩序に分布した、実質上均一な半導体薄膜に形成
されていた。 一方、半導体素子の性能はグレインサイ
ズが大きくなり結晶化が進むにつれ向上することが知ら
れている。 従って従来の半導体ＩｗＩＩＩに形成され
た素子で、素子の性能向上を計ろうとすると、均一で高
品質な半導体薄膜を必要とした。 このため素子の製造
が困難となり、コストの上昇を招き易い欠点があった本
発明は、実質上向・・な半導体薄膜を利用するのではな
く、グレインサイズの異なった少なくても２層より成る
半導体薄膜を用いる事（こより、従来技術の欠点を改善
し、安価に半導体薄膜に形成された素子を提供すること
にある。
ンが無秩序に分布した、実質上均一な半導体薄膜に形成
されていた。 一方、半導体素子の性能はグレインサイ
ズが大きくなり結晶化が進むにつれ向上することが知ら
れている。 従って従来の半導体ＩｗＩＩＩに形成され
た素子で、素子の性能向上を計ろうとすると、均一で高
品質な半導体薄膜を必要とした。 このため素子の製造
が困難となり、コストの上昇を招き易い欠点があった本
発明は、実質上向・・な半導体薄膜を利用するのではな
く、グレインサイズの異なった少なくても２層より成る
半導体薄膜を用いる事（こより、従来技術の欠点を改善
し、安価に半導体薄膜に形成された素子を提供すること
にある。
本発明では、グレインサイズの異なった少なくとも２層
より成る半導体薄膜の作成を、特願昭６３−ｏｓ３ｚｓ
９＠に述べた方法によって行う。
より成る半導体薄膜の作成を、特願昭６３−ｏｓ３ｚｓ
９＠に述べた方法によって行う。
この方法ではレーザー溶融された半導体層の冷却が５表
面側と基板側との両面からなされるため、再結晶化が表
面及び基板側から始まり、その結果半導体層はグレイン
サイズの異なった２層に分かれる。 通常の再結晶化条
件では表面側にグレインサイズの大きい層ができるため
１表面側の層に素子の活性領域を形成する。 上記の構
造を持つ半導体薄＠素子が従来法によるらのに比較して
安価にできることは言うまでもない。
面側と基板側との両面からなされるため、再結晶化が表
面及び基板側から始まり、その結果半導体層はグレイン
サイズの異なった２層に分かれる。 通常の再結晶化条
件では表面側にグレインサイズの大きい層ができるため
１表面側の層に素子の活性領域を形成する。 上記の構
造を持つ半導体薄＠素子が従来法によるらのに比較して
安価にできることは言うまでもない。
本発明の他の効果として、３次元集積回路に応用した場
合の利点が挙げられる。 ３次元集積回路では基板側か
ら順に半導体素子が形成される為、最上層の半導体薄膜
は攪雑な材料構造を持つ基板上に形成されることになる
。 従って、基板側から再結晶化した半導体薄膜を利用
する従来の素子では、上層に形成された素子はど特性の
ばらつきが大きくなる。 しかし、本発明の素子では
基板側の状態によらず、独立に制御された表面からの再
結晶化層を利用しているために、素子層の位置によらず
、安定した特性が得られる。
合の利点が挙げられる。 ３次元集積回路では基板側か
ら順に半導体素子が形成される為、最上層の半導体薄膜
は攪雑な材料構造を持つ基板上に形成されることになる
。 従って、基板側から再結晶化した半導体薄膜を利用
する従来の素子では、上層に形成された素子はど特性の
ばらつきが大きくなる。 しかし、本発明の素子では
基板側の状態によらず、独立に制御された表面からの再
結晶化層を利用しているために、素子層の位置によらず
、安定した特性が得られる。
以下に本発明の実施例を詳細に説明する。
第一図は本発明をＭＯＳトランジスタに適用した場合の
一実施例を示し、ｌはＳｉウェハー２は厚さ６００ｎｍ
のＳｉＯ□膜、３は本発明を適用したｐ型のＳｉ再結晶
化膜、４は再結晶化膜３に含まれるグレインサイズの小
さい層、５は再結晶化ｌｌｌ３に含まれるグレインサイ
ズの大きい層６はｎｌのイオン注入領域、７はデート５
ｉ ０８．８はポリシリコンゲート、９はＡｌｌ極で
ある。
一実施例を示し、ｌはＳｉウェハー２は厚さ６００ｎｍ
のＳｉＯ□膜、３は本発明を適用したｐ型のＳｉ再結晶
化膜、４は再結晶化膜３に含まれるグレインサイズの小
さい層、５は再結晶化ｌｌｌ３に含まれるグレインサイ
ズの大きい層６はｎｌのイオン注入領域、７はデート５
ｉ ０８．８はポリシリコンゲート、９はＡｌｌ極で
ある。
厚さ６００ｎｍのＳ１０．熱酸化膜２プ形成したＳｉウ
ェハー１を基板として減圧Ｃｖｖ法で厚さ６００ｎｍの
ポリシリコンを堆積した。 次に、 特願昭６３
−０５３２８９号に述べた方法に従い、ポリシリコン層
の表面から、ポリエチレングリコールとの接触によって
冷却しながらレーザーを照射し、このポリシリコン層を
溶融しその後冷却して再結晶化させた。 得られた再結
晶化層３は第一図から分かる様に、基板側にあるグレイ
ンサイズの小さい層４と、表面側にあるグレインサイズ
の大きい層５とに分かれている。
ェハー１を基板として減圧Ｃｖｖ法で厚さ６００ｎｍの
ポリシリコンを堆積した。 次に、 特願昭６３
−０５３２８９号に述べた方法に従い、ポリシリコン層
の表面から、ポリエチレングリコールとの接触によって
冷却しながらレーザーを照射し、このポリシリコン層を
溶融しその後冷却して再結晶化させた。 得られた再結
晶化層３は第一図から分かる様に、基板側にあるグレイ
ンサイズの小さい層４と、表面側にあるグレインサイズ
の大きい層５とに分かれている。
燐のイオン注入によりソース及びドレインの口１領域を
形成し、続いてポリシリコンゲートを形成し、ｒ＆後に
Ａｌｔ極を蒸着してＭＯＳ）ランジスタを試作した。
第一図に示した様にＭＯＳ）ランジスタは５表面論にあ
るグレインサイズの大きい層５に形成されている。 そ
の結果、従来と同程度のグレインサイズを持つ層４にＭ
ＯＳトランジスタを形成した場合と比較して電気的特性
が改善されたのは言うまでもない。
形成し、続いてポリシリコンゲートを形成し、ｒ＆後に
Ａｌｔ極を蒸着してＭＯＳ）ランジスタを試作した。
第一図に示した様にＭＯＳ）ランジスタは５表面論にあ
るグレインサイズの大きい層５に形成されている。 そ
の結果、従来と同程度のグレインサイズを持つ層４にＭ
ＯＳトランジスタを形成した場合と比較して電気的特性
が改善されたのは言うまでもない。
以上説明したように、−本発明を適用したＭＯＳトラン
ジスタでは安価な材料を用いて素子特性が改善できる利
点がある。 さらに本発明を？！数の素子層よりなる３
次元溪積回路に適用した場合は、原理的に素子特性のば
らつきが生じにくい利点がある。
ジスタでは安価な材料を用いて素子特性が改善できる利
点がある。 さらに本発明を？！数の素子層よりなる３
次元溪積回路に適用した場合は、原理的に素子特性のば
らつきが生じにくい利点がある。
第一図は本発明を適用したＭＯＳトランジスタの断面図
である。 １：Ｓｉウェハー ２ ： Ｓ＋ Ｏ＊膜（厚さ６００ｎｍ）３’ ｐ’！
！ Ｓｉ再結晶化層 ４：再結晶化層３に含まれるグレインサイズの小さい層 ５：再結晶化層３に含まれるグレインサイズの大きい層 ６：０４イオン注入領域 ７：ゲートＳ ｉ Ｏｓ膜 ８：ポリシリコンゲート ９：Ａ１電極
である。 １：Ｓｉウェハー ２ ： Ｓ＋ Ｏ＊膜（厚さ６００ｎｍ）３’ ｐ’！
！ Ｓｉ再結晶化層 ４：再結晶化層３に含まれるグレインサイズの小さい層 ５：再結晶化層３に含まれるグレインサイズの大きい層 ６：０４イオン注入領域 ７：ゲートＳ ｉ Ｏｓ膜 ８：ポリシリコンゲート ９：Ａ１電極
Claims (1)
- 半導体層の表面を液体に接触させながらレーザーを照射
することによってこの半導体を溶融し、その後冷却して
再結晶化して得られた、グレインサイズの異なる少なく
とも二層より成る半導体膜を用い、グレインサイズの大
きい方の領域に素子の活性領域を形成させたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24718088A JPH0294624A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24718088A JPH0294624A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0294624A true JPH0294624A (ja) | 1990-04-05 |
Family
ID=17159632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24718088A Pending JPH0294624A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0294624A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773309A (en) * | 1994-10-14 | 1998-06-30 | The Regents Of The University Of California | Method for producing silicon thin-film transistors with enhanced forward current drive |
| US6288412B1 (en) | 1994-01-26 | 2001-09-11 | Sanyo Electric Co., Ltd. | Thin film transistors for display devices having two polysilicon active layers of different thicknesses |
-
1988
- 1988-09-30 JP JP24718088A patent/JPH0294624A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288412B1 (en) | 1994-01-26 | 2001-09-11 | Sanyo Electric Co., Ltd. | Thin film transistors for display devices having two polysilicon active layers of different thicknesses |
| US5773309A (en) * | 1994-10-14 | 1998-06-30 | The Regents Of The University Of California | Method for producing silicon thin-film transistors with enhanced forward current drive |
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