JPH0251280A - Ｐｎ接合型ダイオード及びその製造方法 - Google Patents
Ｐｎ接合型ダイオード及びその製造方法Info
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- JPH0251280A JPH0251280A JP20150188A JP20150188A JPH0251280A JP H0251280 A JPH0251280 A JP H0251280A JP 20150188 A JP20150188 A JP 20150188A JP 20150188 A JP20150188 A JP 20150188A JP H0251280 A JPH0251280 A JP H0251280A
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- polycrystalline silicon
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 150000002500 ions Chemical class 0.000 claims abstract description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 abstract description 10
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000005224 laser annealing Methods 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 102000001324 CD59 Antigens Human genes 0.000 description 1
- 108010055167 CD59 Antigens Proteins 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、多結晶シリコンを用いたＰＮ接合型ダイオー
ド及びその製造方法に関し、ダイオード特性の改善を図
るために、ＰＮ接合の境界領域及びその近傍のみを単結
晶化するようにしたものである。
ド及びその製造方法に関し、ダイオード特性の改善を図
るために、ＰＮ接合の境界領域及びその近傍のみを単結
晶化するようにしたものである。
本発明は、多結晶シリコンを用いたＰＮ接合型ダイオー
ド及びその製造方法シこ関する。
ド及びその製造方法シこ関する。
〔従 来 の 技 １Ｆ７）
半導体集積回路内にＰＮ接合型ダイオードを組み込む場
合は、そのＰＮ接合部を半導体基板等の単結晶領域内に
形成するのが一般的である。ところが、極最近、半導体
基板上の多結晶シリコンからなる配線部にＰＮ接合を形
成してなる多結晶シリコンダイオードが提案された（Ｓ
ｅｌｆ−Ｔｈｅｒｍａｌ Ｐｒｏｔｅｃｔｉｎ
ｇ ＰｏｗｅｒＭＯ３ＦＥＴｓ （ＳＡＥ ８
８０４１１）参照〕。
合は、そのＰＮ接合部を半導体基板等の単結晶領域内に
形成するのが一般的である。ところが、極最近、半導体
基板上の多結晶シリコンからなる配線部にＰＮ接合を形
成してなる多結晶シリコンダイオードが提案された（Ｓ
ｅｌｆ−Ｔｈｅｒｍａｌ Ｐｒｏｔｅｃｔｉｎ
ｇ ＰｏｗｅｒＭＯ３ＦＥＴｓ （ＳＡＥ ８
８０４１１）参照〕。
その断面構成を第３図に示す。
同図のダイオードを作製するには、まず半導体基板１上
に５ｉ０２等の絶縁膜２を形成し、その上に多結晶シリ
コン膜３を０．３５μｍ程度の厚さに堆積させる。続い
て、上記多結晶シリコン膜３にＰ型不純物を一定濃度で
混入した後、その中にＮ型不純物を選択拡散し、更に一
定条件（例えば１１７０°Ｃで１７０分間）で熱処理を
施すことにより、Ｐ型頭域３ａ及びＮ型領域３ｂを形成
する。その後、Ｐ型、Ｎ型の各領域３ａ、３ｂに対して
、その上に形成された絶縁膜４の窓を介してＡｆｆｉ−
Ｓｉ等からなる電極５をそれぞれ形成する。
に５ｉ０２等の絶縁膜２を形成し、その上に多結晶シリ
コン膜３を０．３５μｍ程度の厚さに堆積させる。続い
て、上記多結晶シリコン膜３にＰ型不純物を一定濃度で
混入した後、その中にＮ型不純物を選択拡散し、更に一
定条件（例えば１１７０°Ｃで１７０分間）で熱処理を
施すことにより、Ｐ型頭域３ａ及びＮ型領域３ｂを形成
する。その後、Ｐ型、Ｎ型の各領域３ａ、３ｂに対して
、その上に形成された絶縁膜４の窓を介してＡｆｆｉ−
Ｓｉ等からなる電極５をそれぞれ形成する。
以上の工程により、多結晶シリコン膜中にＰＮ接合を有
するＰＮ接合型ダイオードが得られる。
するＰＮ接合型ダイオードが得られる。
上記従来のＰＮ接合型ダイオードは、半導体基板１上の
配線部（ポリシリコン膜３等）を有効利用して形成され
ていることにより、単結晶領域中に形成されたものと比
べて装置全体を小型化できるという利点はあるが、その
反面、以下のような欠点を有している。
配線部（ポリシリコン膜３等）を有効利用して形成され
ていることにより、単結晶領域中に形成されたものと比
べて装置全体を小型化できるという利点はあるが、その
反面、以下のような欠点を有している。
第１に、多結晶シリコン膜は結晶粒がきれいに配列され
ていないので、このような膜中に形成されたＰＮ接合部
では、単結晶中に形成されたものと比べて漏れ電流が大
きく、阻止電圧も不安定であった。
ていないので、このような膜中に形成されたＰＮ接合部
では、単結晶中に形成されたものと比べて漏れ電流が大
きく、阻止電圧も不安定であった。
第２に、接合特性を一定とするためには、Ｐ型及びＮ型
不純物の添加後に行われる熱処理の条件を一定にしなけ
ればならず、よって多結晶シリコン膜の抵抗率も一定値
に固定されてしまっていた。
不純物の添加後に行われる熱処理の条件を一定にしなけ
ればならず、よって多結晶シリコン膜の抵抗率も一定値
に固定されてしまっていた。
本発明は、上記従来の問題点に鑑み、素子特性を改善し
、かつ抵抗率を自由に制御することのできるＰＮ接合型
ダイオード及びその製造方法を提供することを目的とす
る。
、かつ抵抗率を自由に制御することのできるＰＮ接合型
ダイオード及びその製造方法を提供することを目的とす
る。
■）本発明のＰＮ接合型ダイオードは、ＰＮ接合の境界
領域及びその近傍のみが単結晶シリコンからなり、その
他の領域が多結晶シリコンからなることを特徴とするも
のである。
領域及びその近傍のみが単結晶シリコンからなり、その
他の領域が多結晶シリコンからなることを特徴とするも
のである。
２）本発明のＰＮ接合型ダイオードの製造方法は、まず
多結晶シリコン膜中に選択的にＰ型、Ｎ型の不純物イオ
ンを注入することによりＰＮ接合を形成し、その後、該
ＰＮ接合の境界領域及びその近傍のみをレーザアニール
により単結晶化することを特徴とするものである。
多結晶シリコン膜中に選択的にＰ型、Ｎ型の不純物イオ
ンを注入することによりＰＮ接合を形成し、その後、該
ＰＮ接合の境界領域及びその近傍のみをレーザアニール
により単結晶化することを特徴とするものである。
ＰＮ接合部が単結晶となっているので、初めから単結晶
領域に形成されたダイオードと同等の小さな漏れ電流し
か生じず、そして同様に阻止電圧も安定する。
領域に形成されたダイオードと同等の小さな漏れ電流し
か生じず、そして同様に阻止電圧も安定する。
更に、本発明の製造方法では、ＰＮ接合部をレーザアニ
ールで単結晶化しているため、その後の熱処理の条件を
変えても、接合特性を一定に維持することができる。よ
って、熱処理条件を適宜選択することにより、接合特性
を一定に維持したまま、多結晶シリコン部分の抵抗率を
自由に制御することができる。
ールで単結晶化しているため、その後の熱処理の条件を
変えても、接合特性を一定に維持することができる。よ
って、熱処理条件を適宜選択することにより、接合特性
を一定に維持したまま、多結晶シリコン部分の抵抗率を
自由に制御することができる。
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は、本発明の一実施例の製造工程図である。
本実施例では、まず、第１図（ａ）に示すように単結晶
シリコン等からなる半導体基板１１上に５ｉ０２等の絶
縁膜１２を形成した後、第１図Φ）に示すように気相Ｃ
ＶＤ法等により厚さ０．３５μｍ程度の多結晶シリコン
膜１３を堆積させる。
シリコン等からなる半導体基板１１上に５ｉ０２等の絶
縁膜１２を形成した後、第１図Φ）に示すように気相Ｃ
ＶＤ法等により厚さ０．３５μｍ程度の多結晶シリコン
膜１３を堆積させる。
次に、第１図（Ｃ）及び（ｄ）に示すように、多結晶シ
リコン膜１３中に選択的にＰ型、Ｎ型の不純物イオンを
注入することにより、Ｐ型頭域！３ａ及びＮ型領域１３
ｂを形成する。この際、上記イオン注入は、特にＰＮ接
合の形成される境界領域及びその近傍領域（例えば幅１
０μｍ程度の領域）に対して高エネルギー及び斉ドーズ
量で行うことにより、その領域の多結晶シリコンが非晶
質化されるようにする。
リコン膜１３中に選択的にＰ型、Ｎ型の不純物イオンを
注入することにより、Ｐ型頭域！３ａ及びＮ型領域１３
ｂを形成する。この際、上記イオン注入は、特にＰＮ接
合の形成される境界領域及びその近傍領域（例えば幅１
０μｍ程度の領域）に対して高エネルギー及び斉ドーズ
量で行うことにより、その領域の多結晶シリコンが非晶
質化されるようにする。
続いて、第１図（ｅ）に示すように、上記Ｐ型及びＮ型
領域１３ａ、１３ｂのうち、上記イオン注入で非晶質化
された上記ＰＮ接合の境界領域及びその近傍領域１４の
みを、レーザアニールによって単結晶化する。その後、
第１図（［）に示すように、Ｐ型及びＮ型領域１３ａ、
１３ｂの全体に熱処理を施す。この際、熱処理条件（例
えば温度や時間等）を適宜設定することにより、Ｐ型及
びＮ型領域１３ａ、１３ｂのうち、上記アニールで単結
晶化されたＰＮ接合の境界領域及びその近傍領域１４を
除いた両側の領域の抵抗率を所望の値に制御する。
領域１３ａ、１３ｂのうち、上記イオン注入で非晶質化
された上記ＰＮ接合の境界領域及びその近傍領域１４の
みを、レーザアニールによって単結晶化する。その後、
第１図（［）に示すように、Ｐ型及びＮ型領域１３ａ、
１３ｂの全体に熱処理を施す。この際、熱処理条件（例
えば温度や時間等）を適宜設定することにより、Ｐ型及
びＮ型領域１３ａ、１３ｂのうち、上記アニールで単結
晶化されたＰＮ接合の境界領域及びその近傍領域１４を
除いた両側の領域の抵抗率を所望の値に制御する。
最後に、第１図（ｇ）に示すように、Ｐ型及びＮ型領域
１３ａ、１３ｂ上の全面にＳｉＯ□等の絶縁膜１５を形
成し、Ｐ型、Ｎ型の各領域１３ａ、１３ｂに対応した電
極形成用の窓１５ａを開けた後、第１図（ｈ）に示すよ
うに上記窓１５ａを介しＡ２等の電極１６を形成する。
１３ａ、１３ｂ上の全面にＳｉＯ□等の絶縁膜１５を形
成し、Ｐ型、Ｎ型の各領域１３ａ、１３ｂに対応した電
極形成用の窓１５ａを開けた後、第１図（ｈ）に示すよ
うに上記窓１５ａを介しＡ２等の電極１６を形成する。
以上の工程によって得られた本実施例のＰＮ接合型ダイ
オードの断面構成を、第２図に拡大して示す。同図に明
らかなように、Ｐ型及びＮ型領域１３ａ、１３ｂのうち
、ＰＮ接合の境界領域及びその近傍領域１４が単結晶シ
リコンからなり、その他の領域が多結晶シリコンからな
っている。
オードの断面構成を、第２図に拡大して示す。同図に明
らかなように、Ｐ型及びＮ型領域１３ａ、１３ｂのうち
、ＰＮ接合の境界領域及びその近傍領域１４が単結晶シ
リコンからなり、その他の領域が多結晶シリコンからな
っている。
本実施例によれば、上述したようにＰＮ接合の境界領域
及びその近傍領域１４が単結晶化されているので、初め
から単結晶領域に形成されたダイオードと同等の小さな
漏れ電流しか生じず、そして、同様に阻止電圧も安定す
る。よって、第３図に示したような多結晶シリコンのみ
からなる従来のダイオードと比べ、素子特性が大幅に改
善される。
及びその近傍領域１４が単結晶化されているので、初め
から単結晶領域に形成されたダイオードと同等の小さな
漏れ電流しか生じず、そして、同様に阻止電圧も安定す
る。よって、第３図に示したような多結晶シリコンのみ
からなる従来のダイオードと比べ、素子特性が大幅に改
善される。
更に、第１図（「）に示した熱処理の際、それ以前にＰ
Ｎ接合部をレーザアニールで単結晶化しているため、熱
処理条件を変えても、接合特性を一定に維持することが
できる。よって、熱処理条件を適宜選択することにより
、接合特性を一定に維持したまま、上記領域１４の両側
の多結晶シリコン部分の抵抗率を自由に制御することが
できる。
Ｎ接合部をレーザアニールで単結晶化しているため、熱
処理条件を変えても、接合特性を一定に維持することが
できる。よって、熱処理条件を適宜選択することにより
、接合特性を一定に維持したまま、上記領域１４の両側
の多結晶シリコン部分の抵抗率を自由に制御することが
できる。
（発明の効果〕
以上説明したように、本発明によれば、ＰＮ接合部での
漏れ電流を小さ（できると共に、安定した阻止電圧を得
ることができ、更に接合特性を一定に維持したままＰＮ
接合部の両側の多結晶部分の抵抗率を自由に制御するこ
とができる。
漏れ電流を小さ（できると共に、安定した阻止電圧を得
ることができ、更に接合特性を一定に維持したままＰＮ
接合部の両側の多結晶部分の抵抗率を自由に制御するこ
とができる。
第１図（ａ）〜（ｈ）は本発明の一実施例の製造工程図
、第２図は本発明の一実施例に係るＰＮ接合型ダイオー
ドの拡大断面図、 第３図は多結晶シリコンを用いた従来のＰＮ接合型ダイ
オ− １１・・ １２・・ １３・・ １３ａ・ １３ｂ・ １４・・ ドの断面図である。 ・半導体基板、 ・絶縁膜、 ・多結晶シリコン膜、 ・・Ｐ型頭域、 ・・Ｎ型領域、 ・ＰＮ接合の境界領域及び その近傍領域、 １５・・・絶縁膜、 １６・・・電極。
、第２図は本発明の一実施例に係るＰＮ接合型ダイオー
ドの拡大断面図、 第３図は多結晶シリコンを用いた従来のＰＮ接合型ダイ
オ− １１・・ １２・・ １３・・ １３ａ・ １３ｂ・ １４・・ ドの断面図である。 ・半導体基板、 ・絶縁膜、 ・多結晶シリコン膜、 ・・Ｐ型頭域、 ・・Ｎ型領域、 ・ＰＮ接合の境界領域及び その近傍領域、 １５・・・絶縁膜、 １６・・・電極。
Claims (1)
- 【特許請求の範囲】 １）ＰＮ接合の境界領域及びその近傍（１４）が単結晶
シリコンからなり、その他の領域が多結晶シリコンから
なることを特徴とするＰＮ接合型ダイオード。 ２）多結晶シリコン膜（１３）中に選択的にＰ型、Ｎ型
の不純物イオンを注入することによりＰＮ接合を形成し
た後、該ＰＮ接合の境界領域及びその近傍（１４）をレ
ーザアニールにより単結晶化することを特徴とするＰＮ
接合型ダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20150188A JPH0251280A (ja) | 1988-08-12 | 1988-08-12 | Ｐｎ接合型ダイオード及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20150188A JPH0251280A (ja) | 1988-08-12 | 1988-08-12 | Ｐｎ接合型ダイオード及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0251280A true JPH0251280A (ja) | 1990-02-21 |
Family
ID=16442101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20150188A Pending JPH0251280A (ja) | 1988-08-12 | 1988-08-12 | Ｐｎ接合型ダイオード及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0251280A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8436333B2 (en) * | 2006-04-25 | 2013-05-07 | Hitachi, Ltd. | Silicon light emitting diode, silicon optical transistor, silicon laser and its manufacturing method |
| US9508872B2 (en) | 2013-07-11 | 2016-11-29 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device and pin diode |
-
1988
- 1988-08-12 JP JP20150188A patent/JPH0251280A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8436333B2 (en) * | 2006-04-25 | 2013-05-07 | Hitachi, Ltd. | Silicon light emitting diode, silicon optical transistor, silicon laser and its manufacturing method |
| US9508872B2 (en) | 2013-07-11 | 2016-11-29 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device and pin diode |
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