JPH04137619A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04137619A JPH04137619A JP25724890A JP25724890A JPH04137619A JP H04137619 A JPH04137619 A JP H04137619A JP 25724890 A JP25724890 A JP 25724890A JP 25724890 A JP25724890 A JP 25724890A JP H04137619 A JPH04137619 A JP H04137619A
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Landscapes
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、多結晶シリコンを用いたバイポーラ・トラン
ジスタのような半導体装置を製造する方法に関するもの
である。
ジスタのような半導体装置を製造する方法に関するもの
である。
［従来の技術］
半導体装置に対する高密度化および動作の高速化の要求
にともない、半導体装置の微細化がめざましく進んでい
る。代表的な微細化技術として、ＤＯＰＯ３（Ｄｏｐｅ
ｄ Ｐｏ１ｙ−３ｉ）プロセスなどの自己整合技術がと
くに広（適用されている。ところが、このＤＯＰＯ３を
拡散源として使用する場合、多くの問題がともなう。た
とえば（１）多結晶シリコンにともなう粒界拡散のため
に、拡散層が不均一になること、（２）多結晶シリコン
と単結晶シリコンとの界面に自然酸化膜が存在すること
、（３）多結晶シリコンに不純物をイオン注入するとき
にチャネリングが生じること、（４）多結晶シリコンの
性質として抵抗値が大きいこと、などの問題がある。こ
のような問題を回避するため、多結晶シリコンの代わり
に単結晶シリコンを用いた自己整合技術も開発されてい
る。
にともない、半導体装置の微細化がめざましく進んでい
る。代表的な微細化技術として、ＤＯＰＯ３（Ｄｏｐｅ
ｄ Ｐｏ１ｙ−３ｉ）プロセスなどの自己整合技術がと
くに広（適用されている。ところが、このＤＯＰＯ３を
拡散源として使用する場合、多くの問題がともなう。た
とえば（１）多結晶シリコンにともなう粒界拡散のため
に、拡散層が不均一になること、（２）多結晶シリコン
と単結晶シリコンとの界面に自然酸化膜が存在すること
、（３）多結晶シリコンに不純物をイオン注入するとき
にチャネリングが生じること、（４）多結晶シリコンの
性質として抵抗値が大きいこと、などの問題がある。こ
のような問題を回避するため、多結晶シリコンの代わり
に単結晶シリコンを用いた自己整合技術も開発されてい
る。
［発明が解決しようとする課題］
ところが単結晶シリコンを形成できるのは単結晶シリコ
ン上だけであり、そしてＳ ｘ ／ Ｓ ｉ ＯＩ上に
単結晶シリコンを成長させる技術は未だ不十分であるの
で、単結晶領域を十分に得ようとすると、微細化、低温
化が難しくなるという問題点がある。このような問題点
が実際のＩＣおよびデバイスにどのような不都合が生じ
るかについて、バイポーラ・トランジスタのエミッタ拡
散を例にとって示す。
ン上だけであり、そしてＳ ｘ ／ Ｓ ｉ ＯＩ上に
単結晶シリコンを成長させる技術は未だ不十分であるの
で、単結晶領域を十分に得ようとすると、微細化、低温
化が難しくなるという問題点がある。このような問題点
が実際のＩＣおよびデバイスにどのような不都合が生じ
るかについて、バイポーラ・トランジスタのエミッタ拡
散を例にとって示す。
（１）拡散層が不均一になるということは、ベース幅が
変゛化することであり、電流利得率（ｈ２□）の不均一
性をもたらす。これはベア性を重視するＩＣとっては致
命的である。
変゛化することであり、電流利得率（ｈ２□）の不均一
性をもたらす。これはベア性を重視するＩＣとっては致
命的である。
（２）自然酸化膜の存在はベース電流を不安定にし、こ
れもまたｈ□の不均一性の原因になる。
れもまたｈ□の不均一性の原因になる。
（３）チャネリングの問題は拡散層の浅化にとって致命
的であるが、チャネリング自体をコントロールすること
は難しいので、エミッタ拡散層の深さの不均一性を生じ
、ｈ、が不均一になる。
的であるが、チャネリング自体をコントロールすること
は難しいので、エミッタ拡散層の深さの不均一性を生じ
、ｈ、が不均一になる。
（４）多結晶シリコンは元来、単結晶シリコンと比較し
て抵抗値が高くなるもので、多結晶シリコンを使ってい
る限り回避できない。エミッタ抵抗が高（なると電流値
が十分にとなくなり、ドライブ能力の低下につながる。
て抵抗値が高くなるもので、多結晶シリコンを使ってい
る限り回避できない。エミッタ抵抗が高（なると電流値
が十分にとなくなり、ドライブ能力の低下につながる。
本発明は前述のような従来技術に伴う問題点に鑑みてな
されたもので、多結晶シリコンを使用せずに、結晶性の
均一な単結晶シリコンからなる半導体装置を容易に製造
することができる方法を提供することを目的とする。
されたもので、多結晶シリコンを使用せずに、結晶性の
均一な単結晶シリコンからなる半導体装置を容易に製造
することができる方法を提供することを目的とする。
［課題を解決するための手段および作用］本発明方法に
よれば、拡散源として多結晶シリコンの代わりに非晶質
シリコンを使用することにより、粒界拡散を抑制すると
ともに、チャネリングの問題を回避することができる。
よれば、拡散源として多結晶シリコンの代わりに非晶質
シリコンを使用することにより、粒界拡散を抑制すると
ともに、チャネリングの問題を回避することができる。
また非晶質シリコンに不純物をイオン注入することによ
り、その抵抗値を通常の多結晶の１１５程度まで低くす
ることが可能である。
り、その抵抗値を通常の多結晶の１１５程度まで低くす
ることが可能である。
多結晶シリコンに比較して非晶質シリコンが低抵抗とな
るのは、膜中の核形成密度に起因するもので、熱処理後
の再結晶化により、粒径の大きい多結晶もしくは単結晶
シリコンが得られる。
るのは、膜中の核形成密度に起因するもので、熱処理後
の再結晶化により、粒径の大きい多結晶もしくは単結晶
シリコンが得られる。
非晶質層は、多結晶シリコンに所定の濃度で■族の不純
物をイオン注入し、その後に熱処理を施して再結晶によ
り単結晶化することによっても形成することができる。
物をイオン注入し、その後に熱処理を施して再結晶によ
り単結晶化することによっても形成することができる。
面方位の存在する基板ではチャネリングが存在するため
、Ｓｉ、Ｇｅなどの電気的に不活性なイオンを注入して
非晶質層を形成する。非晶質層になるための臨界濃度は
、ＳＬ、Ｇｅのいずれも２ Ｅ １９ｃｍ−”程度であ
る。
、Ｓｉ、Ｇｅなどの電気的に不活性なイオンを注入して
非晶質層を形成する。非晶質層になるための臨界濃度は
、ＳＬ、Ｇｅのいずれも２ Ｅ １９ｃｍ−”程度であ
る。
このイオン注入により、結晶性の優れた基板に到達する
までの領域を非晶化し、基板からの再結晶化が生じ易く
なる。また非晶質シリコンについては、非晶質領域内に
核が存在するため、イオン注入による非晶質化を行うこ
とにより、さらに結晶性の優れた再結晶化が生じる。
までの領域を非晶化し、基板からの再結晶化が生じ易く
なる。また非晶質シリコンについては、非晶質領域内に
核が存在するため、イオン注入による非晶質化を行うこ
とにより、さらに結晶性の優れた再結晶化が生じる。
（実施例）
以下、本発明方法をＤＯＰＯＳタイプのバイポーラトラ
ンジスタの製造に適用した場合の一実施例について第１
図を参照して説明する。第１図において、１はｐ型のシ
リコン基板、２ばＡｓまたはＳｂのようなｎ型不純物領
域、３はｎ型のエピタキシャル領域、４は素子弁Ｈｆ１
ｌ域、５はコレクタ抵抗低減のために設けられたｎ型の
不純物領域、６はベース領域、７は層間絶縁層、８はｎ
型不純物を含む粒径の大きい多結晶シリコン領域、９は
多結晶シリコン領域８によって形成されるｎ型のエミッ
タ領域、１０は眉間絶縁膜、１１はエミッタの電極配線
、１２はベースの電極配線、１３はコレクタの電極配線
である。
ンジスタの製造に適用した場合の一実施例について第１
図を参照して説明する。第１図において、１はｐ型のシ
リコン基板、２ばＡｓまたはＳｂのようなｎ型不純物領
域、３はｎ型のエピタキシャル領域、４は素子弁Ｈｆ１
ｌ域、５はコレクタ抵抗低減のために設けられたｎ型の
不純物領域、６はベース領域、７は層間絶縁層、８はｎ
型不純物を含む粒径の大きい多結晶シリコン領域、９は
多結晶シリコン領域８によって形成されるｎ型のエミッ
タ領域、１０は眉間絶縁膜、１１はエミッタの電極配線
、１２はベースの電極配線、１３はコレクタの電極配線
である。
以下に第２図を参照して本発明方法の工程を説明する。
まずホウ素などのｐ型不純物をＩＥ１５〜Ｉ Ｅ ｌ
７ｃ＋＋−”程度の濃度で含有するｐ型シリコン基板を
熱酸化し、３０００人〜１μｍ程度の厚さの酸化膜を形
成する。その後、フォトリングラフィ処理を施して、所
望の箇所の酸化膜をエツチングによって除去する。つい
で再び酸化処理して厚さ１０００人程度０酸化膜を形成
する。つぎに、蒸気圧が低く、拡散定数の小さい不純物
、たとえばＡｓ、Ｓｂなどをイオン注入したのち、活性
化のための熱処理を施す。
７ｃ＋＋−”程度の濃度で含有するｐ型シリコン基板を
熱酸化し、３０００人〜１μｍ程度の厚さの酸化膜を形
成する。その後、フォトリングラフィ処理を施して、所
望の箇所の酸化膜をエツチングによって除去する。つい
で再び酸化処理して厚さ１０００人程度０酸化膜を形成
する。つぎに、蒸気圧が低く、拡散定数の小さい不純物
、たとえばＡｓ、Ｓｂなどをイオン注入したのち、活性
化のための熱処理を施す。
ついで酸化膜を全面除去し、エピタキシャル成長させる
。エピタキシャル層は、Ｐ、Ａｓ等をＩＥ １４〜Ｉ
Ｅ １６ＣＩ１１−”程度の濃度で含有する、２〜１０
μｍ程度の厚さのものである。先に形成されているｎ型
不純物領域のため、実質的なエピタキシャル層の厚さは
、その形成条件によっても異なるが、５μｍもしくはそ
れ以下である（第２図−ａ）。
。エピタキシャル層は、Ｐ、Ａｓ等をＩＥ １４〜Ｉ
Ｅ １６ＣＩ１１−”程度の濃度で含有する、２〜１０
μｍ程度の厚さのものである。先に形成されているｎ型
不純物領域のため、実質的なエピタキシャル層の厚さは
、その形成条件によっても異なるが、５μｍもしくはそ
れ以下である（第２図−ａ）。
つぎにこの基板を熱酸化処理し、窒化膜で被膜させたの
ち、所望の箇所の窒化膜および酸化膜を除去する。残さ
れた窒化膜をマスクとして基板をエツチングし、ついで
熱酸化処理を施すことにより、素子分離領域のみに厚い
酸化膜が形成される。その後、レジストマスクバターニ
ング、イオン注入およびレジスト剥離を繰り返すことに
よって、領域５および６を形成する（第２図−ｂ）。
ち、所望の箇所の窒化膜および酸化膜を除去する。残さ
れた窒化膜をマスクとして基板をエツチングし、ついで
熱酸化処理を施すことにより、素子分離領域のみに厚い
酸化膜が形成される。その後、レジストマスクバターニ
ング、イオン注入およびレジスト剥離を繰り返すことに
よって、領域５および６を形成する（第２図−ｂ）。
ついで多結晶シリコン領域８およびエミッタ領域９を形
成する。まず所望の箇所の酸化膜をエツチングによって
除去し、多結晶シリコンを１０００〜５０００人程度の
厚さで被膜させる。このときの多結晶シリコンの形成は
、Ｈｅ−５ｉＨＡ系のガスを使用して、６００〜７００
℃の温度で行うことができる。この温度領域で形成した
場合、成長速度が十分に太きく （１００人／＋＋＋ｉ
ｎ程度）とれ、かつ安定な多結晶シリコンが得られる。
成する。まず所望の箇所の酸化膜をエツチングによって
除去し、多結晶シリコンを１０００〜５０００人程度の
厚さで被膜させる。このときの多結晶シリコンの形成は
、Ｈｅ−５ｉＨＡ系のガスを使用して、６００〜７００
℃の温度で行うことができる。この温度領域で形成した
場合、成長速度が十分に太きく （１００人／＋＋＋ｉ
ｎ程度）とれ、かつ安定な多結晶シリコンが得られる。
多結晶シリコンの場合にはその特性として、表面に凹凸
が生じる。この表面の凹凸をなくして、平坦な表面を得
ることを望む場合には、上記の範囲よりも低い温度を適
用する。本発明者は、種々の温度条件のもとてシリコン
膜を形成する実験を行った。この実験の結果によれば、
第３図に示すように、約５００℃以下の温度でシリコン
層を形成することにより、きわめて平坦の表面を得るこ
とができる。形成温度に対する結晶性を評価すると、６
００℃以下になるにしたがって急激に非晶質化が進むこ
とが分かった。
が生じる。この表面の凹凸をなくして、平坦な表面を得
ることを望む場合には、上記の範囲よりも低い温度を適
用する。本発明者は、種々の温度条件のもとてシリコン
膜を形成する実験を行った。この実験の結果によれば、
第３図に示すように、約５００℃以下の温度でシリコン
層を形成することにより、きわめて平坦の表面を得るこ
とができる。形成温度に対する結晶性を評価すると、６
００℃以下になるにしたがって急激に非晶質化が進むこ
とが分かった。
次の工程は、不純物導入のために、ＩＥ１８人〜ＩＥ２
０ｃｍ−”程度の濃度でイオン注入する工程である。イ
オン種はｎ型のものであればよく、ＡＳあるいはＰを有
利に使用できる。イオン注入時の加速電圧を、不純物の
テールがａｍの膜厚以上になるように設定することによ
り、均一な拡散深さを得ることができる。たとえば８層
膜厚が２０００人である場合、Ａｓでは１３０ＫｅＶ以
上、Ｐでは８０ＫｅＶ以上で不純物のテールは基板中に
侵入する。その後、６００℃以上の温度で熱処理して再
結晶化させることにより、粒径の大きい多結晶シリコン
からなる領域８を形成することができる（第２図−〇）
・ 最後に眉間絶縁膜として、窒化イオウガラス（ＮＳＧ）
、リンガラス（ＰＳＧ）などの膜をＣＶＤ法を用いて形
成し、窓あけを施した後に電極形成する。これによって
第１図に示した半導体装置が得られる。
０ｃｍ−”程度の濃度でイオン注入する工程である。イ
オン種はｎ型のものであればよく、ＡＳあるいはＰを有
利に使用できる。イオン注入時の加速電圧を、不純物の
テールがａｍの膜厚以上になるように設定することによ
り、均一な拡散深さを得ることができる。たとえば８層
膜厚が２０００人である場合、Ａｓでは１３０ＫｅＶ以
上、Ｐでは８０ＫｅＶ以上で不純物のテールは基板中に
侵入する。その後、６００℃以上の温度で熱処理して再
結晶化させることにより、粒径の大きい多結晶シリコン
からなる領域８を形成することができる（第２図−〇）
・ 最後に眉間絶縁膜として、窒化イオウガラス（ＮＳＧ）
、リンガラス（ＰＳＧ）などの膜をＣＶＤ法を用いて形
成し、窓あけを施した後に電極形成する。これによって
第１図に示した半導体装置が得られる。
上記の実施例では、領域９を多結晶シリコンから形成す
る場合について説明したが、この領域９は、まず非晶質
シリコン層をたとえば１０００人５０００人の厚さで形
成し、ついでこの層に不活性イオンを注入することによ
って形成されてもよい。イオン注入時の加速電圧は、非
晶質層の厚さに応じて適切な値に選ばれる。イオン種が
ＳｉＩ２の場合の非晶質層の厚さと加速電圧との関係を
第４図に示す。たとえば厚さ２０００人の多結晶シリコ
ンであれば、適切な加速電圧は約２００ＫｅＶである。
る場合について説明したが、この領域９は、まず非晶質
シリコン層をたとえば１０００人５０００人の厚さで形
成し、ついでこの層に不活性イオンを注入することによ
って形成されてもよい。イオン注入時の加速電圧は、非
晶質層の厚さに応じて適切な値に選ばれる。イオン種が
ＳｉＩ２の場合の非晶質層の厚さと加速電圧との関係を
第４図に示す。たとえば厚さ２０００人の多結晶シリコ
ンであれば、適切な加速電圧は約２００ＫｅＶである。
このイオン注入につづいて、上記の実施例と同様にして
熱処理以降の処理を行う。このような不活性イオンの注
入により、核密度がさらに減少するため、基板からの再
結晶化が生じ易（なる。不活性イオンとして、ＳＬの他
に、ＧｅあるいはＣを使用した場合にもほぼ同程度の非
晶質化が行われる。
熱処理以降の処理を行う。このような不活性イオンの注
入により、核密度がさらに減少するため、基板からの再
結晶化が生じ易（なる。不活性イオンとして、ＳＬの他
に、ＧｅあるいはＣを使用した場合にもほぼ同程度の非
晶質化が行われる。
なお上記の実施例では、本発明をバイポーラトランジス
タの製造に適用した場合を示したが、多結晶シリコンゲ
ートのＭＯＳトランジスタの製造にも同様に適用可能で
ある。この場合には多結晶シリコンからの拡散は存在し
ないため、ゲート電極形成時の温度を低くすることによ
り抵抗値を低下させることができる。また配線材料とし
て多結晶シリコンを使用する場合も同様である。ただし
、再結晶化により生ずるのは、粒径の大きい多結晶シリ
コンである。半導体装置の微細かが進みつつある現状に
おいて、プロセスの低温化が要望されている。
タの製造に適用した場合を示したが、多結晶シリコンゲ
ートのＭＯＳトランジスタの製造にも同様に適用可能で
ある。この場合には多結晶シリコンからの拡散は存在し
ないため、ゲート電極形成時の温度を低くすることによ
り抵抗値を低下させることができる。また配線材料とし
て多結晶シリコンを使用する場合も同様である。ただし
、再結晶化により生ずるのは、粒径の大きい多結晶シリ
コンである。半導体装置の微細かが進みつつある現状に
おいて、プロセスの低温化が要望されている。
［発明の効果］
以上のように、本発明によれば、多結晶シリコンの形成
速度はやや低下するものの、形成温度の低温化により、
従来技術では達成されなかった低い抵抗値を低温プロセ
スで得ることが可能となる。とくにバイポーラトランジ
スタの場合には、ｈｒｔのバラツキが、従来の方法で得
られたＤＯＰＯＳＢＰＴに比較して１７３程度に抑制さ
れ、さなにエミッタの直列抵抗も１７３〜１１５に低減
できた。すなわち本発明により、半導体装置の微細化に
際して有用な手段が提供される。
速度はやや低下するものの、形成温度の低温化により、
従来技術では達成されなかった低い抵抗値を低温プロセ
スで得ることが可能となる。とくにバイポーラトランジ
スタの場合には、ｈｒｔのバラツキが、従来の方法で得
られたＤＯＰＯＳＢＰＴに比較して１７３程度に抑制さ
れ、さなにエミッタの直列抵抗も１７３〜１１５に低減
できた。すなわち本発明により、半導体装置の微細化に
際して有用な手段が提供される。
第１図は本発明方法によって得られた半導体装置の一部
の縦断面図、第２図−ａ上Ｃは本発明の一実施例による
半導体装置の製造過程を示す説明図、第３図はシリコン
膜の形成温度と表面の凹凸との関係を示すグラフ、第４
図はイオン注入時の加速電圧と非晶質層温度との関係を
示すグラフである。 ｌはシリコン基板、２はＳｉＯ□膜、３はｎ型のエピタ
キシャル領域、４は素子分離領域、５ばｎ型の不純物領
域、６はベース領域、７は層間絶縁層、８は多結晶シリ
コン領域、９はエミッタ領域、１０は眉間絶縁膜、１１
はエミッタの電極配線、１２はベースの電極配線、１３
はコレクタの電極配線。 代理人 弁理士 山 下 穣 平 第１ 図 第２図−４ 第２図−〇 第３ 図 月更形Ａ渫浅（Ｃつ 第４ 図 加速電工（ＫｅＶ〕
の縦断面図、第２図−ａ上Ｃは本発明の一実施例による
半導体装置の製造過程を示す説明図、第３図はシリコン
膜の形成温度と表面の凹凸との関係を示すグラフ、第４
図はイオン注入時の加速電圧と非晶質層温度との関係を
示すグラフである。 ｌはシリコン基板、２はＳｉＯ□膜、３はｎ型のエピタ
キシャル領域、４は素子分離領域、５ばｎ型の不純物領
域、６はベース領域、７は層間絶縁層、８は多結晶シリ
コン領域、９はエミッタ領域、１０は眉間絶縁膜、１１
はエミッタの電極配線、１２はベースの電極配線、１３
はコレクタの電極配線。 代理人 弁理士 山 下 穣 平 第１ 図 第２図−４ 第２図−〇 第３ 図 月更形Ａ渫浅（Ｃつ 第４ 図 加速電工（ＫｅＶ〕
Claims (3)
- （１）シリコン基板上に、シリコンを主成分とする半導
体層を形成する工程と、この半導体層に不純物をイオン
注入する工程と、イオン注入された半導体層を熱処理し
て多結晶シリコン層とする工程とを備えた半導体装置の
製造方法。 - （２）前記半導体層が非晶質シリコンで構成されている
請求項１記載の半導体装置の製造方法。 - （３）前記半導体層が多結晶シリコンで構成され、この
半導体層への不純物のイオン注入が、族の不純物を２Ｅ
１９ｃｍ＾−＾３上の濃度で行われる請求項１記載の半
導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25724890A JPH04137619A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
| US07/755,452 US5242858A (en) | 1990-09-07 | 1991-09-05 | Process for preparing semiconductor device by use of a flattening agent and diffusion |
| CA002050781A CA2050781C (en) | 1990-09-07 | 1991-09-06 | Process for preparing semiconductor device |
| EP19910115132 EP0480178A3 (en) | 1990-09-07 | 1991-09-06 | Process for preparing semiconductor device |
| US08/067,788 US5476799A (en) | 1990-09-07 | 1993-05-27 | Process for preparing semiconductor device using a tunnel oxidized layer |
| US08/390,548 US5597741A (en) | 1990-09-07 | 1995-02-17 | Process for forming a recrystallized layer and diffusing impurities |
| US08/457,149 US5739590A (en) | 1990-09-07 | 1995-06-01 | Semiconductor device having improved surface evenness |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25724890A JPH04137619A (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137619A true JPH04137619A (ja) | 1992-05-12 |
Family
ID=17303751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25724890A Pending JPH04137619A (ja) | 1990-09-07 | 1990-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137619A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999022411A1 (en) * | 1997-10-24 | 1999-05-06 | Sumitomo Special Metals Co., Ltd. | Silicon based conductive material and process for production thereof |
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-
1990
- 1990-09-28 JP JP25724890A patent/JPH04137619A/ja active Pending
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