JP3727482B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特にエピタキシャル成長膜を用いた半導体基板を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、エピタキシャル成長膜を用いた半導体基板全域乃至は一部の領域には、前記エピタキシャル成長膜下に埋込層を設けている。前記埋込層は前記埋込層上に形成されるデバイスの低抵抗化と共に、ソフトエラー及びラッチアップ耐性向上の為に用いられる。
【０００３】
また、前記エピタキシャル成長膜を用いた半導体基板にバイポーラデバイス又はＢｉＣＭＯＳデバイスを用いたＩＣを形成する場合、前記埋込層と前記エピタキシャル成長膜に形成した前記埋込層と同一導電型の不純物拡散層を接触させることにより、デバイス素子分離を行っている。
図１は従来の半導体装置の製造方法によるエピタキシャル成長膜を用いた埋込層を有する半導体基板の断面図である。
【０００４】
図１において、シリコン半導体基板１０１にイオンインプランテーション法により不純物をドーピングする。デバイス素子分離領域にはシリコン半導体基板１０１と同一導電型の不純物をドーピングする。イオンインプランテーション法によりドーピングされた前記不純物を拡散させると共に、イオンインプランテーション法によりシリコン半導体基板１０１に導入された結晶欠陥を回復する為のアニールを行う。前記アニールを行ったシリコン半導体基板１０１上にエピタキシャル成長膜１０２を形成した後、エピタキシャル成長膜１０２に不純物をドーピングする。デバイス素子分離領域にドーピングする前記不純物はシリコン半導体基板１０１及び埋込層１０３と同一導電型としている。エピタキシャル成長膜１０２に前記不純物をドーピングしたシリコン半導体基板１０１をアニールすることにより、エピタキシャル成長膜１０２にドーピングした前記不純物及び埋込層１０３が熱拡散し、各々拡散層１０４及び埋込層１０３を形成する。デバイス素子分離領域においては、埋込層１０３と拡散層１０４が接触することにより電気的なデバイス素子分離が成される。
【０００５】
【発明が解決しようとする課題】
上記の従来の製造方法により製造された半導体装置において、埋込層を有する半導体基板上にエピタキシャル成長膜を形成する前に、前記半導体基板に不純物をドーピングしたことによる前記半導体基板表面に導入された結晶欠陥を回復するためのアニールを行うことが不可欠である。Ｎ型の導電型の不純物よりもＰ型の導電型の不純物の方が前記半導体基板に導入された結晶欠陥が回復し難いことから、Ｐ型の導電型の不純物ドーピング条件（濃度、エネルギー、イオン種）により、前記アニール条件（温度、時間）を決定している。Ｐ型の導電型の不純物ドーピング条件に合せた前記アニールを行うと、前記埋込層の熱拡散量が大きい為、ＩＣチップ面積縮小化が難しいという問題があった。
【０００６】
前記半導体基板にドーピングするＰ型の導電型の不純物濃度を低くすることにより、前記アニール熱量低下による前記埋込層拡散量抑制が可能となるが、デバイス領域において高抵抗化すると共に、デバイス素子分離領域において前記エピタキシャル成長膜に形成する拡散層と前記埋込層とが非接触となり、デバイス素子分離が不可能となるという課題があった。
【０００７】
前記拡散層にドーピングする不純物濃度を高くすることにより、デバイス領域の高抵抗化抑制が可能であるが、 ＩＣチップ面積が大きくなると共に、デバイス領域の高濃度化によりデバイス特性が劣化するという課題があった。
前記拡散層及び前記埋込層を形成する為のアニール熱量を大きくすることにより、デバイス素子分離領域での電気的なデバイス素子分離構造形成は可能となるが、前記拡散層にドーピングする不純物濃度を高くする場合と同様にして、ＩＣチップ面積が大きくなる又は製造コストアップするという課題があった。
【０００８】
前記半導体基板のデバイス領域とデバイス素子分離領域にドーピングする不純物濃度を変えることによっても、デバイス領域での高抵抗化抑制とデバイス素子分離領域での電気的なデバイス素子分離構造形成が可能となるが、マスク工程が増えることによるＩＣ製造コストアップという課題があった。
本発明は以上のような点に着目してなされたもので、従来の埋込層を有する半導体基板上にエピタキシャル成長膜を形成する半導体装置の製造方法よりも半導体装置の製造時間短縮又はＩＣチップ面積縮小が可能となる半導体装置の製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は上記の課題を解決するために、次の手段を用いた。
（１）半導体基板全域乃至は一部の領域にＰ型の導電型の不純物をドーピングする工程と、前記半導体基板をアニールする工程と、前記半導体基板上にエピタキシャル成長膜を形成する工程と、前記エピタキシャル成長膜に不純物をドーピングする工程と、前記不純物をドーピングした前記半導体基板をアニールする工程とを有することを特徴とする半導体装置の製造方法。
【００１０】
（２）半導体基板全域乃至は一部の領域に不活性体をドーピングする工程と、前記半導体基板全域乃至は一部の領域、少なくとも前記不活性体をドーピングした領域にＰ型の導電型の不純物をドーピングする工程と、前記半導体基板をアニールする工程と、前記半導体基板上にエピタキシャル成長膜を形成する工程と、前記エピタキシャル成長膜に不純物をドーピングする工程と、前記不純物をドーピングした前記半導体基板をアニールする工程とを有することを特徴とする半導体装置の製造方法。
【００１１】
（３）半導体基板全域乃至は一部の領域にＰ型の導電型の不純物をドーピングする工程と、前記半導体基板上にエピタキシャル成長膜を形成する工程と、前記エピタキシャル成長膜に不純物をドーピングする工程と、前記不純物をドーピングした前記半導体基板をアニールする工程とを有することを特徴とする半導体装置の製造方法。
【００１２】
（４）前記半導体基板全域乃至は一部の領域にＰ型の導電型の不純物をドーピングする工程はイオンインプランテーション法を用いることを特徴とする半導体装置の製造方法。
（５）前記半導体基板全域乃至は一部の領域に不活性体をドーピングする工程はイオンインプランテーション法を用いることを特徴とする半導体装置の製造方法。
【００１３】
（６）前記半導体基板全域乃至は一部の領域にＰ型の導電型の不純物をドーピングする工程はプリデポジション法を用いることを特徴とする半導体装置の製造方法。
（７）前記半導体基板全域乃至は一部の領域にＰ型の導電型の不純物をドーピングする工程はＭＬＤ（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｄｏｐｉｎｇ）法を用いることを特徴とする半導体装置の製造方法。
【００１４】
【発明の実施の形態】
以下に、本発明の実施例を図面に基づいて説明する。
図２は本発明の製造方法による半導体装置の第一の実施例を示す模式的断面図である。図２において、シリコン半導体基板１０１、例えばＰ型の導電型の抵抗率２０〜３０Ω・ｃｍのシリコン半導体基板の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０21ａｔｍｓ／ｃｍ3、エピタキシャル成長膜１０２に形成するデバイスの低抵抗化と共に、ソフトエラー及びラッチアップ耐性向上のため、好ましくは１×１０18〜１×１０20ａｔｍｓ／ｃｍ3、より好ましくは１×１０19ａｔｍｓ／ｃｍ3の濃度で、イオンインプランテーション法によりドーピングし、アニール工程、例えば１１７５℃３時間のアニールにより、シリコン半導体基板１０１に導入されたドーピングダメージを回復する。
【００１５】
前記アニール後のシリコン半導体基板１０１上にエピタキシャル成長膜１０２、例えばガスソースとしてＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚９μｍで形成する。シリコン半導体基板１０１上のエピタキシャル成長膜１０２の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０18ａｔｍｓ／ｃｍ3、より好ましくは１×１０17ａｔｍｓ／ｃｍ3の濃度でドーピングし、アニール工程、例えば１１００℃６時間のアニールにより埋込層１０３及び拡散層１０４が形成される。この時、前記アニールにより埋込層１０３と拡散層１０４は接触している。これにより、電気的なデバイス素子分離構造が形成されることとなる。
【００１６】
図３はイオンインプランテーション法によりシリコン半導体基板にドーピングしたボロン濃度と、ボロンをドーピングした後、１１７５℃３時間アニールを行った時の前記シリコン半導体基板表面の結晶欠陥数との関係を示す図である。
図３において、シリコン半導体基板表面の結晶欠陥数はボロン濃度１×１０18ａｔｍｓ／ｃｍ3〜５×１０18ａｔｍｓ／ｃｍ3までは増加傾向を示し、ボロン濃度５×１０18ａｔｍｓ／ｃｍ3での結晶欠陥数をピークとして、ボロン濃度１×１０19ａｔｍｓ／ｃｍ3までは減少傾向を示し、ボロン濃度１×１０19ａｔｍｓ／ｃｍ3での結晶欠陥数をピークとしてボロン濃度１×１０19ａｔｍｓ／ｃｍ3以上は再び増加傾向を示す。
【００１７】
イオンインプランテーション法に用いられるＰ型の導電型の不純物、例えばボロンはＮ型の導電型の不純物、例えば砒素よりも原子量が小さいため、イオンインプランテーションによるシリコン半導体基板へのドーピングダメージが小さい。Ｐ型の導電型の不純物とＮ型の導電型の不純物を同じ濃度で、イオンインプランテーションした時のシリコン半導体基板表面状態を比較すると、Ｎ型の導電型の不純物をドーピングしたシリコン半導体基板表面は完全アモルファス状態になっているのに対して、Ｐ型の導電型の不純物をドーピングしたシリコン半導体基板表面は半アモルファス状態となっている場合がある。シリコン半導体基板上にエピタキシャル成長膜を形成する場合、エピタキシャル成長を行う前に、前記シリコン半導体基板をアニールして、イオンインプラテーションによりアモルファス化したシリコン半導体基板表面を単結晶化する必要がある。前記アニールによりシリコン半導体基板表面の結晶状態を回復させる場合、前記シリコン半導体基板表面状態は完全アモルファス化している方が再結晶化し易い。
【００１８】
本発明はシリコン半導体基板表面が完全アモルファス化するＰ型の導電型の不純物濃度を選択してドーピングすることにより、シリコン半導体基板に導入されたドーピングダメージを回復し易くし、エピタキシャル成長前に行うアニール熱量を抑制することが可能となる。アニール温度を下げる場合は各拡散層の熱拡散量を抑制できることとなり、アニール時間を短くする場合は製造ＴＡＴ短縮が可能となる。
【００１９】
図４は本発明の製造方法による半導体装置の第二の実施例を示す模式的断面図である。
図４において、シリコン半導体基板１０１、例えばＰ型の導電型の抵抗率２０〜３０Ω・ｃｍのシリコン半導体基板の全域乃至は一部の領域に不活性体、例えばアルゴンを１×１０15ａｔｍｓ／ｃｍ2のＤｏｓｅ量でイオンインプランテーション法によりドーピングし、 シリコン半導体基板１０１の全域乃至は一部の領域、少なくとも前記不活性体をドーピングした領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０21ａｔｍｓ／ｃｍ3、エピタキシャル成長膜１０２に形成するデバイスの低抵抗化と共に、ソフトエラー及びラッチアップ耐性向上のため、好ましくは１×１０18〜１×１０20ａｔｍｓ／ｃｍ3、より好ましくは１×１０19ａｔｍｓ／ｃｍ3の濃度で、イオンインプランテーション法によりドーピングし、アニール工程、例えば１１７５℃３時間のアニールにより、シリコン半導体基板１０１に導入されたドーピングダメージを回復する。
【００２０】
前記アニール後のシリコン半導体基板１０１上にエピタキシャル成長膜１０２、例えばガスソースとしてＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚９μｍで形成する。シリコン半導体基板１０１上のエピタキシャル成長膜１０２の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０18ａｔｍｓ／ｃｍ3、より好ましくは１×１０17ａｔｍｓ／ｃｍ3の濃度でドーピングし、アニール工程、例えば１１００℃６時間のアニールにより、埋込層１０３及び拡散層１０４が形成される。この時、前記アニールにより埋込層１０３と拡散層１０４は接触している。これにより、電気的なデバイス素子分離構造が形成されることとなる。
【００２１】
図５はイオンインプランテーション法によりシリコン半導体基板にドーピングしたアルゴン濃度と、アルゴンドーピング後の前記シリコン半導体基板抵抗率との関係を示した図である。
図５において、シリコン半導体基板抵抗率は、アルゴンＤｏｓｅ量１×１０14ａｔｍｓ／ｃｍ2から１×１０15ａｔｍｓ／ｃｍ2まで増加傾向を示し、アルゴンＤｏｓｅ量１×１０15ａｔｍｓ／ｃｍ2以上は、ほぼ一定となる。このことから、シリコン半導体基板のアルゴンインプランテーションによる前記シリコン半導体基板表面アモルファス化は、アルゴンＤｏｓｅ量１×１０14ａｔｍｓ／ｃｍ2からアモルファス化し始め、アルゴンＤｏｓｅ量１×１０15ａｔｍｓ／ｃｍ2において完全アモルファス化していることが伺える。よって、アルゴンＤｏｓｅ量１×１０15ａｔｍｓ／ｃｍ2とすれば、シリコン半導体基板への不純物ドーピング有無に関わらず、前記シリコン半導体基板表面は完全アモルファス化する。
【００２２】
シリコン半導体基板上にエピタキシャル成長膜を形成する場合、エピタキシャル成長を行う前に前記シリコン半導体基板をアニールして、イオンインプランテーションによりアモルファス化したシリコン半導体基板表面を再結晶化する必要がある。前記アニールによりシリコン半導体基板表面の結晶状態を回復させる場合、前記シリコン半導体基板表面状態は完全アモルファス化している方が再結晶化しやすい。
【００２３】
本発明はシリコン半導体基板表面が完全アモルファス化する不活性体濃度を選択してドーピングすることにより、シリコン半導体基板に導入されたドーピングダメージを回復し易くし、エピタキシャル成長前に行うアニール熱量を抑制することが可能となる。アニール温度を下げる場合は各拡散層の熱拡散量を抑制することとなり、アニール時間を短くする場合は製造TAT短縮が可能となる。
【００２４】
図６はイオンインプランテーション法によりシリコン半導体基板にドーピングしたボロン濃度と、ボロンとアルゴンをドーピングした後に１１７５℃３時間アニール行った時の前記シリコン半導体基板表面の結晶欠陥数との関係を示した図である。図６において、Ａｒドーピングによりボロン濃度に依存せず、シリコン半導体基板に結晶欠陥が無いことを示している。
【００２５】
アルゴンＤｏｓｅ量は、シリコン半導体基板にドーピングする不純物濃度を考慮して、前記シリコン半導体基板表面が完全アモルファス化するアルゴン及びＰ型の導電型の不純物濃度を調整すれば良いので、１×１０15ａｔｍｓ／ｃｍ2以下でも良いということは言うまでもない。
図７は本発明の製造方法による半導体装置の第三の実施例を示す模式的断面図である。図７において、シリコン半導体基板１０１、例えばＰ型の導電型の抵抗率２０〜３０Ω・ｃｍのシリコン半導体基板の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０20ａｔｍｓ／ｃｍ3〜１×１０22ａｔｍｓ／ｃｍ3の濃度でプリデポジション法によりドーピングし、シリコン半導体基板１０１上にエピタキシャル成長膜１０２、例えばガスソースとしてＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚９μｍで形成する。シリコン半導体基板１０１上のエピタキシャル成長膜１０２の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０18ａｔｍｓ／ｃｍ3、より好ましくは１×１０17ａｔｍｓ／ｃｍ3の濃度でドーピングし、アニール工程、例えば１１００℃６時間のアニールにより埋込層１０３及び拡散層１０４が形成される。この時、前記アニールにより埋込層１０３と拡散層１０４は接触している。これにより、電気的なデバイス素子分離構造が形成されることとなる。
【００２６】
図８はプリデポジション法によりシリコン半導体基板にドーピングしたボロン濃度と、ボロンをドーピングした後の前記シリコン半導体基板表面の結晶欠陥数との関係を示した図である。図８において、シリコン半導体基板表面の結晶欠陥数は前記シリコン半導体基板にドーピングした不純物濃度に依存せず、シリコン半導体基板にドーピングダメージが無いことを示している。プリデポジション法は高濃度不純物ガラス中の不純物を固相拡散により、前記シリコン半導体基板に熱拡散させる方法であるので、イオンインプランテーション法とは異なり、不純物ドーピングによる前記シリコン半導体基板に導入される結晶欠陥が無い。
【００２７】
よって、埋込層をプリデポジション法によりドーピングしたシリコン半導体基板は、不純物ドーピング後に前記シリコン半導体基板のドーピングダメージを回復させるためのアニールを行う必要が無いので、前記アニール分の製造ＴＡＴを短縮することが可能となる。
図９は本発明の製造方法による半導体製造装置の第四の実施例を示す模式的断面図である。図９において、シリコン半導体基板１０１、例えばＰ型の導電型の抵抗率２０〜３０Ω・ｃｍのシリコン半導体基板の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０20ａｔｍｓ／ｃｍ3〜１×１０22ａｔｍｓ／ｃｍ3の濃度で、ＭＬＤ（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｄｏｐｉｎｇ）法によりドーピングし、シリコン半導体基板１０１上にエピタキシャル成長膜１０２、例えばガスソースとしてＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚９μｍで形成する。シリコン半導体基板１０１上のエピタキシャル成長膜１０２の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０18ａｔｍｓ／ｃｍ3、より好ましくは１×１０17ａｔｍｓ／ｃｍ3の濃度でドーピングし、アニール工程、例えば１１００℃６時間のアニールにより埋込層１０３及び拡散層１０４が形成される。この時、前記アニールにより埋込層１０３と拡散層１０４は接触している。これにより、電気的なデバイス素子分離構造が形成されることとなる。
【００２８】
図１０はＭＬＤ法によりシリコン半導体基板にドーピングしたボロン濃度と、ＭＬＤ法によりボロンをドーピングした後の前記シリコン半導体基板表面の結晶欠陥数との関係を示した図である。
図１０において、シリコン半導体基板表面の結晶欠陥数は前記シリコン半導体基板にドーピングした不純物濃度に依存せず、前記シリコン半導体基板にドーピングダメージが無いことを示している。ＭＬＤ法は、例えば公開番号４０３−１７３４７６に開示されているような方法を用いて、不純物を前記シリコン半導体基板に熱拡散させるので、プリデポジション法と同様にして、イオンインプランテーション法とは異なり、不純物ドーピングによる前記シリコン半導体基板に導入される結晶欠陥が無い。
【００２９】
よって、埋込層をＭＬＤ法によりドーピングしたシリコン半導体基板は、不純物ドーピング後に前記シリコン半導体基板のドーピングダメージを回復させるためのアニールを行う必要が無いので、前記アニール分の製造ＴＡＴを短縮することが可能となる。
また、ＭＬＤ法によりシリコン半導体基板に不純物をドーピングする場合は、プリデポジション法よりも埋込層濃度を高精度で制御することが可能となる。
【００３０】
なお、本発明の製造方法による半導体製造装置の第一及び第二及び第三及び第四の実施例において、シリコン半導体基板にドーピングするＰ型の導電型の不純物はボロンの代わりにＢＦ2を用いても良い。
本発明の製造方法による半導体製造装置の第二の実施例において、シリコン半導体基板にドーピングする不活性体はアルゴンに限らず、他の不活性体を用いても良い。
【００３１】
本発明の製造方法による半導体製造装置の第一及び第二及び第三及び第四の実施例において、シリコン半導体基板はＰ型の導電型のシリコン半導体基板の代わりに、Ｎ型の導電型のシリコン半導体基板を用いても良く、基板の抵抗率も２０〜３０Ω・ｃｍに限らず、他の抵抗率、例えば５〜１０Ω・ｃｍのシリコン半導体基板を用いても良い。
【００３２】
本発明の製造方法による半導体装置の第一及び第二及び第三及び第四の実施例において、シリコン半導体基板上に形成するエピタキシャル成長膜厚は９μｍに限らず、任意の膜厚を選択可能である。選択した前記エピタキシャル成長膜厚にあわせた前記エピタキシャル成長膜形成後にドーピングする不純物濃度又はアニール熱量を選択すれば良いことは言うまでもない。
【００３３】
図１１は本発明の半導体装置の製造方法を示す第一の工程順断面図である。図１１（ａ）は、シリコン半導体基板１０１に熱酸化膜１０６を膜厚１００００Å形成し、埋込層１０３を形成する箇所をエッチングによりパターニングした様子を示している。
図１１（ｂ）は、イオンインプランテーション法により、Ｐ型の導電型の不純物をシリコン半導体基板１０１にドーピングした様子を示している。
【００３４】
図１１（ｃ）は、図１１（ｂ）においてドーピングした不純物を熱拡散させると共に、シリコン半導体基板１０１のドーピングダメージを回復させるアニールを行った様子を示している。
図１１（ｄ）は、シリコン半導体基板１０１上の熱酸化膜１０６をエッチングにより除去し、シリコン半導体基板１０１上にエピタキシャル成長膜１０２を形成した様子を示している。
【００３５】
図１１（ｅ）は、エピタキシャル成長膜１０２に不純物をドーピングし、アニールしたことにより埋込層１０３及び拡散層１０４が形成された様子を示している。
図１２は本発明の半導体装置の製造方法を示す第二の工程順断面図である。図１２（ａ）は、シリコン半導体基板１０１に熱酸化膜１０６を膜厚１００００Å形成し、埋込層１０３を形成する箇所をエッチングによりパターニングした様子を示している。
【００３６】
図１２（ｂ）は、イオンインプランテーション法により、不活性体をシリコン半導体基板１０１にドーピングした様子を示している。
図１２（ｃ）は、イオンインプランテーション法により、Ｐ型の導電型の不純物をシリコン半導体基板１０１にドーピングした様子を示している。
図１２（ｄ）は、図１２（ｂ）及び図１２（ｃ）においてドーピングした不活性体及び不純物を拡散させると共に、シリコン半導体基板１０１のドーピングダメージを回復させるアニールを行った様子を示している。
【００３７】
図１２（ｅ）は、シリコン半導体基板１０１上の熱酸化膜１０６をエッチングにより除去し、シリコン半導体基板１０１上にエピタキシャル成長膜１０２を形成した様子を示している。
図１２（ｆ）は、エピタキシャル成長膜１０２に不純物をドーピングし、アニールしたことにより埋込層１０３及び拡散層１０４が形成された様子を示している。
【００３８】
図１３は本発明の半導体装置の製造方法を示す第三の工程順断面図である。図１３（ａ）は、シリコン半導体基板１０１に熱酸化膜１０６を膜厚１００００Å形成し、埋込層１０３を形成する箇所をエッチングによりパターニングした様子を示している。
図１３（ｂ）は、プリデポジション法によりＰ型の導電型の不純物をシリコン半導体基板１０１にドーピングした様子を示している。
【００３９】
図１３（ｃ）は、シリコン半導体基板１０１上の熱酸化膜１０６をエッチングにより除去し、シリコン半導体基板１０１上にエピタキシャル成長膜１０２を形成した様子を示している。
図１３（ｄ）は、エピタキシャル成長膜１０２に不純物をドーピングし、アニールしたことにより埋込層１０３及び拡散層１０４が形成された様子を示している。
【００４０】
図１４は本発明の半導体装置の製造方法を示す第四の工程順断面図である。図１４（ａ）は、シリコン半導体基板１０１に熱酸化膜１０６を膜厚１００００Å形成し、埋込層１０３を形成する箇所をエッチングによりパターニングした様子を示している。
図１４（ｂ）は、ＭＬＤ法によりＰ型の導電型の不純物をシリコン半導体基板１０１にドーピングした様子を示している。
【００４１】
図１４（ｃ）は、シリコン半導体基板１０１上の熱酸化膜１０６をエッチングにより除去し、シリコン半導体基板１０１上にエピタキシャル成長膜１０２を形成した様子を示している。
図１４（ｄ）は、エピタキシャル成長膜１０２に不純物をドーピングし、アニールしたことにより埋込層１０３及び拡散層１０４が形成された様子を示している。
【００４２】
【発明の効果】
上述したように、本発明による半導体装置の製造方法において、シリコン半導体基板にイオンインプランテーション法によりドーピングするＰ型の導電型の不純物濃度を前記シリコン半導体基板表面が完全アモルファス化する濃度とすることにより、前記シリコン半導体基板表面の再結晶化の為のアニール熱量を抑制することが可能となり、ＩＣチップ面積縮小化もしくはＩＣ製造ＴＡＴ短縮が可能となる。特に、不活性体をイオンインプランテーション法によりドーピングする場合はＰ型の導電型の不純物濃度制約が無くなり、任意のＰ型の導電型の不純物濃度を選択することができると共に、更にＩＣチップ面積縮小化もしくはＩＣ製造ＴＡＴ短縮が可能となる。。
【００４３】
また、シリコン半導体基板にプリデポジション法又はＭＬＤ法によりＰ型の導電型の不純物をドーピングする場合は、イオンインプランテーション法により不純物をドーピングする場合と異なり、シリコン半導体基板に導入されるドーピングダメージが無い為に、シリコン半導体基板表面再結晶化の為のアニールを行う必要が無い。これにより、シリコン半導体基板にイオンインプランテーション法により不純物ドーピングするよりも、更にＩＣチップ面積縮小化もしくはＩＣ製造ＴＡＴ短縮が可能となる。
【００４４】
シリコン半導体基板の不純物ドーピングをＭＬＤ法とすれば、プリデポジション法よりも埋込層濃度制御を高精度とすることができるので、安価、高性能な半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】図１は、従来の製造方法により作製された半導体装置を示す模式的断面図である。
【図２】図２は、本発明の製造方法により作製された半導体装置の第一の実施例を示す模式的断面図である。
【図３】図３は、イオンインプランテーション法によりシリコン半導体基板にドーピングした不純物濃度と、アニール後の前記シリコン半導体基板表面の結晶欠陥数との関係を示す図である。
【図４】図４は、本発明により作製された第二の実施例を示す模式的断面図である。
【図５】図５は、イオンインプランテーション法によりシリコン半導体基板にドーピングした不活性体濃度と、前記シリコン半導体基板抵抗率との関係を示す図である。
【図６】図６は、イオンインプランテーション法によりシリコン半導体基板に不純物と不活性体をドーピングした不純物濃度と、アニール後の前記シリコン半導体基板表面の結晶欠陥数との関係を示す図である。
【図７】図７は、本発明の製造方法により作製された半導体装置の第三の実施例を示す模式的断面図である。
【図８】図８は、プリデポジション法によりシリコン半導体基板にドーピングした不純物濃度と、前記シリコン半導体基板表面の結晶欠陥数との関係を示す図である。
【図９】図９は、本発明の製造方法により作製された半導体装置の第四の実施例を示す模式的断面図である。
【図１０】図１０は、ＭＬＤ法によりシリコン半導体基板にドーピングした不純物濃度と、前記シリコン半導体基板表面の結晶欠陥数との関係を示す図である。
【図１１】図１１は、本発明の製造方法を示す第一の工程順断面図である。
【図１２】図１２は、本発明の製造方法を示す第二の工程順断面図である。
【図１３】図１３は、本発明の製造方法を示す第三の工程順断面図である。
【図１４】図１４は、本発明の半導体装置の製造方法を示す第四の工程順断面図である。
【符号の説明】
１０１ シリコン半導体基板
１０２ エピタキシャル成長膜
１０３ 埋込層
１０４ 拡散層
１０５ 不活性体層
１０６ 熱酸化膜
１０７ 高濃度不純物ガラス
１０８ 高濃度不純物膜
【発明の属する技術分野】
本発明は半導体装置、特にエピタキシャル成長膜を用いた半導体基板を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、エピタキシャル成長膜を用いた半導体基板全域乃至は一部の領域には、前記エピタキシャル成長膜下に埋込層を設けている。前記埋込層は前記埋込層上に形成されるデバイスの低抵抗化と共に、ソフトエラー及びラッチアップ耐性向上の為に用いられる。
【０００３】
また、前記エピタキシャル成長膜を用いた半導体基板にバイポーラデバイス又はＢｉＣＭＯＳデバイスを用いたＩＣを形成する場合、前記埋込層と前記エピタキシャル成長膜に形成した前記埋込層と同一導電型の不純物拡散層を接触させることにより、デバイス素子分離を行っている。
図１は従来の半導体装置の製造方法によるエピタキシャル成長膜を用いた埋込層を有する半導体基板の断面図である。
【０００４】
図１において、シリコン半導体基板１０１にイオンインプランテーション法により不純物をドーピングする。デバイス素子分離領域にはシリコン半導体基板１０１と同一導電型の不純物をドーピングする。イオンインプランテーション法によりドーピングされた前記不純物を拡散させると共に、イオンインプランテーション法によりシリコン半導体基板１０１に導入された結晶欠陥を回復する為のアニールを行う。前記アニールを行ったシリコン半導体基板１０１上にエピタキシャル成長膜１０２を形成した後、エピタキシャル成長膜１０２に不純物をドーピングする。デバイス素子分離領域にドーピングする前記不純物はシリコン半導体基板１０１及び埋込層１０３と同一導電型としている。エピタキシャル成長膜１０２に前記不純物をドーピングしたシリコン半導体基板１０１をアニールすることにより、エピタキシャル成長膜１０２にドーピングした前記不純物及び埋込層１０３が熱拡散し、各々拡散層１０４及び埋込層１０３を形成する。デバイス素子分離領域においては、埋込層１０３と拡散層１０４が接触することにより電気的なデバイス素子分離が成される。
【０００５】
【発明が解決しようとする課題】
上記の従来の製造方法により製造された半導体装置において、埋込層を有する半導体基板上にエピタキシャル成長膜を形成する前に、前記半導体基板に不純物をドーピングしたことによる前記半導体基板表面に導入された結晶欠陥を回復するためのアニールを行うことが不可欠である。Ｎ型の導電型の不純物よりもＰ型の導電型の不純物の方が前記半導体基板に導入された結晶欠陥が回復し難いことから、Ｐ型の導電型の不純物ドーピング条件（濃度、エネルギー、イオン種）により、前記アニール条件（温度、時間）を決定している。Ｐ型の導電型の不純物ドーピング条件に合せた前記アニールを行うと、前記埋込層の熱拡散量が大きい為、ＩＣチップ面積縮小化が難しいという問題があった。
【０００６】
前記半導体基板にドーピングするＰ型の導電型の不純物濃度を低くすることにより、前記アニール熱量低下による前記埋込層拡散量抑制が可能となるが、デバイス領域において高抵抗化すると共に、デバイス素子分離領域において前記エピタキシャル成長膜に形成する拡散層と前記埋込層とが非接触となり、デバイス素子分離が不可能となるという課題があった。
【０００７】
前記拡散層にドーピングする不純物濃度を高くすることにより、デバイス領域の高抵抗化抑制が可能であるが、 ＩＣチップ面積が大きくなると共に、デバイス領域の高濃度化によりデバイス特性が劣化するという課題があった。
前記拡散層及び前記埋込層を形成する為のアニール熱量を大きくすることにより、デバイス素子分離領域での電気的なデバイス素子分離構造形成は可能となるが、前記拡散層にドーピングする不純物濃度を高くする場合と同様にして、ＩＣチップ面積が大きくなる又は製造コストアップするという課題があった。
【０００８】
前記半導体基板のデバイス領域とデバイス素子分離領域にドーピングする不純物濃度を変えることによっても、デバイス領域での高抵抗化抑制とデバイス素子分離領域での電気的なデバイス素子分離構造形成が可能となるが、マスク工程が増えることによるＩＣ製造コストアップという課題があった。
本発明は以上のような点に着目してなされたもので、従来の埋込層を有する半導体基板上にエピタキシャル成長膜を形成する半導体装置の製造方法よりも半導体装置の製造時間短縮又はＩＣチップ面積縮小が可能となる半導体装置の製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は上記の課題を解決するために、次の手段を用いた。
（１）半導体基板全域乃至は一部の領域にＰ型の導電型の不純物をドーピングする工程と、前記半導体基板をアニールする工程と、前記半導体基板上にエピタキシャル成長膜を形成する工程と、前記エピタキシャル成長膜に不純物をドーピングする工程と、前記不純物をドーピングした前記半導体基板をアニールする工程とを有することを特徴とする半導体装置の製造方法。
【００１０】
（２）半導体基板全域乃至は一部の領域に不活性体をドーピングする工程と、前記半導体基板全域乃至は一部の領域、少なくとも前記不活性体をドーピングした領域にＰ型の導電型の不純物をドーピングする工程と、前記半導体基板をアニールする工程と、前記半導体基板上にエピタキシャル成長膜を形成する工程と、前記エピタキシャル成長膜に不純物をドーピングする工程と、前記不純物をドーピングした前記半導体基板をアニールする工程とを有することを特徴とする半導体装置の製造方法。
【００１１】
（３）半導体基板全域乃至は一部の領域にＰ型の導電型の不純物をドーピングする工程と、前記半導体基板上にエピタキシャル成長膜を形成する工程と、前記エピタキシャル成長膜に不純物をドーピングする工程と、前記不純物をドーピングした前記半導体基板をアニールする工程とを有することを特徴とする半導体装置の製造方法。
【００１２】
（４）前記半導体基板全域乃至は一部の領域にＰ型の導電型の不純物をドーピングする工程はイオンインプランテーション法を用いることを特徴とする半導体装置の製造方法。
（５）前記半導体基板全域乃至は一部の領域に不活性体をドーピングする工程はイオンインプランテーション法を用いることを特徴とする半導体装置の製造方法。
【００１３】
（６）前記半導体基板全域乃至は一部の領域にＰ型の導電型の不純物をドーピングする工程はプリデポジション法を用いることを特徴とする半導体装置の製造方法。
（７）前記半導体基板全域乃至は一部の領域にＰ型の導電型の不純物をドーピングする工程はＭＬＤ（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｄｏｐｉｎｇ）法を用いることを特徴とする半導体装置の製造方法。
【００１４】
【発明の実施の形態】
以下に、本発明の実施例を図面に基づいて説明する。
図２は本発明の製造方法による半導体装置の第一の実施例を示す模式的断面図である。図２において、シリコン半導体基板１０１、例えばＰ型の導電型の抵抗率２０〜３０Ω・ｃｍのシリコン半導体基板の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０21ａｔｍｓ／ｃｍ3、エピタキシャル成長膜１０２に形成するデバイスの低抵抗化と共に、ソフトエラー及びラッチアップ耐性向上のため、好ましくは１×１０18〜１×１０20ａｔｍｓ／ｃｍ3、より好ましくは１×１０19ａｔｍｓ／ｃｍ3の濃度で、イオンインプランテーション法によりドーピングし、アニール工程、例えば１１７５℃３時間のアニールにより、シリコン半導体基板１０１に導入されたドーピングダメージを回復する。
【００１５】
前記アニール後のシリコン半導体基板１０１上にエピタキシャル成長膜１０２、例えばガスソースとしてＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚９μｍで形成する。シリコン半導体基板１０１上のエピタキシャル成長膜１０２の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０18ａｔｍｓ／ｃｍ3、より好ましくは１×１０17ａｔｍｓ／ｃｍ3の濃度でドーピングし、アニール工程、例えば１１００℃６時間のアニールにより埋込層１０３及び拡散層１０４が形成される。この時、前記アニールにより埋込層１０３と拡散層１０４は接触している。これにより、電気的なデバイス素子分離構造が形成されることとなる。
【００１６】
図３はイオンインプランテーション法によりシリコン半導体基板にドーピングしたボロン濃度と、ボロンをドーピングした後、１１７５℃３時間アニールを行った時の前記シリコン半導体基板表面の結晶欠陥数との関係を示す図である。
図３において、シリコン半導体基板表面の結晶欠陥数はボロン濃度１×１０18ａｔｍｓ／ｃｍ3〜５×１０18ａｔｍｓ／ｃｍ3までは増加傾向を示し、ボロン濃度５×１０18ａｔｍｓ／ｃｍ3での結晶欠陥数をピークとして、ボロン濃度１×１０19ａｔｍｓ／ｃｍ3までは減少傾向を示し、ボロン濃度１×１０19ａｔｍｓ／ｃｍ3での結晶欠陥数をピークとしてボロン濃度１×１０19ａｔｍｓ／ｃｍ3以上は再び増加傾向を示す。
【００１７】
イオンインプランテーション法に用いられるＰ型の導電型の不純物、例えばボロンはＮ型の導電型の不純物、例えば砒素よりも原子量が小さいため、イオンインプランテーションによるシリコン半導体基板へのドーピングダメージが小さい。Ｐ型の導電型の不純物とＮ型の導電型の不純物を同じ濃度で、イオンインプランテーションした時のシリコン半導体基板表面状態を比較すると、Ｎ型の導電型の不純物をドーピングしたシリコン半導体基板表面は完全アモルファス状態になっているのに対して、Ｐ型の導電型の不純物をドーピングしたシリコン半導体基板表面は半アモルファス状態となっている場合がある。シリコン半導体基板上にエピタキシャル成長膜を形成する場合、エピタキシャル成長を行う前に、前記シリコン半導体基板をアニールして、イオンインプラテーションによりアモルファス化したシリコン半導体基板表面を単結晶化する必要がある。前記アニールによりシリコン半導体基板表面の結晶状態を回復させる場合、前記シリコン半導体基板表面状態は完全アモルファス化している方が再結晶化し易い。
【００１８】
本発明はシリコン半導体基板表面が完全アモルファス化するＰ型の導電型の不純物濃度を選択してドーピングすることにより、シリコン半導体基板に導入されたドーピングダメージを回復し易くし、エピタキシャル成長前に行うアニール熱量を抑制することが可能となる。アニール温度を下げる場合は各拡散層の熱拡散量を抑制できることとなり、アニール時間を短くする場合は製造ＴＡＴ短縮が可能となる。
【００１９】
図４は本発明の製造方法による半導体装置の第二の実施例を示す模式的断面図である。
図４において、シリコン半導体基板１０１、例えばＰ型の導電型の抵抗率２０〜３０Ω・ｃｍのシリコン半導体基板の全域乃至は一部の領域に不活性体、例えばアルゴンを１×１０15ａｔｍｓ／ｃｍ2のＤｏｓｅ量でイオンインプランテーション法によりドーピングし、 シリコン半導体基板１０１の全域乃至は一部の領域、少なくとも前記不活性体をドーピングした領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０21ａｔｍｓ／ｃｍ3、エピタキシャル成長膜１０２に形成するデバイスの低抵抗化と共に、ソフトエラー及びラッチアップ耐性向上のため、好ましくは１×１０18〜１×１０20ａｔｍｓ／ｃｍ3、より好ましくは１×１０19ａｔｍｓ／ｃｍ3の濃度で、イオンインプランテーション法によりドーピングし、アニール工程、例えば１１７５℃３時間のアニールにより、シリコン半導体基板１０１に導入されたドーピングダメージを回復する。
【００２０】
前記アニール後のシリコン半導体基板１０１上にエピタキシャル成長膜１０２、例えばガスソースとしてＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚９μｍで形成する。シリコン半導体基板１０１上のエピタキシャル成長膜１０２の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０18ａｔｍｓ／ｃｍ3、より好ましくは１×１０17ａｔｍｓ／ｃｍ3の濃度でドーピングし、アニール工程、例えば１１００℃６時間のアニールにより、埋込層１０３及び拡散層１０４が形成される。この時、前記アニールにより埋込層１０３と拡散層１０４は接触している。これにより、電気的なデバイス素子分離構造が形成されることとなる。
【００２１】
図５はイオンインプランテーション法によりシリコン半導体基板にドーピングしたアルゴン濃度と、アルゴンドーピング後の前記シリコン半導体基板抵抗率との関係を示した図である。
図５において、シリコン半導体基板抵抗率は、アルゴンＤｏｓｅ量１×１０14ａｔｍｓ／ｃｍ2から１×１０15ａｔｍｓ／ｃｍ2まで増加傾向を示し、アルゴンＤｏｓｅ量１×１０15ａｔｍｓ／ｃｍ2以上は、ほぼ一定となる。このことから、シリコン半導体基板のアルゴンインプランテーションによる前記シリコン半導体基板表面アモルファス化は、アルゴンＤｏｓｅ量１×１０14ａｔｍｓ／ｃｍ2からアモルファス化し始め、アルゴンＤｏｓｅ量１×１０15ａｔｍｓ／ｃｍ2において完全アモルファス化していることが伺える。よって、アルゴンＤｏｓｅ量１×１０15ａｔｍｓ／ｃｍ2とすれば、シリコン半導体基板への不純物ドーピング有無に関わらず、前記シリコン半導体基板表面は完全アモルファス化する。
【００２２】
シリコン半導体基板上にエピタキシャル成長膜を形成する場合、エピタキシャル成長を行う前に前記シリコン半導体基板をアニールして、イオンインプランテーションによりアモルファス化したシリコン半導体基板表面を再結晶化する必要がある。前記アニールによりシリコン半導体基板表面の結晶状態を回復させる場合、前記シリコン半導体基板表面状態は完全アモルファス化している方が再結晶化しやすい。
【００２３】
本発明はシリコン半導体基板表面が完全アモルファス化する不活性体濃度を選択してドーピングすることにより、シリコン半導体基板に導入されたドーピングダメージを回復し易くし、エピタキシャル成長前に行うアニール熱量を抑制することが可能となる。アニール温度を下げる場合は各拡散層の熱拡散量を抑制することとなり、アニール時間を短くする場合は製造TAT短縮が可能となる。
【００２４】
図６はイオンインプランテーション法によりシリコン半導体基板にドーピングしたボロン濃度と、ボロンとアルゴンをドーピングした後に１１７５℃３時間アニール行った時の前記シリコン半導体基板表面の結晶欠陥数との関係を示した図である。図６において、Ａｒドーピングによりボロン濃度に依存せず、シリコン半導体基板に結晶欠陥が無いことを示している。
【００２５】
アルゴンＤｏｓｅ量は、シリコン半導体基板にドーピングする不純物濃度を考慮して、前記シリコン半導体基板表面が完全アモルファス化するアルゴン及びＰ型の導電型の不純物濃度を調整すれば良いので、１×１０15ａｔｍｓ／ｃｍ2以下でも良いということは言うまでもない。
図７は本発明の製造方法による半導体装置の第三の実施例を示す模式的断面図である。図７において、シリコン半導体基板１０１、例えばＰ型の導電型の抵抗率２０〜３０Ω・ｃｍのシリコン半導体基板の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０20ａｔｍｓ／ｃｍ3〜１×１０22ａｔｍｓ／ｃｍ3の濃度でプリデポジション法によりドーピングし、シリコン半導体基板１０１上にエピタキシャル成長膜１０２、例えばガスソースとしてＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚９μｍで形成する。シリコン半導体基板１０１上のエピタキシャル成長膜１０２の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０18ａｔｍｓ／ｃｍ3、より好ましくは１×１０17ａｔｍｓ／ｃｍ3の濃度でドーピングし、アニール工程、例えば１１００℃６時間のアニールにより埋込層１０３及び拡散層１０４が形成される。この時、前記アニールにより埋込層１０３と拡散層１０４は接触している。これにより、電気的なデバイス素子分離構造が形成されることとなる。
【００２６】
図８はプリデポジション法によりシリコン半導体基板にドーピングしたボロン濃度と、ボロンをドーピングした後の前記シリコン半導体基板表面の結晶欠陥数との関係を示した図である。図８において、シリコン半導体基板表面の結晶欠陥数は前記シリコン半導体基板にドーピングした不純物濃度に依存せず、シリコン半導体基板にドーピングダメージが無いことを示している。プリデポジション法は高濃度不純物ガラス中の不純物を固相拡散により、前記シリコン半導体基板に熱拡散させる方法であるので、イオンインプランテーション法とは異なり、不純物ドーピングによる前記シリコン半導体基板に導入される結晶欠陥が無い。
【００２７】
よって、埋込層をプリデポジション法によりドーピングしたシリコン半導体基板は、不純物ドーピング後に前記シリコン半導体基板のドーピングダメージを回復させるためのアニールを行う必要が無いので、前記アニール分の製造ＴＡＴを短縮することが可能となる。
図９は本発明の製造方法による半導体製造装置の第四の実施例を示す模式的断面図である。図９において、シリコン半導体基板１０１、例えばＰ型の導電型の抵抗率２０〜３０Ω・ｃｍのシリコン半導体基板の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０20ａｔｍｓ／ｃｍ3〜１×１０22ａｔｍｓ／ｃｍ3の濃度で、ＭＬＤ（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｄｏｐｉｎｇ）法によりドーピングし、シリコン半導体基板１０１上にエピタキシャル成長膜１０２、例えばガスソースとしてＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚９μｍで形成する。シリコン半導体基板１０１上のエピタキシャル成長膜１０２の全域乃至は一部の領域にＰ型の導電型の不純物、例えばボロンを１×１０16〜１×１０18ａｔｍｓ／ｃｍ3、より好ましくは１×１０17ａｔｍｓ／ｃｍ3の濃度でドーピングし、アニール工程、例えば１１００℃６時間のアニールにより埋込層１０３及び拡散層１０４が形成される。この時、前記アニールにより埋込層１０３と拡散層１０４は接触している。これにより、電気的なデバイス素子分離構造が形成されることとなる。
【００２８】
図１０はＭＬＤ法によりシリコン半導体基板にドーピングしたボロン濃度と、ＭＬＤ法によりボロンをドーピングした後の前記シリコン半導体基板表面の結晶欠陥数との関係を示した図である。
図１０において、シリコン半導体基板表面の結晶欠陥数は前記シリコン半導体基板にドーピングした不純物濃度に依存せず、前記シリコン半導体基板にドーピングダメージが無いことを示している。ＭＬＤ法は、例えば公開番号４０３−１７３４７６に開示されているような方法を用いて、不純物を前記シリコン半導体基板に熱拡散させるので、プリデポジション法と同様にして、イオンインプランテーション法とは異なり、不純物ドーピングによる前記シリコン半導体基板に導入される結晶欠陥が無い。
【００２９】
よって、埋込層をＭＬＤ法によりドーピングしたシリコン半導体基板は、不純物ドーピング後に前記シリコン半導体基板のドーピングダメージを回復させるためのアニールを行う必要が無いので、前記アニール分の製造ＴＡＴを短縮することが可能となる。
また、ＭＬＤ法によりシリコン半導体基板に不純物をドーピングする場合は、プリデポジション法よりも埋込層濃度を高精度で制御することが可能となる。
【００３０】
なお、本発明の製造方法による半導体製造装置の第一及び第二及び第三及び第四の実施例において、シリコン半導体基板にドーピングするＰ型の導電型の不純物はボロンの代わりにＢＦ2を用いても良い。
本発明の製造方法による半導体製造装置の第二の実施例において、シリコン半導体基板にドーピングする不活性体はアルゴンに限らず、他の不活性体を用いても良い。
【００３１】
本発明の製造方法による半導体製造装置の第一及び第二及び第三及び第四の実施例において、シリコン半導体基板はＰ型の導電型のシリコン半導体基板の代わりに、Ｎ型の導電型のシリコン半導体基板を用いても良く、基板の抵抗率も２０〜３０Ω・ｃｍに限らず、他の抵抗率、例えば５〜１０Ω・ｃｍのシリコン半導体基板を用いても良い。
【００３２】
本発明の製造方法による半導体装置の第一及び第二及び第三及び第四の実施例において、シリコン半導体基板上に形成するエピタキシャル成長膜厚は９μｍに限らず、任意の膜厚を選択可能である。選択した前記エピタキシャル成長膜厚にあわせた前記エピタキシャル成長膜形成後にドーピングする不純物濃度又はアニール熱量を選択すれば良いことは言うまでもない。
【００３３】
図１１は本発明の半導体装置の製造方法を示す第一の工程順断面図である。図１１（ａ）は、シリコン半導体基板１０１に熱酸化膜１０６を膜厚１００００Å形成し、埋込層１０３を形成する箇所をエッチングによりパターニングした様子を示している。
図１１（ｂ）は、イオンインプランテーション法により、Ｐ型の導電型の不純物をシリコン半導体基板１０１にドーピングした様子を示している。
【００３４】
図１１（ｃ）は、図１１（ｂ）においてドーピングした不純物を熱拡散させると共に、シリコン半導体基板１０１のドーピングダメージを回復させるアニールを行った様子を示している。
図１１（ｄ）は、シリコン半導体基板１０１上の熱酸化膜１０６をエッチングにより除去し、シリコン半導体基板１０１上にエピタキシャル成長膜１０２を形成した様子を示している。
【００３５】
図１１（ｅ）は、エピタキシャル成長膜１０２に不純物をドーピングし、アニールしたことにより埋込層１０３及び拡散層１０４が形成された様子を示している。
図１２は本発明の半導体装置の製造方法を示す第二の工程順断面図である。図１２（ａ）は、シリコン半導体基板１０１に熱酸化膜１０６を膜厚１００００Å形成し、埋込層１０３を形成する箇所をエッチングによりパターニングした様子を示している。
【００３６】
図１２（ｂ）は、イオンインプランテーション法により、不活性体をシリコン半導体基板１０１にドーピングした様子を示している。
図１２（ｃ）は、イオンインプランテーション法により、Ｐ型の導電型の不純物をシリコン半導体基板１０１にドーピングした様子を示している。
図１２（ｄ）は、図１２（ｂ）及び図１２（ｃ）においてドーピングした不活性体及び不純物を拡散させると共に、シリコン半導体基板１０１のドーピングダメージを回復させるアニールを行った様子を示している。
【００３７】
図１２（ｅ）は、シリコン半導体基板１０１上の熱酸化膜１０６をエッチングにより除去し、シリコン半導体基板１０１上にエピタキシャル成長膜１０２を形成した様子を示している。
図１２（ｆ）は、エピタキシャル成長膜１０２に不純物をドーピングし、アニールしたことにより埋込層１０３及び拡散層１０４が形成された様子を示している。
【００３８】
図１３は本発明の半導体装置の製造方法を示す第三の工程順断面図である。図１３（ａ）は、シリコン半導体基板１０１に熱酸化膜１０６を膜厚１００００Å形成し、埋込層１０３を形成する箇所をエッチングによりパターニングした様子を示している。
図１３（ｂ）は、プリデポジション法によりＰ型の導電型の不純物をシリコン半導体基板１０１にドーピングした様子を示している。
【００３９】
図１３（ｃ）は、シリコン半導体基板１０１上の熱酸化膜１０６をエッチングにより除去し、シリコン半導体基板１０１上にエピタキシャル成長膜１０２を形成した様子を示している。
図１３（ｄ）は、エピタキシャル成長膜１０２に不純物をドーピングし、アニールしたことにより埋込層１０３及び拡散層１０４が形成された様子を示している。
【００４０】
図１４は本発明の半導体装置の製造方法を示す第四の工程順断面図である。図１４（ａ）は、シリコン半導体基板１０１に熱酸化膜１０６を膜厚１００００Å形成し、埋込層１０３を形成する箇所をエッチングによりパターニングした様子を示している。
図１４（ｂ）は、ＭＬＤ法によりＰ型の導電型の不純物をシリコン半導体基板１０１にドーピングした様子を示している。
【００４１】
図１４（ｃ）は、シリコン半導体基板１０１上の熱酸化膜１０６をエッチングにより除去し、シリコン半導体基板１０１上にエピタキシャル成長膜１０２を形成した様子を示している。
図１４（ｄ）は、エピタキシャル成長膜１０２に不純物をドーピングし、アニールしたことにより埋込層１０３及び拡散層１０４が形成された様子を示している。
【００４２】
【発明の効果】
上述したように、本発明による半導体装置の製造方法において、シリコン半導体基板にイオンインプランテーション法によりドーピングするＰ型の導電型の不純物濃度を前記シリコン半導体基板表面が完全アモルファス化する濃度とすることにより、前記シリコン半導体基板表面の再結晶化の為のアニール熱量を抑制することが可能となり、ＩＣチップ面積縮小化もしくはＩＣ製造ＴＡＴ短縮が可能となる。特に、不活性体をイオンインプランテーション法によりドーピングする場合はＰ型の導電型の不純物濃度制約が無くなり、任意のＰ型の導電型の不純物濃度を選択することができると共に、更にＩＣチップ面積縮小化もしくはＩＣ製造ＴＡＴ短縮が可能となる。。
【００４３】
また、シリコン半導体基板にプリデポジション法又はＭＬＤ法によりＰ型の導電型の不純物をドーピングする場合は、イオンインプランテーション法により不純物をドーピングする場合と異なり、シリコン半導体基板に導入されるドーピングダメージが無い為に、シリコン半導体基板表面再結晶化の為のアニールを行う必要が無い。これにより、シリコン半導体基板にイオンインプランテーション法により不純物ドーピングするよりも、更にＩＣチップ面積縮小化もしくはＩＣ製造ＴＡＴ短縮が可能となる。
【００４４】
シリコン半導体基板の不純物ドーピングをＭＬＤ法とすれば、プリデポジション法よりも埋込層濃度制御を高精度とすることができるので、安価、高性能な半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】図１は、従来の製造方法により作製された半導体装置を示す模式的断面図である。
【図２】図２は、本発明の製造方法により作製された半導体装置の第一の実施例を示す模式的断面図である。
【図３】図３は、イオンインプランテーション法によりシリコン半導体基板にドーピングした不純物濃度と、アニール後の前記シリコン半導体基板表面の結晶欠陥数との関係を示す図である。
【図４】図４は、本発明により作製された第二の実施例を示す模式的断面図である。
【図５】図５は、イオンインプランテーション法によりシリコン半導体基板にドーピングした不活性体濃度と、前記シリコン半導体基板抵抗率との関係を示す図である。
【図６】図６は、イオンインプランテーション法によりシリコン半導体基板に不純物と不活性体をドーピングした不純物濃度と、アニール後の前記シリコン半導体基板表面の結晶欠陥数との関係を示す図である。
【図７】図７は、本発明の製造方法により作製された半導体装置の第三の実施例を示す模式的断面図である。
【図８】図８は、プリデポジション法によりシリコン半導体基板にドーピングした不純物濃度と、前記シリコン半導体基板表面の結晶欠陥数との関係を示す図である。
【図９】図９は、本発明の製造方法により作製された半導体装置の第四の実施例を示す模式的断面図である。
【図１０】図１０は、ＭＬＤ法によりシリコン半導体基板にドーピングした不純物濃度と、前記シリコン半導体基板表面の結晶欠陥数との関係を示す図である。
【図１１】図１１は、本発明の製造方法を示す第一の工程順断面図である。
【図１２】図１２は、本発明の製造方法を示す第二の工程順断面図である。
【図１３】図１３は、本発明の製造方法を示す第三の工程順断面図である。
【図１４】図１４は、本発明の半導体装置の製造方法を示す第四の工程順断面図である。
【符号の説明】
１０１ シリコン半導体基板
１０２ エピタキシャル成長膜
１０３ 埋込層
１０４ 拡散層
１０５ 不活性体層
１０６ 熱酸化膜
１０７ 高濃度不純物ガラス
１０８ 高濃度不純物膜
Claims (1)
- Ｐ型の半導体基板全域乃至は一部の領域にＰ型の導電型であるボロン不純物をイオンインプランテーション法により１×１０19ａｔｍｓ／ｃｍ3ドーピングする工程と、次に、前記半導体基板をアニールする工程と、次に、前記半導体基板上にＮ型導電型のエピタキシャル成長膜を形成する工程と、次に、前記エピタキシャル成長膜の、前記半導体基板の不純物をドーピングされた領域と重なる領域にＰ型導電型であるボロン不純物をドーピングする工程と、次に、前記不純物をドーピングした前記エピタキシャル成長膜をアニールする工程とを有することを特徴とする半導体装置の製造方法。
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