JPH05102173A - 半導体基板の製法 - Google Patents

半導体基板の製法

Info

Publication number
JPH05102173A
JPH05102173A JP3257732A JP25773291A JPH05102173A JP H05102173 A JPH05102173 A JP H05102173A JP 3257732 A JP3257732 A JP 3257732A JP 25773291 A JP25773291 A JP 25773291A JP H05102173 A JPH05102173 A JP H05102173A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
conductivity type
region
crystal layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3257732A
Other languages
English (en)
Inventor
Hisashi Sakagami
寿司 坂上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP3257732A priority Critical patent/JPH05102173A/ja
Publication of JPH05102173A publication Critical patent/JPH05102173A/ja
Priority to US08/299,661 priority patent/US5406112A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66272Silicon vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/732Vertical transistors
    • H01L29/7322Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【目的】 半導体基板に該半導体基板の導電型と異なる
導電型の半導体結晶層を形成するのに、その結晶層の厚
さを変えて厚い結晶層を容易に形成できる半導体基板の
製法を提供する。 【構成】 第1の導電型の半導体基板に低濃度の第2の
導電型拡散層であるバリドウェルを形成し、その上に第
2の導電型の半導体結晶をエピタキシャル成長して、前
記拡散層と前記エピタキシャル成長した半導体結晶層の
不純物濃度をほぼ同程度になるように形成する。この基
板を使用する応用例として、前記バリドウェルを従来の
縦型トランジスタのバリドレイヤの代りに使用して縦型
トランジスタを形成できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体基板表面にバリド
ウェルを形成し、その上にさらに半導体結晶層をエピタ
キシャル成長する半導体基板の製法に関する。さらに詳
しくは、バリドウェルの濃度をエピタキシャル成長層の
濃度と同程度に形成した半導体基板の製法に関する。
【0002】
【従来の技術】従来、半導体装置を製造するのに、半導
体基板上に異なる導電型の半導体結晶層を形成して回路
を形成するばあいが多い。このばあい、その境界にバリ
ドレイヤとか他の導電型領域を埋め込むばあいもある。
たとえばp型半導体基板に縦型のpnpトランジスタを
形成するばあいに、コレクタ電流が基板側に逃げないよ
うにバリドレイヤ(埋込層)の形成が行われる。
【0003】図9にp型半導体基板にpnpトランジス
タを形成した半導体構造の断面説明図を示す。同図で1
はp型半導体基板、2は半導体基板1の表面に形成した
不純物領域が、エピタキシャル成長による半導体結晶層
3の形成時に半導体結晶層まで拡散して形成されたn+
型のバリドレイヤ、4はバリドレイヤ2の形成後に不純
物領域にp型不純物を注入しておき、半導体結晶層3の
形成時に拡散して形成されたp+ 型のコレクタ領域で、
p型領域5に連結されコレクタ電極Cに接続されてい
る。6は素子間絶縁用のアイソレーションである。E、
Bはそれぞれエミッタ、コレクタ電極である。このバリ
ドレイヤ2はコレクタ電流が基板側に漏れないようにす
るため、設けられている。
【0004】また、このようなたとえば、n+ 型のバリ
ドレイヤ上にp+ 型層を形成する方法として2段エピ成
長で形成する方法もとられている。これは図10に示すよ
うにp型半導体基板1に第1層のn型エピタキシャル成
長層7を形成しAs + などを注入し拡散してバリドレイ
ヤ2を形成し、さらに第2層のn型エピタキシャル成長
層8を形成する。ついでその第2層のエピタキシャル成
長層8にB+ などのアクセプタ不純物を注入して拡散す
ることによりp+ 領域を形成する。
【0005】
【発明が解決しようとする課題】従来の半導体基板上に
異なる導電型半導体結晶層を厚く形成するばあい、素子
間分離のアイソレーションの拡散が深くなり、横に広が
って広い面積を占有するという問題があり、基板上の場
所によって異なる導電型の半導体結晶層の厚い部分と薄
い部分を形成したいという要請がある。
【0006】また、従来の縦型トランジスタのバリドレ
イヤの形成は、基板側にコレクタ電流が漏れないように
するため、不純物濃度の高いn+ (またはp+ )のバリ
ドレイヤとして形成されるが、つぎの工程でオートドー
ピングが起り易くp+ 領域の幅が狭くなり、低抵抗をえ
られないという問題がある。さらにn+ 領域上ではn+
の不純物のせりあがりが大きいため、濃度の高いpn接
合を形成することができない。またp+ 領域の幅が狭く
なるためp+ 領域とn+ 領域の耐圧を上げることができ
ない。
【0007】一方2段エピ成長のばあい、n+ 領域上に
高濃度の接合をつくることができるがエピタキシャル成
長を2回行わなければならないため、製造コストが大き
くなるという問題がある。
【0008】本発明はこのような状況に鑑み、従来の問
題を解消した半導体基板上への他の導電型の半導体結晶
層を形成する方法を提供することを目的とする。
【0009】本発明ではさらに、前記方法を応用して従
来の欠点を解消した縦型トランジスタを提供することを
目的とする。
【0010】
【課題を解決するための手段】本発明による半導体基板
の製法は、第1の導電型の半導体基板に第2の導電型の
半導体結晶層を形成する方法であって、前記半導体基板
表面にパターニングする工程と、該パターニングにより
形成された開口部より第2の導電型の不純物イオンをイ
オン打込みする工程と、該イオン打込みされた半導体基
板を熱処理して前記不純物の拡散領域であるバリドウェ
ルを形成する工程と、前記半導体基板表面に第2の導電
型の半導体結晶層をエピタキシャル成長する工程とから
なり、該エピタキシャル成長後に前記バリドウェルの不
純物濃度が前記エピタキシャル成長された半導体結晶層
の不純物濃度とほぼ同程度になるように形成されてなる
ことを特徴とする。
【0011】さらに本発明による縦型トランジスタは、
第1の導電型の半導体基板と、該半導体基板表面に形成
された第2の導電型のバリドウェルと、該バリドウェル
の上面に形成された第1の導電型でコレクタまたはエミ
ッタを形成する第1の領域と、該第1の領域の上にエピ
タキシャル成長された第2の導電型のベース領域と、該
ベース領域の表面に形成された第1の導電型の第2の領
域とからなり、前記エピタキシャル成長された層の不純
物濃度が前記バリドウェルの不純物濃度とほぼ同程度に
形成したことにある。
【0012】
【作用】本発明によれば、半導体基板表面にバリドウェ
ルを形成してその上にエピタキシャル成長により半導体
結晶層を形成しているため、アイソレーション領域では
基板の導電型と同一導電型の下側アイソレーション領域
を形成でき、その部分での半導体結晶層の厚さを薄くで
きる。そのためアイソレーションの形成は浅い拡散でで
き横広がりを生じない。またその間の領域はバリドウェ
ルとエピタキシャル成長の層とをほぼ同一の濃度にして
いるため深い半導体結晶層として利用でき、また耐圧も
向上する。
【0013】またこのバリドウェルを利用して縦型トラ
ンジスタを形成すると、バリドウェルの濃度はエピタキ
シャル成長層と同程度で低いため、従来のようにコレク
タ領域が高い濃度のバリドレイヤにおされることなく、
広く、しかも高濃度のコレクタ領域を維持でき、抵抗値
は小さくなるため、増幅率は大きく、消費電力は小さ
く、しかもコレクタの耐圧が高い縦型トランジスタとし
て動作する。
【0014】
【実施例】つぎに本発明について図面を参照しながら説
明する。図1〜5は本発明の半導体基板の製法を示す各
工程図である。
【0015】まず図1に示すように、半導体基板1の表
面にパターニングして開口部10を形成する。具体例とし
ては、酸化法により約1100℃、約120 分の熱処理をして
SiO2 膜11を形成し、ホトレジスを塗布して部分的に
エッチング除去することにより開口部10を形成する。
【0016】つぎに、図2に示すように半導体基板の導
電型と異なる導電型の不純物をイオン打込みする。具体
例としては、基板表面全体に熱酸化法によりPAD S
iO2 膜12を1000オングストローム形成し、p型の半導
体基板1のときはP+ またはAs + のイオンをドース量
1014cm-2でイオン打込みした。このPAD SiO2
12はイオン打込みの際、およびつぎの熱処理工程で半導
体基板表面を保護して結晶欠陥などが生じにくいように
したものである。
【0017】つぎに図3に示すように、熱処理をして不
純物を拡散し、バリドウェル9を形成する。具体例とし
ては約1230℃、約1200分の熱処理をした。この熱処理に
よりイオン打込みされたイオンが充分拡散され、活性化
される。
【0018】この熱処理時間による半導体基板の深さ方
向と不純物濃度の関係は図6に示すように、拡散時間を
長くする(図6のt3 )ことにより、深い範囲にわたっ
て均一な不純物濃度がえられ、また拡散時間を短くする
(図6のt1 )ことにより、不純物源の方の不純物濃度
が高く、深くなるに従って急激に低くなる。そのため不
純物源と拡散時間により不純物濃度のフラットな状態を
形成でき、そのような状態にしておくことにより、つぎ
のエピタキシャル成長時にp+ 領域の方へのせりあがり
も抑制できる。またイオン打込みによる不純物の注入量
を調整することにより、不純物濃度も調整でき、この両
者の調整によりバリドウェルの濃度も自由に調整でき
る。
【0019】つぎに図4に示すように、アイソレーショ
ン形成場所にイオン打込みをし、半導体基板表面の保護
膜を除去して半導体結晶層をエピタキシャル成長する
(図5)。具体例としては、SiO2 膜11を部分的にエ
ッチング除去し、ボロンイオンB+ をドース量1014cm-2
の条件でイオン打込みしたのち、半導体基板1上のSi
2 膜をフッ酸液ですべて腐蝕除去し、エピタキシャル
成長炉でジクロルシランのガスを導入して約1100℃で気
相反応させることによりn型のシリコンをエピタキシャ
ル成長して半導体結晶層3を約5μm形成した。この際
エピタキシャル成長時の温度により、イオン打込みされ
たB+ が半導体基板1に拡散すると共に、半導体結晶層
3にも不純物が拡散し下側のアイソレーション領域6aが
形成される。
【0020】このエピタキシャル成長後のバリドウェル
9の不純物濃度は、前述のように熱処理時間と、イオン
打込みした不純物の濃度で決まるためイオン打込みの際
の量を制御しておき、バリドウェル9の不純物濃度がエ
ピタキシャル成長された半導体結晶層3の濃度と同程度
になるように形成する。ここで同程度とは不純物濃度で
1桁位の差があっても問題にはならない。
【0021】この状態で半導体基板1上に第2の導電型
の半導体結晶層3が形成され、下側アイソレーション領
域6aの形成されたところはn型半導体結晶層3が薄く形
成され、その間に挟まれたところは厚く半導体結晶層3
が形成されている。
【0022】つぎに、この基板を利用した本発明の縦型
トランジスタの実施例について説明する。図7は本発明
を使用し縦型pnpトランジスタを形成した半導体構造
の断面説明図である。図7において、符号1〜6は図9
と同じで、9は不純物濃度がn型のエピタキシャル層3
と同程度の1016〜1017に形成されたバリドウェルであ
る。すなわち、本発明においては、従来、バリドレイヤ
として高不純物領域に形成されていたのを、低濃度のエ
ピタキシャル成長層と同程度の濃度に形成されたバリド
ウェル9とし、その上にp+ 領域を形成して縦型トラン
ジスタのコレクタ領域4としたものである。この構成に
することにより、コレクタ領域4にバリドウェル9から
のせりあがりが殆んどなく、コレクタ領域4が圧迫され
て狭くならないため、低抵抗値(従来の40%減)をうる
ことができた。
【0023】この本発明によるバリドウェル9とコレク
タ領域4の不純物濃度の関係を従来の不純物濃度の関係
と対比して図8に示す。図8において、横軸は図7の半
導体構造のF- F線で切断した面の基板表面(A点)か
ら基板裏面(D点)に向かった深さを表わし、縦軸は不
純物濃度(cm-3)を表わしている。また図8において、
実線が本実施例、点線は従来例の不純物元素の濃度分布
を示している。図8から明らかなように、本発明によれ
ばバリドウェル9の濃度がエピタキシャル層3の濃度と
ほぼ同程度に形成されているため、p型のコレクタ領域
は全然狭められておらず、高濃度を維持できており、低
抵抗に形成されていることがわかる。一方従来のバリド
レイヤ2で形成された不純物濃度(図8の点線)は、バ
リドレイヤ2のn+ 型のところでピーク1019cm-3の高濃
度を示し、バリドレイヤ2からのせりあがりにより、コ
レクタ領域4は圧迫されて狭くなりそのp型の濃度も低
くなっていることがわかる。
【0024】つぎに、本発明の一実施例である縦型トラ
ンジスタの製法について説明する。
【0025】前述の図1〜3に示した半導体基板の製法
と同工程を行うことによりバリドウェル9を形成する。
つぎに図4の工程のアイソレーション形成場所にイオン
打込みする際に、バリドウェル1の表面にも目抜き孔を
形成して同様にB+ イオンを打込んでおく。そののち図
5の工程で説明したのと同様の条件でエピタキシャル成
長することにより下側のアイソレーション領域6aが形成
されるのと同様にコレクタ領域4が形成される。
【0026】そののち、このエピタキシャル成長された
エピタキシャル層3にコレクタ領域4と接続するp型領
域5およびエミッタ領域(p型)、アイソレーション6
を形成することにより図7に示したトランジスタを形成
できる。
【0027】
【発明の効果】以上説明したように、本発明によれば、
半導体基板に該半導体基板の導電型と異なる導電型の半
導体結晶層を形成するのに、拡散とエピタキシャル成長
を併用してほぼ同じ濃度の半導体結晶層を形成するた
め、反対導電型の半導体結晶層の厚さを変えて形成する
ことができる。
【0028】その結果アイソレーション領域では浅い拡
散でアイソレーションを形成でき、横広がりを防止でき
る。一方、回路構成部分は深い半導体結晶層がえられ、
縦型の素子構造の形成も行うことができる。
【0029】さらに本発明の半導体基板の製法を応用し
て、従来のバリドレイヤを利用した縦型トランジスタの
バリドレイヤの代りに、前述のバリドウェルを形成して
縦型トランジスタを構成することにより、従来のような
コレクタ領域が狭められて抵抗が増大するということが
なく、高増幅率、消費電力の低減など、トランジスタの
性能を大幅に向上することができる。
【図面の簡単な説明】
【図1】本発明の一実施例である製法の一工程を示す断
面説明図である。
【図2】本発明の一実施例である製法の一工程を示す断
面説明図である。
【図3】本発明の一実施例である製法の一工程を示す断
面説明図である。
【図4】本発明の一実施例である製法の一工程を示す断
面説明図である。
【図5】本発明の一実施例である製法の一工程を示す断
面説明図である。
【図6】半導体基板への不純物拡散状態を説明する図で
ある。
【図7】本発明による縦型トランジスタの構造の断面説
明図である。
【図8】縦型トランジスタを形成した半導体基板の不純
物濃度を示す図である。
【図9】従来の縦型トランジスタの構造の断面説明図で
ある。
【図10】従来の2段エピでバリドレイヤを形成した例
の断面説明図である。
【符号の説明】
1 半導体基板 3 半導体結晶層 4 コレクタ領域 9 バリドウェル E エミッタ電極 B ベース電極 C コレクタ電極

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 第1の導電型の半導体基板に第2の導電
    型の半導体結晶層を形成する方法であって、前記半導体
    基板表面にパターニングする工程と、該パターニングに
    より形成された開口部より第2の導電型の不純物イオン
    をイオン打込みする工程と、該イオン打込みされた半導
    体基板を熱処理して前記不純物の拡散領域であるバリド
    ウェルを形成する工程と、前記半導体基板表面に第2の
    導電型の半導体結晶層をエピタキシャル成長する工程と
    からなり、該エピタキシャル成長後に前記バリドウェル
    の不純物濃度が前記エピタキシャル成長された半導体結
    晶層の不純物濃度とほぼ同程度になるように形成されて
    なる半導体基板の製法。
  2. 【請求項2】 第1の導電型の半導体基板と、該半導体
    基板表面に形成された第2の導電型のバリドウェルと、
    該バリドウェルの上面に形成された第1の導電型でコレ
    クタまたはエミッタを形成する第1の領域と、該第1の
    領域の上にエピタキシャル成長された第2の導電型のベ
    ース領域と、該ベース領域の表面に形成された第1の導
    電型の第2の領域とからなり、前記エピタキシャル成長
    された層の不純物濃度が前記バリドウェルの不純物濃度
    とほぼ同程度であることを特徴とする縦型トランジス
    タ。
JP3257732A 1991-10-04 1991-10-04 半導体基板の製法 Pending JPH05102173A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3257732A JPH05102173A (ja) 1991-10-04 1991-10-04 半導体基板の製法
US08/299,661 US5406112A (en) 1991-10-04 1994-09-02 Semiconductor device having a buried well and a crystal layer with similar impurity concentration

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3257732A JPH05102173A (ja) 1991-10-04 1991-10-04 半導体基板の製法

Publications (1)

Publication Number Publication Date
JPH05102173A true JPH05102173A (ja) 1993-04-23

Family

ID=17310330

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3257732A Pending JPH05102173A (ja) 1991-10-04 1991-10-04 半導体基板の製法

Country Status (2)

Country Link
US (1) US5406112A (ja)
JP (1) JPH05102173A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567978A (en) * 1995-02-03 1996-10-22 Harris Corporation High voltage, junction isolation semiconductor device having dual conductivity tape buried regions and its process of manufacture
US5929506A (en) * 1996-12-06 1999-07-27 Texas Instrument Incorporated Isolated vertical PNP transistor and methods for making same in a digital BiCMOS process

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3573573A (en) * 1968-12-23 1971-04-06 Ibm Memory cell with buried load impedances
JPS586168A (ja) * 1981-07-02 1983-01-13 Matsushita Electronics Corp 半導体集積回路
US5065214A (en) * 1986-09-26 1991-11-12 Analog Devices, Incorporated Integrated circuit with complementary junction-isolated bipolar transistors
JPH02266530A (ja) * 1989-04-06 1990-10-31 Sony Corp 半導体装置

Also Published As

Publication number Publication date
US5406112A (en) 1995-04-11

Similar Documents

Publication Publication Date Title
US6756604B2 (en) Si-Ge base heterojunction bipolar device
KR19990013112A (ko) 모스 트랜지스터 및 그 제조방법
US4499657A (en) Method of making a semiconductor device having protected edges
US4535529A (en) Method of making semiconductor devices by forming an impurity adjusted epitaxial layer over out diffused buried layers having different lateral conductivity types
JPH1167786A (ja) 半導体装置及びその製造方法
KR100498503B1 (ko) 바이폴라 접합 트랜지스터 및 그 제조 방법
JPH10173174A (ja) 半導体装置とその製造方法
JPH0521448A (ja) 半導体装置の製造方法
JPH05102173A (ja) 半導体基板の製法
US20030062598A1 (en) Method for manufacturing and structure of semiconductor device with sinker contact region
JPS58200554A (ja) 半導体装置の製造方法
US7164186B2 (en) Structure of semiconductor device with sinker contact region
KR0151122B1 (ko) 바이폴라소자의 제조방법
JP3300645B2 (ja) 半導体装置及びその製造方法
KR100305674B1 (ko) 가변용량 다이오드 및 그 제조방법
JP2846329B2 (ja) 半導体装置の製造方法
KR0154307B1 (ko) 반도체장치의 제조방법
JPS61208235A (ja) 半導体装置の製造方法
JPH01108772A (ja) バイポーラトランジスタの製造方法
JP4691224B2 (ja) 注入ステップを使用して半導体デバイスを製造する方法およびこの方法により製造されるデバイス
KR920005127B1 (ko) 선택적 에피택시를 이용한 자기정합된 바이폴라 트랜지스터의 제조방법
JPH0555204A (ja) 半導体装置の製造方法
JPS61136267A (ja) バイポ−ラ半導体装置
JPH0845953A (ja) 半導体装置
JPS63144567A (ja) 半導体装置の製造方法