JPH1167786A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH1167786A
JPH1167786A JP9228035A JP22803597A JPH1167786A JP H1167786 A JPH1167786 A JP H1167786A JP 9228035 A JP9228035 A JP 9228035A JP 22803597 A JP22803597 A JP 22803597A JP H1167786 A JPH1167786 A JP H1167786A
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
impurity concentration
well
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9228035A
Other languages
English (en)
Inventor
Chihiro Tadokoro
千広 田所
Junichi Yamashita
潤一 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9228035A priority Critical patent/JPH1167786A/ja
Priority to US09/003,359 priority patent/US6060745A/en
Priority to KR1019980014566A priority patent/KR100292718B1/ko
Priority to DE19818518A priority patent/DE19818518C2/de
Publication of JPH1167786A publication Critical patent/JPH1167786A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/923—Diffusion through a layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 ＰＮ接合を有する半導体装置に於けるオン抵
抗及び耐圧のバラツキ値を共に小さくする。 【解決手段】 高不純物濃度のｎ＋Ｓｉ基板１の表面Ｓ
１より深さＤの位置までに、低不純物濃度のｎ−層２Ｅ
をエピタキシャル成長させる。そして、表面Ｓ１よりｎ
−層２Ｅ内にリンＰをイオン注入する。その後、表面Ｓ
１上に熱酸化によりＳｉＯ2膜１８を形成し、ＳｉＯ2膜
に開孔１９を形成する。更に開孔を利用してｐ型不純物
をイオン注入後のｎ−層２Ｅ内に注入し、熱処理によっ
てｐ型不純物を拡散することで、ｐ型拡散層（ウエル）
を表面Ｓ１より所定の深さの位置までに形成する。これ
により、ｎ−層２Ｅに代わって、表面Ｓ１側より単調減
少をなし、界面ＢＳ側において極小値を有する不純物濃
度分布を備えたｎ層が形成される。その後、所定の電極
等を形成して素子を完成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わるものであり、特に、ＰＮ接合を有する
半導体装置、例えばダイオードや縦型ＭＯＳＦＥＴ等の
デバイスにおいて、その耐圧のバラツキ及びオン抵抗の
バラツキを共により一層小さくさせるための技術に関す
るものである。
【０００２】
【従来の技術】以下、耐圧６０Ｖ以下の縦型ＭＯＳＦＥ
Ｔについて、その従来の製造方法を図によって説明す
る。図２１〜図３２は、従来の製造工程の一例を示す縦
断面図である。
【０００３】先ず、図２１に示すように、高濃度のｎ＋
型シリコン基板１０を準備する。そして、同基板１０の
第１主面１０Ｓ１からその内部に向けて、図２２に示す
ように、厚みＤの低濃度のｎ層１１をエピタキシャル成
長させる。次に、図２３に示すように、ｎ層１１の第１
主面１１Ｓ１上にＳｉＯ2膜１８を熱酸化法により形成
し、更に図２４に示すように、ＳｉＯ2膜１８に開孔１
９を形成した上で、開孔１９を利用してｐ型不純物をｎ
層１１内にイオン注入する。そして、図２５に示すよう
に、注入された不純物を拡散させ、その後、ＳｉＯ2膜
１８を除去することで、図２６に示されるｐ型の不純物
領域１２を形成する。
【０００４】その後、図２７に示すように、ゲート酸化
膜１３を熱酸化により形成し、さらに、図２８に示すよ
うに、ゲート酸化膜１３の表面上に、ゲート電極となる
べき多結晶シリコン層１４を形成する。次に、図２９に
示すように、ｐ型不純物領域１２の表面より所定の深さ
の位置までに、選択的に高濃度のｎ＋ソース不純物領域
１５を形成する。次に、図３０に示すように、多結晶シ
リコン層１４の露出面上と、ｎ＋層１５の表面の内でゲ
ート酸化膜１３側の部分の上とに、選択的に層間絶縁膜
１６を形成し、両層１３，１４を被覆する。その後、図
３１に示すように、層間絶縁膜１６の表面上及び露出し
たｎ層１１の第１主面上にソース電極１７を形成し、更
に図３２に示すように、ｎ＋型シリコン基板１０の第２
主面１０Ｓ２上にドレイン電極１８を形成する。
【０００５】次に、図３２に示す縦型ＭＯＳＦＥＴの動
作について説明する。
【０００６】ゲート電極である多結晶シリコン層１４に
正のゲート電圧を印加すると、ゲート酸化膜１３直下の
ｐ型不純物領域１２の表面に電子が誘起される。ゲート
電圧をさらに上げていくと、狭いｎ型のチャネル領域が
生じる。そこで、ドレイン電極１８に正の電圧を印加す
ると、チャネル領域により両層１５，１１は導通し、ソ
ース電極１７からドレイン電極１８へ電子電流が流れる
ようになる。
【０００７】この電子電流はｎ層１１の不純物濃度と厚
みとに依存している。また、不純物濃度は比抵抗で表せ
るので、結局、電子電流は、ｎ層１１の比抵抗と厚みと
に依存している。従って、定格の電子電流が各層１５，
１２，１１，１０内を流れるときに生ずるオン抵抗は、
ｎ層１１の比抵抗と厚みとに依存する。
【０００８】次に、半導体のｐｎ接合には空乏層領域が
生じており、その幅は、ｐ型、ｎ型それぞれの領域の不
純物濃度と厚みとに関係している。そして、ｐｎ接合間
の耐圧（降伏電圧）は空乏層領域に印加される電圧によ
る電界に依存しているため、その耐圧は、ｐ型、ｎ型そ
れぞれの領域の不純物濃度と厚みとに関係する。特に図
３２に示す縦型ＭＯＳＦＥＴの場合には、空乏層領域が
主に濃度の低いほうに広がるため、そのソース電極１７
とドレイン電極１８間の耐圧は、ｎ層１１の不純物濃度
（従って、その比抵抗）と厚みとに密接に関係してい
る。
【０００９】
【発明が解決しようとする課題】従来の耐圧６０Ｖ以下
の縦型ＭＯＳＦＥＴは以上のように構成されているた
め、ドレイン側のｎ層の不純物濃度やその厚みがばらつ
くと、それに応じて、当該ｎ層の比抵抗や厚みに依存し
ているオン抵抗や耐圧の特性もまた、ばらつくことにな
る。そして、従来の技術では、上記ｎ層のエピタキシ
ャル成長時に（図２２参照）、その比抵抗と厚みとに必
然的に製造のバラツキが生じる。そのバラツキは±１０
％程度であり、無視できない値である。加えて、その
後の素子製造時の熱処理によって、ｎ型シリコン基板内
の高濃度不純物の浮き上がりが起こるため、図２２のｎ
層の厚みＤが実質的に薄くなり、比抵抗が高くなる。従
って、図２２の厚みＤと図３２の厚みＤ１Ｐとの関係は
Ｄ＞Ｄ１Ｐとなる。ここで、「浮き上がり」とは、図３
２で言えば、ｎ＋層１０内のｎ型不純物の一部がｎ層１
１内へ拡散してｎ＋層１０の領域がｎ層１１側へ広がる
現象をいい、例えば図２０中、破線ＢＣで示すような不
純物濃度の上昇をもたらす。
【００１０】（Ａ） そこで、ｎ層のエピタキシャル
成長時に比抵抗が高いほうへばらつき、さらに、ｎ型
シリコン基板の高濃度不純物の浮き上がりにより比抵抗
がより高くなると、オン抵抗が所望の値よりも高くなる
という問題が生ずる。即ち、上記により比抵抗ρがρ
＋αとなり、更に上記により比抵抗がρ＋α＋βとな
ると共に、ｎ層の厚みＤは薄くなる。このときは、オン
抵抗は、比抵抗ρの増大によるその増加分の方が厚みＤ
の減少によるその減少分よりも大きくなるので、増加す
る。他方、耐圧は減少することはない。
【００１１】（Ｂ） 逆にｎ層のエピタキシャル成長
時に比抵抗が低いほうへばらつき、さらに、浮き上が
りによってｎ層が薄くなると、耐圧が低くなってしまう
という問題が生ずる。この場合は、比抵抗は結果的には
同程度の値となり、厚みＤの減少による影響が大きくな
るので、オン抵抗の増大は問題とならず、耐圧の低下が
問題点として顕出するのである。
【００１２】このような、ｎ層の比抵抗のバラツキと厚
みのバラツキとに起因してオン抵抗と耐圧との特性も大
きくばらついてしまうという問題点（Ａ），（Ｂ）は、
耐圧６０Ｖ以下の縦型ＭＯＳＦＥＴにおいて特に顕著な
問題点として顕出するが、かかる問題点はこれに限られ
るものでなく、耐圧６０Ｖ大の縦型ＭＯＳＦＥＴにおい
ても同様に生じうるし、更にパワーモジュールで例えば
フリーホイールダイオードとして使用されるｐｉｎ構造
のダイオードにおいても同様に生じうる。
【００１３】この発明は上記のような問題点を解消する
ためになされたものであり、エピタキシャル成長時の製
造バラツキ及びその後の熱処理による基板不純物の浮き
上がりによるエピタキシャル成長層の不純物濃度やその
厚みのバラツキの値を小さくできるとともに、オン抵抗
及び耐圧という半導体装置の特性のバラツキ値の小さ
な、新規な構造の半導体装置を得ることを、第１目的と
している。
【００１４】更に、この発明は、そのような半導体装置
に適した新規な製造方法を提供することをも、第２目的
としている。
【００１５】
【課題を解決するための手段】請求項１記載の発明に係
る半導体装置は、第１主面と前記第１主面に対向する第
２主面とを有する第１不純物濃度の第１導電型の第１半
導体層と、前記第２主面と界面をなす第３主面と前記第
３主面に対向する第４主面とを有し、且つ前記第１不純
物濃度よりも低濃度の第２不純物濃度を有する前記第１
導電型の第２半導体層と、前記第４主面の一部から前記
第２半導体層内部の所定の深さにまで設けられた第２導
電型のウエルと、前記第１主面上に形成された第１主電
極と、前記ウエルの表面上に形成された第２主電極とを
備え、前記ウエルの無い前記第２半導体層部分に於ける
前記第２不純物濃度は、前記第４主面側より単調減少
し、しかも前記界面側において極小となるように、深さ
方向に分布していることを特徴とする。
【００１６】請求項２記載の発明は、請求項１記載の半
導体装置において、前記ウエルの前記表面から前記ウエ
ル直下の前記界面までの不純物濃度が、前記表面側で第
１極大となり、前記ウエルの底面で第１極小となり、前
記第２半導体層中の前記ウエルの前記底面側で第２極大
となり、前記界面側で第２極小となるように、分布して
いることを特徴とする。
【００１７】請求項３記載の発明は、請求項２記載の半
導体装置において、前記ウエルの前記表面中、前記第２
主電極の端部と界面を形成している第１部分と、前記第
１部分に隣接し且つその上に前記第２主電極が形成され
いない第２部分の一部とより、前記ウエルの内部に向か
って形成された前記第１導電型の第３半導体層と、前記
第３半導体層と前記ウエルの端部とで挟まれた、前記ウ
エルの前記表面の前記第２部分の他部上に形成された絶
縁膜と、前記絶縁膜上に形成された導電性層とを更に備
えることを特徴とする。
【００１８】請求項４記載の発明に係る半導体装置は、
第１主電極と、前記第１主電極上に形成された第１不純
物濃度の第１導電型の第１半導体層と、前記第１半導体
層上に形成された第２不純物濃度の前記第１導電型の第
２半導体層と、前記第２半導体層の表面よりその内部に
かけて選択的に形成された第２導電型の拡散層と、前記
拡散層の表面上に形成された第２主電極とを備え、前記
第２不純物濃度は前記第１不純物濃度よりも小さく、前
記第２半導体層はエピタキシャル成長層をその主材料と
し、しかもイオン注入法により前記エピタキシャル成長
層内に注入された前記第１導電型の所定の不純物を備
え、前記拡散層は前記所定の不純物を備える前記第２半
導体層内に拡散処理によって形成されたものであること
を特徴とする。
【００１９】請求項５記載の発明に係る半導体装置の製
造方法は、第１不純物濃度の第１導電型の第１半導体層
を準備する第１工程と、第２不純物濃度の前記第１導電
型の第２半導体層を前記第１半導体層内にエピタキシャ
ル成長させる第２工程と、前記第２半導体層内にのみ前
記第１導電型の所定の不純物を注入し、更に前記所定の
不純物を拡散させることにより、前記第２半導体層の不
純物濃度を前記第２不純物濃度から第３不純物濃度に変
える第３工程とを備え、（前記第１不純物濃度）＞（前
記第３不純物濃度）＞（前記第２不純物濃度）の関係が
成立することを特徴とする。
【００２０】請求項６記載の発明は、請求項５記載の半
導体装置の製造方法において、前記第３工程が、前記所
定の不純物をイオン注入により前記第２半導体層の表面
より注入するイオン注入工程と、前記イオン注入工程後
の前記第２半導体層の前記表面より前記第２半導体層内
部にわたって、拡散処理により第２導電型のウエルを形
成する拡散工程とを備えることを特徴とする。
【００２１】請求項７記載の発明は、請求項６記載の半
導体装置の製造方法において、前記ウエルの表面よりそ
の内部にわたって位置する前記第１導電型の第３半導体
層と、前記第３半導体層と前記ウエルの端部とで挟まれ
た前記ウエルの前記表面上に順次に積層される絶縁膜及
び導電性層とを形成する第４工程を更に備えることを特
徴とする。
【００２２】
【発明の実施の形態】
（実施の形態１）図１は、本発明の実施の形態１に係る
半導体装置の一つである縦型ＭＯＳＦＥＴの構造を示す
縦断面図である。
【００２３】同図１において、第１導電型（ｎ型）の第
１半導体層１は、第１主面Ｓ１と第１主面Ｓ１に対向す
る第２主面Ｓ２とを有し、且つ高濃度の第１不純物濃度
を有する。同じく第１導電型の第２半導体層２は、上記
第２主面Ｓ２と界面ＢＳをなす第３主面Ｓ３と、第３主
面Ｓ３に対向する第４主面Ｓ４とを有し、且つ上記第１
不純物濃度よりも低濃度の第２不純物濃度を有する。
又、第２導電型（ｐ型）のウエルないし拡散層３は、上
記第４主面Ｓ４の一部から第２半導体層２内部の所定の
深さｄにまで設けられている。更に、第１主電極（ドレ
イン電極）９が上記第１主面Ｓ１上に形成されており、
第２主電極（ソース電極）８が上記ウエル３の表面３
Ｓ、即ち、第４主面Ｓ４の一部分上に形成されている。
更に、ウエル３の表面３Ｓ中、第２主電極８の端部８Ｅ
と界面をなす第１部分３Ｓ１と、第１部分３Ｓ１に隣接
し且つ第２主電極８が形成されていない第２部分３Ｓ２
の一部とより、ウエル３の内部に向かって、所定の深さ
で、第１導電型（ｎ型）の高濃度の第３半導体層（ｎ
＋）６が形成されている。又、第３半導体層６とウエル
３の端部３Ｅとで挟まれた、ウエル３の表面３Ｓの第２
部分３Ｓ２の他部上に、絶縁膜４とゲート電極たる第３
主電極ないし導電性層５とが順次に形成されている。そ
して、両膜４，５を被覆するように、層間絶縁膜７が形
成されており、この膜７の表面を第１主電極８が被覆し
ている。
【００２４】上記第２半導体層２（ｎ）は、第２不純物
濃度ｎよりも低濃度（ｎ−）のエピタキシャル成長層を
その主材料として、当該エピタキシャル成長層に第１導
電型の所定の不純物イオン、例えばリンイオンをイオン
注入し、注入されたリンイオンを拡散させることで、第
２不純物濃度の半導体層として形成されている。同層２
がイオン注入・拡散されたリン等の第１導電型の不純物
イオンを備えることにより、同層２は後述する特有な不
純物濃度分布を示すこととなる。この点が、本装置の新
規な特徴点である。しかも、ウエル３は拡散処理によっ
て形成されており、この拡散処理時の熱処理がイオン注
入された上記所定の不純物イオンの拡散に寄与してい
る。
【００２５】図２は、耐圧３０Ｖの装置において、イオ
ン注入されたリンイオンの拡散処理後の、図１の第２半
導体層２中、ウエル３の無い部分における第１導電型不
純物の濃度分布を示すシミュレーション結果であり、実
線Ｃ１が本装置の場合であり、破線Ｃ２は比較のために
示した従来装置の場合である。横軸は図１の深さｘ１に
対応している。但し、図２では、表面上の絶縁膜（Ｓｉ
Ｏ2膜）４を含めて、横軸の深さを表わしている。
【００２６】他方、図３及び図４は、図１のウエル３を
形成後、他層４，５，６，７，８，９を全て形成した後
の不純物濃度分布のシミュレーション結果を示してい
る。特に、図３は、図１のウエル３の表面Ｓ３からウエ
ル３直下の界面ＢＳへ向けて分布する不純物濃度のプロ
ファイルを示しており、横軸は図１のｘに相当する。他
方、図４は、ウエル３の無い第２半導体層２内の第１導
電型不純物の濃度分布を示しており、横軸は図１のｘ１
に相当している。図３の実線Ｃ１，図４の実線ＣＣ１が
本装置の場合であり、図３，４の破線Ｃ２，ＣＣ２が比
較のために示した従来装置の場合である。
【００２７】図３に示す通り、本装置では、ウエル３の
上記表面３Ｓからウエル直下の界面ＢＳまでの不純物濃
度が、表面３Ｓ側で第１極大Ｐ１となり、ウエルの底面
３Ｂで第１極小Ｐ２となり、第２半導体層２中のウエル
３の底面３Ｂ側近傍で第２極大Ｐ３となり、界面ＢＳ側
近傍で第２極小Ｐ４となるように、分布している。
【００２８】他方、図４より、本装置では、上記ウエル
３の無い第２半導体層２部分に於ける第２不純物濃度
は、第４主面Ｓ４側より単調減少し、しかも界面Ｓ４側
近傍において極小となるように、深さ方向に分布してい
ることが理解される。
【００２９】第２不純物濃度ｎの値は１×１０15ｃｍ-3
〜１×１０16ｃｍ-3の範囲内であることを踏まえて、図
２〜図４の結果を考察すると、各層４〜９形成前の段
階では、既述した浮き上がりによる影響が少ないので、
第２半導体層２の厚みは、ＳｉＯ2膜の厚み０．３μｍ
を除くと、４．１μｍ程度であるところ、各層４〜９
を全て形成した段階では、本装置の場合、第２半導体層
２の厚みＤ１は約４．０μｍであるので、浮き上がりに
よる第２半導体層２の厚みの減少（従って比抵抗の増
加）が十分に抑制されていることが、理解される。他
方、従来装置の場合には、図３の結果より、各層４〜９
を全て形成した後の第２半導体層２に該当する層の厚み
は２．３μｍ程度であり、その層とウエル底面との間隔
が殆ど無い状態になっている。このように、従来装置で
は、既述の浮き上がりによる影響が極めて大であること
が理解される。
【００３０】この比較結果から理解される通り、本装置
では、図２，図３，図４に示す不純物濃度分布を有する
ので、第２半導体層内に注入・拡散された所定の不純物
イオンが、その後の、浮き上がりによる第１半導体層か
らの不純物の拡散ないし侵入を抑制する働きをなしてい
る。このため、素子形成後の図１の構造を有する半導体
装置においては、第２半導体層２の厚みの減少が十分に
抑えられ、第２半導体層２の比抵抗の増加が十分に抑制
される。従って、素子製造時に不純物濃度や厚みにバラ
ツキがあっても、それらのバラツキが上記浮き上がりに
よって更に拡大されるのを効果的に抑制することが可能
となり、不純物濃度及び厚みのバラツキが従来よりも小
さい第２半導体層を有する縦型ＭＯＳＦＥＴが得られ
る。その結果、オン抵抗や耐圧（ＰＮ接合の降伏電圧）
という特性のバラツキの小さい、縦型ＭＯＳＦＥＴが得
られることとなり、そのことはチャネル領域での表面濃
度のバラツキをも小さくしうるので、しきい値電圧のバ
ラツキも小さくなる。
【００３１】図１に示した構造は縦型ＭＯＳＦＥＴであ
ったが、その特徴部は各層１〜３にあるので、同様にｐ
−ｎ−ｎ＋構造を有するダイオードにも本発明を適用す
ることが可能である。又、ｎ−ｐ−ｐ＋構造を有する、
ダイオードや縦型ＭＯＳＦＥＴのいずれにも、勿論、本
発明の基本的な考え方を適用することができる。
【００３２】（実施の形態２）実施の形態２では、実施
の形態１で具現化された本発明に係る半導体装置の製造
方法について言及する。ここでは、ＰＮ接合を備えた半
導体装置の一例として、縦型ＭＯＳＦＥＴの製造方法に
ついて、添付図面に基づき説明する。添付図面中、図５
〜図６，図８〜図１２，図１４〜図１９は縦型ＭＯＳＦ
ＥＴの各製造工程を示す縦断面図であり、図７，図１３
及び図２０は、それぞれに対応する工程の終了後におけ
る、不純物濃度と第１表面Ｓ１（図５参照）からの深さ
との関係を模式的に示した図である。
【００３３】（第１工程）図５に示すように、１×１０
18ｃｍ-3〜１×１０19ｃｍ-3の第１不純物濃度のｎ型シ
リコン基板１を準備する。ここでは、ｎ型が第１導電型
に当たり、ｐ型が第２導電型に当たる。そこで、ｎ型シ
リコン基板１を「第１導電型の半導体層」とも呼ぶこと
とし、図５では同層１を記号ｎ＋として表わしている。
【００３４】（第２工程）ｎ型シリコン基板１の第１表
面Ｓ１より同基板１内に向けて、図６に示すように、厚
さＤで１×１０14ｃｍ-3〜１×１０15ｃｍ-3程度の第２
不純物濃度を有するｎ型のｎ−層２Ｅを、第１導電型の
第２半導体層として、エピタキシャル成長させる。その
結果、上記第１表面Ｓ１はｎ−層２Ｅの表面となる。
【００３５】この場合のｎ−層２Ｅにおける不純物濃度
の、第１表面Ｓ１からの深さに対する分布（ドーピング
・プロファイル）を、図７に示す。従来技術の問題点と
して既述したように、工程上、エピタキシャル成長時
に、±１０％程度の、不純物濃度のバラツキとエピタキ
シャル成長層の膜厚のバラツキとが必然的に生じうる。
しかし、ここでは、エピタキシャル成長層の不純物濃度
を従来の場合よりも１ケタオーダ以上小さくコントロー
ルしているので、上記±１０％程度というバラツキの割
合は変わらないとしても、バラツキの絶対値そのものは
従来よりも小さくなる。この点を、図７では、従来技術
の場合をバラツキ値Δｎｐとして表わし、本実施の形態
の場合をバラツキ値Δｎ−として表わしている。勿論、
Δｎ−＜Δｎｐの関係が成立する。
【００３６】尚、ｎ−層２Ｅに代えて、更に低不純物濃
度（１×１０14ｃｍ-3未満）のｎ−−層を第２不純物濃
度の第２半導体層として用いても良い。
【００３７】（第３工程）本工程は、エピタキシャル成
長後の第２半導体層内にのみ、その表面からｎ型の所定
の不純物を注入し、その後、注入した不純物を熱処理に
よって第２半導体層内に拡散させることにより、第２不
純物濃度（低濃度）よりも大きく且つ第１不純物濃度
（高濃度）よりも小さい第３不純物濃度（その意味で
は、中間濃度）を有する第２半導体層を形成する点にあ
る。そして、上記熱処理により所定の不純物を拡散する
方法として、ここでは、第２半導体層の第１表面より所
定の深さｄ（＜Ｄ）までにｐ型ウエルを形成するための
拡散処理ないし拡散工程を利用しており、これにより、
従来技術の工程中、利用可能な工程を積極的にかつ有効
に用いて、本工程の実用性・汎用性を高めている。具体
的には、以下の通りである。
【００３８】先ず、図８に示すように、ｎ−層２Ｅの表
面、即ち第１表面Ｓ１よりその内部に、注入量５×１０
12ｃｍ-2程度のリン（Ｐ）を上記所定の不純物としてイ
オン注入する。勿論、所定の不純物としては、リンに代
えて、他のドナーをなす不純物であっても良い。
【００３９】次に、１×１０16ｃｍ-3〜１×１０17ｃｍ
-3の不純物濃度を有するｐ型の不純物領域、即ちｐ型ウ
エルを形成する。これは、従来技術として図２３〜図２
６に示したウエル形成工程を用いて行われる。但し、本
実施の形態では、上記リンＰのイオンがｎ−層２Ｅ内に
注入された状態であるため、以下に示すように、このウ
エル形成工程実行後のｎ−層２Ｅ内の不純物濃度分布は
従来技術の場合とは異なったものとなる。この点を、以
下に詳述する。
【００４０】ｎ−層２Ｅの表面Ｓ１上に、熱酸化法によ
り酸化膜を、ここではＳｉＯ2膜１８を形成する（図９
参照）。この熱処理により、前工程で注入されたリンの
界面ＢＳへ向けての拡散が生ずると共に、ｎ型Ｓｉ基板
１からのｎ型不純物の表面Ｓ１へ向けての拡散も若干生
じてくるので、ＳｉＯ2膜１８形成後のｎ−層２Ｅの不
純物濃度ｎ’は第２不純物濃度よりもやや大きくなって
いる（ｎ＞ｎ’＞ｎ−）。
【００４１】次に、図１０に示すように、ＳｉＯ2膜１
８の一部に開孔１９を形成し、この開孔１９を利用し
て、露出した表面Ｓ１よりその直下内部にｐ型不純物を
イオン注入する。そして、所定の温度で拡散処理を行う
ことで、図１１に示すように、表面Ｓ１より深さｄの位
置までにわたって、ｐ型ウエル３を形成する。これによ
り、ｎ−層の表面Ｓ１はｐ型ウエル３の表面ともなる。
その後、ＳｉＯ2膜１９を除去する（図１２）。
【００４２】この拡散時の熱処理によって、リンイオン
の表面Ｓ１から界面ＢＳへ向けての拡散が更に進み、他
方、ｎ型Ｓｉ基板１から界面ＢＳを越えて侵入するｎ型
不純物の拡散も若干ながら更に生ずる。その結果、図６
のｎ−層２Ｅは、より高濃度の第３不純物濃度（１×１
０15ｃｍ-3〜１×１０16ｃｍ-3）を有する、図１２のｎ
層２となる。この場合、ｎ型Ｓｉ基板１からの不純物の
拡散が若干ながらも生じるため、その厚みＤ’は厚みＤ
よりも若干小さくなる。ｐ型ウエル３の無いｎ層２内
の、表面Ｓ１からの深さ方向ｘに対する不純物分布を、
図１３に示す。このドーズ・プロファイルに示すよう
に、ｎ層２内の不純物濃度分布は、表面Ｓ１側から深く
なるにつれて単調減少し、その後、ほぼ一定値となる。
これは、注入されたリンイオンの拡散による影響であ
る。
【００４３】（第４工程）次に、図１４に示すように、
表面Ｓ１中、ｐウエル３の端部３Ｅ周辺部とその外側の
ｎ層２の部分とにおける表面部分（第２表面部分Ｓ１
２）の上に、１０００オングストローム程度のゲート絶
縁膜４を熱酸化により形成する。更に、図１５に示すよ
うに、ゲート酸化膜４の表面上に、ゲート電極（第３主
電極）となるべき３０００〜５０００オングストローム
程度の多結晶シリコン層（導電性層）５を形成する。そ
の後、図１６に示すように、ｐ型ウエル３の表面Ｓ１
中、上記多結晶シリコン層５によって挟まれた部分の内
で、ゲート絶縁膜４に隣接した部分（第１表面部分Ｓ１
１）よりｐ型ウエル３の内部にかけて、１×１０19ｃｍ
-3〜１×１０20ｃｍ-3のｎ＋ソース不純物領域（第３半
導体層）６を形成する。次に、図１７に示すように、多
結晶シリコン層５の表面上と、ｎ＋ソース不純物領域６
の表面中、ゲート絶縁膜４に隣接する側の部分上とに、
選択的に層間絶縁膜７を形成して両層４，５を被覆す
る。
【００４４】（第５工程）その後、図１８に示すよう
に、層間絶縁膜７の表面上及び露出したｐ型ウエル３の
表面Ｓ１上に、第１主電極たるソース電極８を形成し、
更に、図１９に示すように、ｎ型シリコン基板１の第２
表面Ｓ２上に、第２主電極たるドレイン電極９を形成す
る。これにより、縦型ＭＯＳＦＥＴが形成される。
【００４５】上記の第４工程，第５工程における熱処理
によって、ｎ型シリコン基板１からｎ層２への不純物拡
散（浮き上がり）が顕著に生ずるが、上記第３工程によ
ってリンイオンをｎ層２内に拡散させているため、第４
工程、第５工程時の熱によってリンイオンのｎ層２内で
界面ＢＳへ向けての拡散が更に生じ、この拡散が逆向き
の拡散たる上記浮き上がりを抑制する働きをなすので、
図２０に示すように、表面Ｓ１から深さｘ方向に対する
不純物濃度分布は、表面Ｓ１側で極大に、界面ＢＳ側で
極小となり、浮き上がりによる影響は従来技術の場合と
比べて小さくなる。とは言え、浮き上がりを全く抑止す
ることはできないので、素子製造後のｎ層２の厚みＤ１
（図１９）は当初の厚みＤ（図６）よりも薄くなること
は避けられない。但し、この場合でも、Ｄ１Ｐ＜Ｄ１＜
Ｄの関係が成立する。
【００４６】従来技術では、既述した通り、ｎ層エピタ
キシャル成長時に比抵抗と厚みの双方に製造上のバラツ
キがあり、それらはそれぞれ±１０％程度を許容範囲と
している。その後、素子製造時の熱処理によって高濃度
のｎ型シリコン基板からの不純物拡散による浮き上がり
が起こるため、これにより、エピタキシャル成長時に比
抵抗が高いほうにばらついた素子に対しては、ｎ層の比
抵抗はさらに高くなり、逆に低いほうへばらついたもの
に対しては、その厚みがさらに薄くなっていた。
【００４７】しかし、この実施の形態の製造工程にお
いては、低不純物濃度のｎ−あるいはｎ−−層をエピタ
キシャル成長させているので、ｎ層を直接エピタキシャ
ル成長させる場合よりも、不純物濃度のバラツキ値を小
さくすることができる。また、ｎ層を形成するために
リン等の不純物イオン注入を用いているが、かかる不純
物イオン注入では注入量のバラツキ自体が小さいので、
その後のｐ型ウエルの形成工程を介して形成した後のｎ
層の不純物濃度のバラツキ値を小さく抑えることができ
る（図２０参照）。そのため、素子製造時の熱処理によ
る高濃度基板内の不純物の浮き上がりが起きても、この
実施の形態においては、不純物濃度及び厚みのバラツキ
値がより小さいｎ層を、エピタキシャル成長層をベース
ないし主材料として得ることができる。その結果、オン
抵抗や耐圧という、ＰＮ接合を有するデバイスにとって
重要な特性のバラツキ値もより小さくなる。
【００４８】また、ｎ層の不純物濃度や厚みのバラツキ
値がより小さくなるため、次工程でのｐ型ウエルの形成
後においても、表面濃度のバラツキが少なくなる。その
結果、チャネル領域の濃度のバラツキが小さくなるた
め、しきい値電圧のバラツキが少なくなり、製造歩留ま
りの向上が得られる。
【００４９】尚、図５〜図２０の例では、高濃度ｎ型シ
リコン基板にｎ型のエピタキシャル層を成長させる場合
について説明したが、高濃度ｐ型シリコン基板にｐ型の
エピタキシャル層を成長させる場合についても本発明の
製造方法を基本的に適用することが可能であり、この場
合にも同様の効果を奏する。
【００５０】又、本実施の形態で述べた各工程における
技術的思想は、縦型ＭＯＳＦＥＴの製造のみならず、ｐ
ｉｎ構造を有するダイオードの製造にも適用可能であ
り、同様の効果を奏する。
【００５１】以上のように、この実施の形態に係る製造
方法によれば、高濃度（ｎ＋）の第一導電型の第１半導
体層の表面より低濃度（ｎ−）の第一導電型の第２半導
体層をエピタキシャル成長させ、更に第２半導体層の表
面よりその内部に同一導電型の不純物を注入し拡散する
ことにより、最終的に中間濃度（ｎ）の第２半導体層を
形成しているので、その後の素子製造工程によって浮き
上がりが生じても、その影響を抑制することができ、こ
れにより不純物濃度のバラツキ値及び厚みのバラツキ値
が共に小さな第２半導体層が得られる。その結果、本製
造方法により、特性バラツキの小さい半導体装置を製造
することが可能となり、このために半導体装置の歩留ま
り向上及び製造コストの低減という効果をもたらす。
【００５２】
【発明の効果】請求項１ないし３に係る発明によれば、
第２半導体層内の不純物濃度は、第４主面側より単調に
減少し、界面側において極小となるように分布している
ので、本半導体装置に加わる熱に起因して生ずる、高濃
度の第１半導体層からの第１導電型不純物の第２半導体
層への移動による影響を、即ち、第２半導体層の実質的
な厚みの減少とそれに起因した第２半導体層の比抵抗の
増加とを、従来の半導体構造よりも十分に抑制すること
ができる。このため、第１及び第２主電極間に電圧が印
加されたときに第１及び第２半導体層とウエルとの間を
流れる荷電流のオン抵抗の増大、及びウエルと第２半導
体層間のＰＮ接合部の耐圧（降伏電圧）の低下を、共に
より一層防止することができる。
【００５３】特に、請求項２に係る発明によれば、ウエ
ル内での第２導電型不純物の適正な濃度分布を確保しつ
つ、第１導電型不純物の第２半導体層内での所望の濃度
分布を実現できるという効果がある。
【００５４】更に、請求項３に係る発明によれば、第３
半導体層、絶縁膜及び導電層の形成時に加わる熱に起因
した、第１半導体層から第２半導体層への第１導電型不
純物の移動による影響を効果的に抑止することができ、
これにより、オン抵抗の小さい且つ耐圧の大きい、縦型
ＭＯＳＦＥＴとしての半導体装置が得られるという利点
がある。
【００５５】請求項４に係る発明によれば、第２半導体
層は、第１半導体層よりも低濃度な同一導電型のエピタ
キシャル成長層を、その主材料とする。そして、エピタ
キシャル成長法によって形成される膜の不純物濃度（従
って比抵抗）のバラツキと膜厚のバラツキとは必然的に
生じてしまい、それらのバラツキは例えば±１０％程度
となるが、その際、形成すべきエピタキシャル成長層の
不純物濃度の値自体が小さいときには、それらのバラツ
キの絶対値自体は小さくなる。従って、第２半導体層の
比抵抗のバラツキ値と厚みのバラツキ値とは共に小さく
抑制されている。しかも、拡散層形成時の拡散処理にお
いて第１及び第２半導体層に加えられる熱によって、第
２半導体層内に注入されている所定の不純物は第２半導
体層内を拡散するので、結果的に、第２半導体層の不純
物濃度は第２不純物濃度よりも大きく且つ第１不純物濃
度よりも小さくなる。この場合、所定の不純物の注入量
のバラツキは小さいので、最終的な第２半導体層の不純
物濃度のバラツキ値は小さな値となる。しかも、第１主
電極と第２主電極の形成時の熱によって、第１半導体層
内の第１導電型の不純物の第２半導体層への移動（浮き
上がり）が生ずるので、この移動と上記所定の不純物の
更なる拡散との影響によって、上記拡散層の無い第２半
導体層内の不純物濃度は、第２半導体層の表面側より単
調に減少し、第１及び第２半導体層の界面側近傍で極小
になるように分布する。このような濃度分布を第２半導
体層が有する結果、上記浮き上がりに起因した第２半導
体層の厚みの減少と比抵抗の増加とが、上記分布を有さ
ない従来の半導体装置と比較して、十分に抑制される。
その結果、その不純物濃度のバラツキ値とその厚みのバ
ラツキ値とが実用上十分なレベルにまで小さくなる第２
半導体層が得られることとなり、オン抵抗や耐圧とい
う、特性のバラツキ値も実用上十分なレベルにまで低減
されるという効果が得られる。加えて、第２半導体層の
不純物濃度と厚みの両バラツキ値が小さいということ
は、拡散層形成後の拡散層の表面と第２半導体層の表面
とにおける不純物濃度（表面濃度）のバラツキ値をも小
さくすることができることを意味する。このため、本半
導体装置をＭＯＳゲートを有する半導体装置の一部とし
て適用するときには、チャネル領域の表面濃度のバラツ
キ値を小さくすることが可能となり、そのようなＭＯＳ
ゲート構造の半導体装置のしきい値のバラツキ値をも小
さな値に抑制して、特性の安定化を図ることが可能とな
る。
【００５６】請求項５に係る発明の第２工程によれば、
エピタキシャル成長層の不純物濃度が相対的に低濃度で
あるため、エピタキシャル成長時に生ずる不純物濃度値
と膜厚値の両バラツキの程度（パーセント）は従来の中
間濃度値（第３不純物濃度に該当）の場合のそれと同程
度であっても、それらのバラツキの絶対値はより一層小
さくなる。従って、第２工程において、第２半導体層の
不純物濃度のバラツキ値と厚みのバラツキ値とを従来よ
りも小さくすることができる。
【００５７】更に請求項５の発明の第３工程によれば、
第１導電型の所定の不純物の注入と熱処理による拡散と
を行うので、第２半導体層の不純物濃度（比抵抗）のバ
ラツキ値と厚みのバラツキ値との増大化を共に抑制しつ
つ、第２半導体層を中間濃度たる第３不純物濃度を有す
る層へ変えることが可能となる。このような、イオン注
入を経てエピタキシャル層から中間濃度を有する第２半
導体層を形成する利点は、次の点に集約される。即ち、
注入された所定の不純物の拡散によって、表面より深さ
方向に単調減少する第１導電型の不純物の濃度分布が得
られ、これは、次工程における熱処理時に起因して生じ
うる第１半導体層からの第１導電型不純物の第２半導体
層への拡散による影響（第２半導体層の厚みの低下と比
抵抗の増大：浮き上がり）を弱めるように作用すること
となるので、上記浮き上がりによる第２半導体層の不純
物濃度と厚みとのバラツキの増大化を従来技術より抑え
ることができる。
【００５８】よって、請求項５の発明によれば、素子製
造時に生じうる、第２半導体層の不純物濃度のバラツキ
値と厚みのバラツキ値とを共に実用的にみて十分な値に
まで小さくすることができ、これにより、オン抵抗のバ
ラツキ値と耐圧のバラツキ値とが共により小さな半導体
装置を製造することができる。このような特性のバラツ
キ値の小さな半導体装置を製造可能とすることで、製造
コストの低減化を図ることができる。
【００５９】請求項６の発明によれば、イオン注入工程
を利用しているので、第２半導体層に注入される所定の
不純物の量のバラツキを小さく抑制することが可能とな
るので、この点でも形成後の第２半導体層の不純物濃度
のバラツキ値の低減化に大きく寄与することができる。
【００６０】請求項７の発明によれば、第３半導体層、
絶縁膜及び導電性層の形成工程時に発生する熱に起因し
て生じうる、第１半導体層から第２半導体層への第１導
電型不純物の拡散（浮き上がり）による影響をより小さ
くなるようにコントロールしつつ、第３半導体層、絶縁
膜及び導電性層を形成することができる。これにより、
しきい値電圧等の特性のバラツキ値がより小さな縦型Ｍ
ＯＳＦＥＴを高い歩留まりで製造することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係る半導体装置の
構造を示す断面図である。
【図２】 この発明の実施の形態１に係る半導体装置の
不純物濃度分布を従来技術と比較しつつ示す図である。
【図３】 この発明の実施の形態１に係る半導体装置の
不純物濃度分布を従来技術と比較しつつ示す図である。
【図４】 この発明の実施の形態１に係る半導体装置の
不純物濃度分布を従来技術と比較しつつ示す図である。
【図５】 この発明の実施の形態２に係る、ＭＯＳゲー
トを有する半導体装置の製造工程を示す断面図である。
【図６】 この発明の実施の形態２に係る、ＭＯＳゲー
トを有する半導体装置の製造工程を示す断面図である。
【図７】 この発明の実施の形態２における、対応する
工程終了時の不純物濃度と深さとの関係を示す図であ
る。
【図８】 この発明の実施の形態２に係る、ＭＯＳゲー
トを有する半導体装置の製造工程を示す断面図である。
【図９】 この発明の実施の形態２に係る、ＭＯＳゲー
トを有する半導体装置の製造工程を示す断面図である。
【図１０】 この発明の実施の形態２に係る、ＭＯＳゲ
ートを有する半導体装置の製造工程を示す断面図であ
る。
【図１１】 この発明の実施の形態２に係る、ＭＯＳゲ
ートを有する半導体装置の製造工程を示す断面図であ
る。
【図１２】 この発明の実施の形態２に係る、ＭＯＳゲ
ートを有する半導体装置の製造工程を示す断面図であ
る。
【図１３】 この発明の実施の形態２における、対応す
る工程終了時の不純物濃度と深さとの関係を示す図であ
る。
【図１４】 この発明の実施の形態２に係る、ＭＯＳゲ
ートを有する半導体装置の製造工程を示す断面図であ
る。
【図１５】 この発明の実施の形態２に係る、ＭＯＳゲ
ートを有する半導体装置の製造工程を示す断面図であ
る。
【図１６】 この発明の実施の形態２に係る、ＭＯＳゲ
ートを有する半導体装置の製造工程を示す断面図であ
る。
【図１７】 この発明の実施の形態２に係る、ＭＯＳゲ
ートを有する半導体装置の製造工程を示す断面図であ
る。
【図１８】 この発明の実施の形態２に係る、ＭＯＳゲ
ートを有する半導体装置の製造工程を示す断面図であ
る。
【図１９】 この発明の実施の形態２に係る、ＭＯＳゲ
ートを有する半導体装置の製造工程を示す断面図であ
る。
【図２０】 この発明の実施の形態２における、対応す
る工程終了時の不純物濃度と深さとの関係を示す図であ
る。
【図２１】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図２２】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図２３】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図２４】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図２５】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図２６】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図２７】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図２８】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図２９】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図３０】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図３１】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【図３２】 縦型ＭＯＳＦＥＴの従来の製造工程を示す
断面図である。
【符号の説明】
１ ｎ型シリコン基板、２Ｂ ｎ−層、２ ｎ層、３
ｐ型不純物領域（ｐ型ウエル）、４ ゲート酸化膜、５
ゲート電極、６ ｎ＋ソース不純物領域、７層間絶縁
膜、８ ソース電極、９ ドレイン電極。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１主面と前記第１主面に対向する第２
    主面とを有する第１不純物濃度の第１導電型の第１半導
    体層と、 前記第２主面と界面をなす第３主面と前記第３主面に対
    向する第４主面とを有し、且つ前記第１不純物濃度より
    も低濃度の第２不純物濃度を有する前記第１導電型の第
    ２半導体層と、 前記第４主面の一部から前記第２半導体層内部の所定の
    深さにまで設けられた第２導電型のウエルと、 前記第１主面上に形成された第１主電極と、 前記ウエルの表面上に形成された第２主電極とを備え、 前記ウエルの無い前記第２半導体層部分に於ける前記第
    ２不純物濃度は、前記第４主面側より単調減少し、しか
    も前記界面側において極小となるように、深さ方向に分
    布していることを特徴とする、半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記ウエルの前記表面から前記ウエル直下の前記界面ま
    での不純物濃度が、前記表面側で第１極大となり、前記
    ウエルの底面で第１極小となり、前記第２半導体層中の
    前記ウエルの前記底面側で第２極大となり、前記界面側
    で第２極小となるように、分布していることを特徴とす
    る、半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、 前記ウエルの前記表面中、前記第２主電極の端部と界面
    を形成している第１部分と、前記第１部分に隣接し且つ
    その上に前記第２主電極が形成されいない第２部分の一
    部とより、前記ウエルの内部に向かって形成された前記
    第２導電型の第３半導体層と、 前記第３半導体層と前記ウエルの端部とで挟まれた、前
    記ウエルの前記表面の前記第２部分の他部上に形成され
    た絶縁膜と、 前記絶縁膜上に形成された導電性層とを、更に備えるこ
    とを特徴とする、半導体装置。
  4. 【請求項４】 第１主電極と、 前記第１主電極上に形成された第１不純物濃度の第１導
    電型の第１半導体層と、 前記第１半導体層上に形成された第２不純物濃度の前記
    第１導電型の第２半導体層と、 前記第２半導体層の表面よりその内部にかけて選択的に
    形成された第２導電型の拡散層と、 前記拡散層の表面上に形成された第２主電極とを備え、 前記第２不純物濃度は前記第１不純物濃度よりも小さ
    く、 前記第２半導体層はエピタキシャル成長層をその主材料
    とし、しかもイオン注入法により前記エピタキシャル成
    長層内に注入された前記第１導電型の所定の不純物を備
    え、 前記拡散層は前記所定の不純物を備える前記第２半導体
    層内に拡散処理によって形成されたものであることを特
    徴とする、半導体装置。
  5. 【請求項５】 第１不純物濃度の第１導電型の第１半導
    体層を準備する第１工程と、 第２不純物濃度の前記第１導電型の第２半導体層を前記
    第１半導体層内にエピタキシャル成長させる第２工程
    と、 前記第２半導体層内にのみ前記第１導電型の所定の不純
    物を注入し、更に前記所定の不純物を拡散させることに
    より、前記第２半導体層の不純物濃度を前記第２不純物
    濃度から第３不純物濃度に変える第３工程とを備え、 （前記第１不純物濃度）＞（前記第３不純物濃度）＞
    （前記第２不純物濃度） の関係が成立することを特徴とする、半導体装置の製造
    方法。
  6. 【請求項６】 請求項５記載の半導体装置の製造方法に
    おいて、 前記第３工程は、 前記所定の不純物をイオン注入により前記第２半導体層
    の表面より注入するイオン注入工程と、 前記イオン注入工程後の前記第２半導体層の前記表面よ
    り前記第２半導体層内部にわたって、拡散処理により第
    ２導電型のウエルを形成する拡散工程とを備えることを
    特徴とする、半導体装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体装置の製造方法に
    おいて、 前記ウエルの表面よりその内部にわたって位置する前記
    第１導電型の第３半導体層と、前記第３半導体層と前記
    ウエルの端部とで挟まれた前記ウエルの前記表面上に順
    次に積層される絶縁膜及び導電性層とを、形成する第４
    工程を更に備えることを特徴とする、半導体装置の製造
    方法。
JP9228035A 1997-08-25 1997-08-25 半導体装置及びその製造方法 Pending JPH1167786A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP9228035A JPH1167786A (ja) 1997-08-25 1997-08-25 半導体装置及びその製造方法
US09/003,359 US6060745A (en) 1997-08-25 1998-01-06 Semiconductor device having a monotonically decreasing impurity concentration
KR1019980014566A KR100292718B1 (ko) 1997-08-25 1998-04-23 반도체 장치 및 그 제조방법
DE19818518A DE19818518C2 (de) 1997-08-25 1998-04-24 Halbleitervorrichtung und Verfahren zu deren Herstellung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9228035A JPH1167786A (ja) 1997-08-25 1997-08-25 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH1167786A true JPH1167786A (ja) 1999-03-09

Family

ID=16870187

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9228035A Pending JPH1167786A (ja) 1997-08-25 1997-08-25 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US6060745A (ja)
JP (1) JPH1167786A (ja)
KR (1) KR100292718B1 (ja)
DE (1) DE19818518C2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000039858A2 (en) 1998-12-28 2000-07-06 Fairchild Semiconductor Corporation Metal gate double diffusion mosfet with improved switching speed and reduced gate tunnel leakage
JP4539011B2 (ja) * 2002-02-20 2010-09-08 富士電機システムズ株式会社 半導体装置
US7955345B2 (en) * 2005-04-01 2011-06-07 Nexgen Medical Systems, Inc. Thrombus removal system and process
DE102007028316B3 (de) * 2007-06-20 2008-10-30 Semikron Elektronik Gmbh & Co. Kg Halbleiterbauelement mit Pufferschicht und Verfahren zu dessen Herstellung
KR20090040016A (ko) 2007-10-19 2009-04-23 삼성광주전자 주식회사 진공청소기용 흡입노즐 거치장치
US7968921B2 (en) 2009-03-27 2011-06-28 National Semiconductor Corporation Asymmetric field-effect transistor having asymmetric channel zone and differently configured source/drain extensions
US8163619B2 (en) * 2009-03-27 2012-04-24 National Semiconductor Corporation Fabrication of semiconductor structure having asymmetric field-effect transistor with tailored pocket portion along source/drain zone
US20100244151A1 (en) * 2009-03-27 2010-09-30 National Semiconductor Corporation Structure and fabrication of field-effect transistor having source/drain extension defined by multiple local concentration maxima
US7973372B2 (en) * 2009-03-27 2011-07-05 National Semiconductor Corporation Semiconductor structure in which source and drain extensions of field-effect transistor are defined with different dopants
US8410549B2 (en) * 2009-03-27 2013-04-02 National Semiconductor Corporation Structure and fabrication of field-effect transistor using empty well in combination with source/drain extensions or/and halo pocket
US8084827B2 (en) 2009-03-27 2011-12-27 National Semiconductor Corporation Structure and fabrication of like-polarity field-effect transistors having different configurations of source/drain extensions, halo pockets, and gate dielectric thicknesses
US8461651B2 (en) * 2010-11-04 2013-06-11 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences ESD protection devices for SOI integrated circuit and manufacturing method thereof
EP2996152B1 (en) * 2014-09-15 2017-03-15 ABB Schweiz AG High frequency power diode and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4181538A (en) * 1978-09-26 1980-01-01 The United States Of America As Represented By The United States Department Of Energy Method for making defect-free zone by laser-annealing of doped silicon
JPS6033210A (ja) * 1983-08-02 1985-02-20 Komatsu Denshi Kinzoku Kk 半導体用シリコンの破砕方法
JPH0193167A (ja) * 1987-10-05 1989-04-12 Toyota Autom Loom Works Ltd 高耐圧トランジスタ
JPH0687504B2 (ja) * 1988-04-05 1994-11-02 株式会社東芝 半導体装置
JP3168763B2 (ja) * 1992-03-30 2001-05-21 株式会社デンソー 半導体装置及びその製造方法
JP3334290B2 (ja) * 1993-11-12 2002-10-15 株式会社デンソー 半導体装置
US5688725A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
DE19541539A1 (de) * 1995-11-08 1997-05-15 Claus Dr Becker Verfahren zum elektrodynamischen Zerkleinern und Abtragen von festen Stoffen
KR0175276B1 (ko) * 1996-01-26 1999-02-01 김광호 전력반도체장치 및 그의 제조방법
DE19727441A1 (de) * 1997-06-27 1999-01-07 Wacker Chemie Gmbh Vorrichtung und Verfahren zum Zerkleinern von Halbleitermaterial
DE19834447A1 (de) * 1998-07-30 2000-02-10 Wacker Chemie Gmbh Verfahren zum Behandeln von Halbleitermaterial

Also Published As

Publication number Publication date
KR100292718B1 (ko) 2001-06-15
DE19818518C2 (de) 2003-03-06
KR19990023121A (ko) 1999-03-25
US6060745A (en) 2000-05-09
DE19818518A1 (de) 1999-03-11

Similar Documents

Publication Publication Date Title
US7301202B2 (en) Semiconductor device and method of manufacturing the same
JP4123636B2 (ja) 炭化珪素半導体装置及びその製造方法
JPH03145138A (ja) Ｄｍｏｓトランジスタの形成方法
KR19990013112A (ko) 모스 트랜지스터 및 그 제조방법
JPH0738097A (ja) 高電圧用に延長されたドレイン領域を持つｍｏｓトランジスタを有する半導体装置
KR0175276B1 (ko) 전력반도체장치 및 그의 제조방법
JP2005514787A (ja) トレンチのエッチングおよび反対にドープされたポリシリコンの領域からの拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力ｍｏｓｆｅｔ
US5770503A (en) Method of forming low threshold voltage vertical power transistor using epitaxial technology
US20070158741A1 (en) LDMOS Device and Method of Fabrication of LDMOS Device
JP2003101022A (ja) 電力用半導体素子
KR100391560B1 (ko) 반도체장치
JP2000188391A (ja) 半導体集積回路装置の製造方法
JPH1167786A (ja) 半導体装置及びその製造方法
KR0134887B1 (ko) 쌍극성 트랜지스터 및 그 제조방법
JP2997377B2 (ja) 半導体装置及びその製造方法
EP0308612A2 (en) Field effect transistor and manufacturing method thereof
KR100485910B1 (ko) 고내압 모스 트랜지스터 및 그 제조 방법
JPS6254961A (ja) Ｄｍｏｓトランジスタのスレツシユホ−ルド電圧をシフトさせる方法
CN113035962B (zh) 结型场效应晶体管及其制造方法
JP5928429B2 (ja) 半導体装置及びその製造方法
JPH0582465A (ja) 半導体装置およびｍｏｓ型ｆｅｔ
KR100505562B1 (ko) 다층 버퍼 구조를 갖는 절연게이트 바이폴라 트랜지스터 및 그제조방법
KR100206193B1 (ko) 전력반도체장치 및 그의 제조방법
JPH08288503A (ja) プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法
JPH11345811A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040210

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040326

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050524