JPH0582465A - 半導体装置およびｍｏｓ型ｆｅｔ - Google Patents
半導体装置およびｍｏｓ型ｆｅｔInfo
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- JPH0582465A JPH0582465A JP3271983A JP27198391A JPH0582465A JP H0582465 A JPH0582465 A JP H0582465A JP 3271983 A JP3271983 A JP 3271983A JP 27198391 A JP27198391 A JP 27198391A JP H0582465 A JPH0582465 A JP H0582465A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
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- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】
【目的】 半導体素子の仕事関数を制御する。
【構成】 ｎ- 基板１上に厚さ1500Ａの熱酸化膜２を生
成し、その上に厚さ3800Ａのポリシリコン薄膜３を減圧
ＣＶＤ法により生成した。さらに、このポリシリコン薄
膜３にアクセプタとしてＢ（ボロン）、ドナーとしてＰ
（リン）を打ち込み、高濃度のアクセプタとドナーとを
同量導入する。そして、Ｎ2 雰囲気中、８５０℃で６０
分間の熱処理を行って、打ち込んだ不純物を拡散及び活
性化させて図１（Ａ）に示すような半導体装置を製造し
た。さらに、図１（Ｂ）に示すように、このポリシリコ
ン薄膜３をエッチングしてゲート電極３ａとする。そし
て、このゲート電極３ａはＰ，Ｂの注入量を変化させる
ことにより、ｎ+ 型とｐ+ 型の中間で仕事関数を制御す
ることができる。
成し、その上に厚さ3800Ａのポリシリコン薄膜３を減圧
ＣＶＤ法により生成した。さらに、このポリシリコン薄
膜３にアクセプタとしてＢ（ボロン）、ドナーとしてＰ
（リン）を打ち込み、高濃度のアクセプタとドナーとを
同量導入する。そして、Ｎ2 雰囲気中、８５０℃で６０
分間の熱処理を行って、打ち込んだ不純物を拡散及び活
性化させて図１（Ａ）に示すような半導体装置を製造し
た。さらに、図１（Ｂ）に示すように、このポリシリコ
ン薄膜３をエッチングしてゲート電極３ａとする。そし
て、このゲート電極３ａはＰ，Ｂの注入量を変化させる
ことにより、ｎ+ 型とｐ+ 型の中間で仕事関数を制御す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、抵抗素子、半導体配線
材料、接続素子やＭＯＳ型ＦＥＴのゲート電極などに好
適な半導体素子を有する半導体装置に関するものであ
る。
材料、接続素子やＭＯＳ型ＦＥＴのゲート電極などに好
適な半導体素子を有する半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来より、半導体装置の配線材料、電極
材料として、ポリシリコンが多く使用されている。この
ポリシリコンは真性半導体のままでは、抵抗値が大きい
ので、不純物を導入して抵抗値を下げている。このと
き、ドナーとアクセプタを同量導入するとお互いに打ち
消し合う補償関係となって真性半導体と同じ特性とな
り、抵抗値が高くなるので、高濃度のドナーまたはアク
セプタのどちらか一方だけを導入して、ｎ+ 型またはｐ
+ 型の半導体にして使用していた。このドナーまたはア
クセプタを高濃度にする理由は、できるだけ低抵抗にす
ることと、空乏層を作るのを避けるためである。
材料として、ポリシリコンが多く使用されている。この
ポリシリコンは真性半導体のままでは、抵抗値が大きい
ので、不純物を導入して抵抗値を下げている。このと
き、ドナーとアクセプタを同量導入するとお互いに打ち
消し合う補償関係となって真性半導体と同じ特性とな
り、抵抗値が高くなるので、高濃度のドナーまたはアク
セプタのどちらか一方だけを導入して、ｎ+ 型またはｐ
+ 型の半導体にして使用していた。このドナーまたはア
クセプタを高濃度にする理由は、できるだけ低抵抗にす
ることと、空乏層を作るのを避けるためである。
【０００３】また、従来はｐ型のポリシリコン材料とｎ
型のポリシリコン材料とを直接接続すると接続部分でｐ
ｎ接合が生じて整流作用を起すため、オーミック接続す
るための接続材料としてアルミニウムやシリサイド（Si
合金）等の金属を使用してｐ型のポリシリコン材料とｎ
型のポリシリコン材料とを接続していたが、半導体の製
造途中で金属を使用すると、製造装置内が金属で汚染さ
れてしまうので、金属を使用する工程の前後で別々の製
造装置を使用しなければならなかった。そして、製造途
中の半導体装置内に予め配線のためのスペースを設けな
ければならず、配線工程が複雑であるという問題点があ
った。
型のポリシリコン材料とを直接接続すると接続部分でｐ
ｎ接合が生じて整流作用を起すため、オーミック接続す
るための接続材料としてアルミニウムやシリサイド（Si
合金）等の金属を使用してｐ型のポリシリコン材料とｎ
型のポリシリコン材料とを接続していたが、半導体の製
造途中で金属を使用すると、製造装置内が金属で汚染さ
れてしまうので、金属を使用する工程の前後で別々の製
造装置を使用しなければならなかった。そして、製造途
中の半導体装置内に予め配線のためのスペースを設けな
ければならず、配線工程が複雑であるという問題点があ
った。
【０００４】さらに、ｎ型またはｐ型のポリシリコンを
配線材料、抵抗素子として使用する場合は、不純物濃度
が薄いと抵抗率が高すぎて電流が流れず、一定以上の濃
度では低抵抗になるが、抵抗値は高濃度下では余り変化
しないので、配線及び抵抗の断面積を変えることにより
抵抗値を制御していた。
配線材料、抵抗素子として使用する場合は、不純物濃度
が薄いと抵抗率が高すぎて電流が流れず、一定以上の濃
度では低抵抗になるが、抵抗値は高濃度下では余り変化
しないので、配線及び抵抗の断面積を変えることにより
抵抗値を制御していた。
【０００５】そして、半導体の特性パラメータの一つに
仕事関数があるが、ポリシリコンを使用した場合、その
仕事関数は、不純物の種類（ドナーであるかアクセプタ
であるか）とその濃度によって決まる。ところが、ポリ
シリコンは、上記のようにｎ+ 型またはｐ+ 型としてし
か使用されないので、その仕事関数も２種類しか採るこ
とができず、その仕事関数の差は、シリコンのバンドギ
ャップと同じ約１．１Ｖもあった。
仕事関数があるが、ポリシリコンを使用した場合、その
仕事関数は、不純物の種類（ドナーであるかアクセプタ
であるか）とその濃度によって決まる。ところが、ポリ
シリコンは、上記のようにｎ+ 型またはｐ+ 型としてし
か使用されないので、その仕事関数も２種類しか採るこ
とができず、その仕事関数の差は、シリコンのバンドギ
ャップと同じ約１．１Ｖもあった。
【０００６】
【発明が解決しようとする課題】半導体素子としてポリ
シリコンを使用した場合、その仕事関数は２種類しか採
ることができないため、自由に仕事関数を制御すること
ができなかった。また、ＭＯＳ型ＦＥＴのしきい値電圧
ＶTHは、チャネル領域の不純物濃度と、ゲート電極の仕
事関数の影響を大きく受けるが、ｎ+ 型またはｐ+ 型の
ポリシリコンをＭＯＳ型ＦＥＴのゲート電極に使用した
場合、その仕事関数は約１．１Ｖの幅があり、その値
は、しきい値電圧ＶTHが通常０．７Ｖであるのに対し
て、非常に大きな値であり、しかも、その仕事関数の値
は変化させることができなかったので、ＭＯＳ型ＦＥＴ
のチャネル領域の不純物濃度を変化させて、しきい値電
圧ＶTHの値を制御していた。しかし、チャネル領域の不
純物濃度を濃くすると、動作速度が遅くなるため、実際
には、チャネル領域の不純物濃度は一定の範囲内でしか
可変できず、しきい値電圧ＶTHの制御範囲も限定された
ものとなっていた。
シリコンを使用した場合、その仕事関数は２種類しか採
ることができないため、自由に仕事関数を制御すること
ができなかった。また、ＭＯＳ型ＦＥＴのしきい値電圧
ＶTHは、チャネル領域の不純物濃度と、ゲート電極の仕
事関数の影響を大きく受けるが、ｎ+ 型またはｐ+ 型の
ポリシリコンをＭＯＳ型ＦＥＴのゲート電極に使用した
場合、その仕事関数は約１．１Ｖの幅があり、その値
は、しきい値電圧ＶTHが通常０．７Ｖであるのに対し
て、非常に大きな値であり、しかも、その仕事関数の値
は変化させることができなかったので、ＭＯＳ型ＦＥＴ
のチャネル領域の不純物濃度を変化させて、しきい値電
圧ＶTHの値を制御していた。しかし、チャネル領域の不
純物濃度を濃くすると、動作速度が遅くなるため、実際
には、チャネル領域の不純物濃度は一定の範囲内でしか
可変できず、しきい値電圧ＶTHの制御範囲も限定された
ものとなっていた。
【０００７】また、ポリシリコンを配線材料、抵抗素子
として使用する際に、その抵抗値を変えるためには、配
線幅（断面積）を変えなければならなず、所望する値に
制御することは非常に面倒であった。そこで本発明は、
抵抗値や仕事関数を簡単に所望する値に制御することの
できるポリシリコンを半導体素子として提供することに
より、上記課題を解決することを目的とする。
として使用する際に、その抵抗値を変えるためには、配
線幅（断面積）を変えなければならなず、所望する値に
制御することは非常に面倒であった。そこで本発明は、
抵抗値や仕事関数を簡単に所望する値に制御することの
できるポリシリコンを半導体素子として提供することに
より、上記課題を解決することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の手段として、高濃度のドナーと高濃度のアクセプタと
が略同量導入されたポリシリコンからなる半導体素子を
有することを特徴とする半導体装置を提供しようとする
ものである。
の手段として、高濃度のドナーと高濃度のアクセプタと
が略同量導入されたポリシリコンからなる半導体素子を
有することを特徴とする半導体装置を提供しようとする
ものである。
【０００９】
【作用】従来は、ポリシリコンなどの半導体にドナーと
アクセプタとを同量入れると、真性半導体と同様の特性
となると考えられていた。しかし、高濃度のドナーと高
濃度のアクセプタとを同量導入した際には特性が変化
し、その導入量によってポリシリコンの仕事関数を制御
できることが判った。そして、特に、ＭＯＳ型ＦＥＴの
ゲート電極に使用した際には、導入量を変化させて仕事
関数を変化させることにより、しきい値電圧を制御する
ことができる。
アクセプタとを同量入れると、真性半導体と同様の特性
となると考えられていた。しかし、高濃度のドナーと高
濃度のアクセプタとを同量導入した際には特性が変化
し、その導入量によってポリシリコンの仕事関数を制御
できることが判った。そして、特に、ＭＯＳ型ＦＥＴの
ゲート電極に使用した際には、導入量を変化させて仕事
関数を変化させることにより、しきい値電圧を制御する
ことができる。
【００１０】
【実施例】本発明の半導体装置の一実施例を図面と共に
説明する。まず、ｎ- 基板１上に厚さ1500Ａ（オングス
トローム）の熱酸化膜２を生成し、その上に厚さ3800Ａ
のポリシリコン薄膜３を減圧ＣＶＤ法により生成した。
さらに、このポリシリコン薄膜３にアクセプタとしてＢ
（ボロン）を５０ＫｅＶ、ドナーとしてＰ（リン）を１
００ＫｅＶで打ち込み、高濃度のアクセプタとドナーと
を同量導入する。そして、打ち込み後、Ｎ2 雰囲気中、
８５０℃で６０分間の熱処理を行って、打ち込んだ不純
物を拡散及び活性化させて図１（Ａ）に示すような半導
体装置を製造した。そして、図１（Ｂ）に示すように、
このポリシリコン薄膜３をエッチングしてゲート電極３
ａとし、このゲート電極３ａとｎ- 基板１との間に電圧
を印加して、Ｐ，Ｂの注入量を変えたときの容量−電圧
特性（Ｃ−Ｖ特性）を測定した。そして、縦軸に測定さ
れた容量Ｃと容量が最大となる熱酸化膜２のみのときの
容量Ｃmaxとの比をとり、横軸に電圧をとって結果を図
２のグラフに示した。Ｐ，Ｂを共に２×１０16ｃｍ-2，
５×１０16ｃｍ-2，７×１０16ｃｍ-2注入したときのグ
ラフをそれぞれグラフａ，ｂ，ｃとする。なお、Ｐ，Ｂ
の注入量が２×１０16〜４．５×１０16ｃｍ-2のときは
グラフａとほぼ同じ特性となり、４．５×１０16〜６×
１０16ｃｍ-2のときは注入量に応じてグラフａから電圧
の高いほうのグラフｃへ遷移して行き、６×１０16ｃｍ
-2以上のときはグラフｃとほぼ同じ特性となった。この
ときグラフａのＰ，Ｂの注入量の少ない場合は、ポリシ
リコンの特性がＰだけを注入したときと同じくｎ+ 型を
示しており、グラフｂでは、グラフａよりも同じ容量の
ときのゲート電圧が約０．５［Ｖ］上昇して、真性半導
体と同様の特性を示し、グラフｃのＰ，Ｂの注入量の多
い場合は、さらにゲート電圧が約０．５［Ｖ］上昇し
て、ポリシリコンにＢだけを注入したときと同じくｐ+
型の特性を示している。これらのことから、Ｐ，Ｂの注
入量を変化させることにより、ｎ+ 型とｐ+ 型の中間の
仕事関数を持つポリシリコンが得られることが判る。
説明する。まず、ｎ- 基板１上に厚さ1500Ａ（オングス
トローム）の熱酸化膜２を生成し、その上に厚さ3800Ａ
のポリシリコン薄膜３を減圧ＣＶＤ法により生成した。
さらに、このポリシリコン薄膜３にアクセプタとしてＢ
（ボロン）を５０ＫｅＶ、ドナーとしてＰ（リン）を１
００ＫｅＶで打ち込み、高濃度のアクセプタとドナーと
を同量導入する。そして、打ち込み後、Ｎ2 雰囲気中、
８５０℃で６０分間の熱処理を行って、打ち込んだ不純
物を拡散及び活性化させて図１（Ａ）に示すような半導
体装置を製造した。そして、図１（Ｂ）に示すように、
このポリシリコン薄膜３をエッチングしてゲート電極３
ａとし、このゲート電極３ａとｎ- 基板１との間に電圧
を印加して、Ｐ，Ｂの注入量を変えたときの容量−電圧
特性（Ｃ−Ｖ特性）を測定した。そして、縦軸に測定さ
れた容量Ｃと容量が最大となる熱酸化膜２のみのときの
容量Ｃmaxとの比をとり、横軸に電圧をとって結果を図
２のグラフに示した。Ｐ，Ｂを共に２×１０16ｃｍ-2，
５×１０16ｃｍ-2，７×１０16ｃｍ-2注入したときのグ
ラフをそれぞれグラフａ，ｂ，ｃとする。なお、Ｐ，Ｂ
の注入量が２×１０16〜４．５×１０16ｃｍ-2のときは
グラフａとほぼ同じ特性となり、４．５×１０16〜６×
１０16ｃｍ-2のときは注入量に応じてグラフａから電圧
の高いほうのグラフｃへ遷移して行き、６×１０16ｃｍ
-2以上のときはグラフｃとほぼ同じ特性となった。この
ときグラフａのＰ，Ｂの注入量の少ない場合は、ポリシ
リコンの特性がＰだけを注入したときと同じくｎ+ 型を
示しており、グラフｂでは、グラフａよりも同じ容量の
ときのゲート電圧が約０．５［Ｖ］上昇して、真性半導
体と同様の特性を示し、グラフｃのＰ，Ｂの注入量の多
い場合は、さらにゲート電圧が約０．５［Ｖ］上昇し
て、ポリシリコンにＢだけを注入したときと同じくｐ+
型の特性を示している。これらのことから、Ｐ，Ｂの注
入量を変化させることにより、ｎ+ 型とｐ+ 型の中間の
仕事関数を持つポリシリコンが得られることが判る。
【００１１】また、Ｐ，Ｂを共に４×１０16ｃｍ-2，５
×１０16ｃｍ-2，７．５×１０16ｃｍ-2注入したときの
ポリシリコン中の不純物プロファイルをＳＩＭＳ（２次
イオン質量分析）により調べた結果をそれぞれ図３〜図
５に示す。各図とも横軸は、図１（Ａ）におけるポリシ
リコン薄膜３の表面からの深さであり、縦軸は、Ｐ及び
Ｂの濃度である。各図において、ポリシリコン薄膜３と
熱酸化膜２との境界面付近である深さ0.28μｍ付近のＰ
とＢの濃度を見てみると、図３の注入量が４×１０16ｃ
ｍ-2で少ない場合は、境界面付近では、グラフｄで示す
Ｂよりもグラフｅで示すＰのほうが濃度が濃いので、ｎ
型の特性を示すことになり、図４の注入量が５×１０16
ｃｍ-2の場合は、境界面付近でＢとＰの濃度がほぼ同じ
となっており、図５の注入量が７．５×１０16ｃｍ-2で
多い場合は、境界面付近では、ＰよりもＢのほうが濃度
が濃いので、ｐ型の特性を示すことになる。即ち、ポリ
シリコン薄膜３への不純物の注入量を変えると、不純物
の拡散結果が変化し、ポリシリコン薄膜３と熱酸化膜２
との境界面付近では、注入量に応じてポリシリコン薄膜
３の特性が変化するので、その仕事関数を制御すること
ができる。
×１０16ｃｍ-2，７．５×１０16ｃｍ-2注入したときの
ポリシリコン中の不純物プロファイルをＳＩＭＳ（２次
イオン質量分析）により調べた結果をそれぞれ図３〜図
５に示す。各図とも横軸は、図１（Ａ）におけるポリシ
リコン薄膜３の表面からの深さであり、縦軸は、Ｐ及び
Ｂの濃度である。各図において、ポリシリコン薄膜３と
熱酸化膜２との境界面付近である深さ0.28μｍ付近のＰ
とＢの濃度を見てみると、図３の注入量が４×１０16ｃ
ｍ-2で少ない場合は、境界面付近では、グラフｄで示す
Ｂよりもグラフｅで示すＰのほうが濃度が濃いので、ｎ
型の特性を示すことになり、図４の注入量が５×１０16
ｃｍ-2の場合は、境界面付近でＢとＰの濃度がほぼ同じ
となっており、図５の注入量が７．５×１０16ｃｍ-2で
多い場合は、境界面付近では、ＰよりもＢのほうが濃度
が濃いので、ｐ型の特性を示すことになる。即ち、ポリ
シリコン薄膜３への不純物の注入量を変えると、不純物
の拡散結果が変化し、ポリシリコン薄膜３と熱酸化膜２
との境界面付近では、注入量に応じてポリシリコン薄膜
３の特性が変化するので、その仕事関数を制御すること
ができる。
【００１２】次に、ポリシリコン薄膜の仕事関数を制御
することができることを利用して、このポリシリコン薄
膜をＭＯＳ型ＦＥＴ（電解効果トランジスタ）のゲート
電極に使用した実施例を図６，図７と共に説明する。図
６は、本実施例のＭＯＳ型ＦＥＴを示す構成図である。
このＭＯＳ型ＦＥＴは、まず、ｐ- 型基板４上に厚さ18
0 Ａの熱酸化膜５を生成し、その上に厚さ3800Ａのポリ
シリコン薄膜６を減圧ＣＶＤ法により生成した。さら
に、このポリシリコン薄膜６にアクセプタとしてＢ（ボ
ロン）を５０ＫｅＶ、ドナーとしてＰ（リン）を１００
ＫｅＶで同量打ち込む。そして、Ｎ2 雰囲気中、８５０
℃で５５分間の熱処理を行って、打ち込んだ不純物を拡
散及び活性化させ、さらに、このポリシリコン薄膜６を
エッチングしてゲート電極６ａとし、このゲート電極６
ａをマスクとしてＰを１００ＫｅＶで１×１０15ｃｍ-2
打ち込んで、ｐ- 型基板４上にｎ+ 型のソース領域７、
ドレイン領域８を作り、８５０℃で５分間の熱処理を行
って、このソース領域７、ドレイン領域８の不純物を拡
散及び活性化させる。そして、この図６に示したＭＯＳ
型ＦＥＴにおいて、ＰとＢの打ち込み量を種々に変えた
ゲート電極（ポリシリコン薄膜）６ａを用いて、それぞ
れのしきい値電圧ＶTHを測定した。その結果を図７に示
す。図７のグラフから判るように、打ち込み量が４．５
×１０16ｃｍ-2のときにしきい値電圧ＶTHは、約０．２
５［Ｖ］で最小となり、その後、打ち込み量が増加する
と共に、しきい値電圧ＶTHの値は増加していき、１．３
５［Ｖ］以上の値が得られ、上下幅１．１［Ｖ］以上の
範囲でしきい値電圧を制御することができる。このしき
い値電圧ＶTHの変化は、上述した仕事関数の変化による
ものである。この結果、従来はゲート酸化膜下のチャネ
ル領域の不純物濃度を変えてしきい値電圧ＶTHを制御し
ていたが、本発明では、ゲート電極の不純物濃度を変え
ることにより、しきい値電圧ＶTHを制御することができ
るので、ＦＥＴの動作速度を変えずに広い範囲でしきい
値電圧ＶTHの制御が可能となる。
することができることを利用して、このポリシリコン薄
膜をＭＯＳ型ＦＥＴ（電解効果トランジスタ）のゲート
電極に使用した実施例を図６，図７と共に説明する。図
６は、本実施例のＭＯＳ型ＦＥＴを示す構成図である。
このＭＯＳ型ＦＥＴは、まず、ｐ- 型基板４上に厚さ18
0 Ａの熱酸化膜５を生成し、その上に厚さ3800Ａのポリ
シリコン薄膜６を減圧ＣＶＤ法により生成した。さら
に、このポリシリコン薄膜６にアクセプタとしてＢ（ボ
ロン）を５０ＫｅＶ、ドナーとしてＰ（リン）を１００
ＫｅＶで同量打ち込む。そして、Ｎ2 雰囲気中、８５０
℃で５５分間の熱処理を行って、打ち込んだ不純物を拡
散及び活性化させ、さらに、このポリシリコン薄膜６を
エッチングしてゲート電極６ａとし、このゲート電極６
ａをマスクとしてＰを１００ＫｅＶで１×１０15ｃｍ-2
打ち込んで、ｐ- 型基板４上にｎ+ 型のソース領域７、
ドレイン領域８を作り、８５０℃で５分間の熱処理を行
って、このソース領域７、ドレイン領域８の不純物を拡
散及び活性化させる。そして、この図６に示したＭＯＳ
型ＦＥＴにおいて、ＰとＢの打ち込み量を種々に変えた
ゲート電極（ポリシリコン薄膜）６ａを用いて、それぞ
れのしきい値電圧ＶTHを測定した。その結果を図７に示
す。図７のグラフから判るように、打ち込み量が４．５
×１０16ｃｍ-2のときにしきい値電圧ＶTHは、約０．２
５［Ｖ］で最小となり、その後、打ち込み量が増加する
と共に、しきい値電圧ＶTHの値は増加していき、１．３
５［Ｖ］以上の値が得られ、上下幅１．１［Ｖ］以上の
範囲でしきい値電圧を制御することができる。このしき
い値電圧ＶTHの変化は、上述した仕事関数の変化による
ものである。この結果、従来はゲート酸化膜下のチャネ
ル領域の不純物濃度を変えてしきい値電圧ＶTHを制御し
ていたが、本発明では、ゲート電極の不純物濃度を変え
ることにより、しきい値電圧ＶTHを制御することができ
るので、ＦＥＴの動作速度を変えずに広い範囲でしきい
値電圧ＶTHの制御が可能となる。
【００１３】次に、ポリシリコン薄膜を配線材料として
使用した実施例について説明する。図３〜図５に示した
ポリシリコン中の不純物プロファイルにおいて、図３に
示すＰ，Ｂを共に４×１０16ｃｍ-2注入したときは、ポ
リシリコン膜表面から深さ約０．１μｍのところでは、
ＢよりもＰの濃度の方が濃く、この部分ではｎ型となっ
ている。そして、深さ約０．１〜０．３μｍのところで
は、ＰよりもＢの濃度の方が濃く、この部分ではｐ型と
なっており、０．３μｍから熱酸化膜との境界面までの
０．３８μｍのところでは、再びＢよりもＰの濃度の方
が濃く、この部分ではｎ型となっている。これは、不純
物であるＰとＢとが高濃度化では、同じ様に拡散せず、
表面付近と熱酸化膜との境界面付近ではＰが多くなって
ｎ型となっており、不純物が均等に拡散していないの
で、抵抗値が低く（導電性がある）なっている。同様
に、図４に示すＰ，Ｂを共に５×１０16ｃｍ-2注入した
ときは、ポリシリコン膜表面から深さ約０．１６μｍの
ところでは、ＢよりもＰの濃度の方が濃く、この部分で
はｎ型となっており、深さ約０．１６μｍから熱酸化膜
との境界面までの０．３８μｍのところでは、Ｐよりも
Ｂの濃度の方が濃く、この部分ではｐ型となっている。
そして、図５に示すＰ，Ｂを共に７．５×１０16ｃｍ-2
注入したときも、図４の場合と同様に、ポリシリコン膜
表面から深さ約０．１８μｍのところでは、ＢよりもＰ
の濃度の方が濃く、この部分ではｎ型となっており、深
さ約０．１８μｍから熱酸化膜との境界面までの０．３
８μｍのところでは、ＰよりもＢの濃度の方が濃く、こ
の部分ではｐ型となっている。
使用した実施例について説明する。図３〜図５に示した
ポリシリコン中の不純物プロファイルにおいて、図３に
示すＰ，Ｂを共に４×１０16ｃｍ-2注入したときは、ポ
リシリコン膜表面から深さ約０．１μｍのところでは、
ＢよりもＰの濃度の方が濃く、この部分ではｎ型となっ
ている。そして、深さ約０．１〜０．３μｍのところで
は、ＰよりもＢの濃度の方が濃く、この部分ではｐ型と
なっており、０．３μｍから熱酸化膜との境界面までの
０．３８μｍのところでは、再びＢよりもＰの濃度の方
が濃く、この部分ではｎ型となっている。これは、不純
物であるＰとＢとが高濃度化では、同じ様に拡散せず、
表面付近と熱酸化膜との境界面付近ではＰが多くなって
ｎ型となっており、不純物が均等に拡散していないの
で、抵抗値が低く（導電性がある）なっている。同様
に、図４に示すＰ，Ｂを共に５×１０16ｃｍ-2注入した
ときは、ポリシリコン膜表面から深さ約０．１６μｍの
ところでは、ＢよりもＰの濃度の方が濃く、この部分で
はｎ型となっており、深さ約０．１６μｍから熱酸化膜
との境界面までの０．３８μｍのところでは、Ｐよりも
Ｂの濃度の方が濃く、この部分ではｐ型となっている。
そして、図５に示すＰ，Ｂを共に７．５×１０16ｃｍ-2
注入したときも、図４の場合と同様に、ポリシリコン膜
表面から深さ約０．１８μｍのところでは、ＢよりもＰ
の濃度の方が濃く、この部分ではｎ型となっており、深
さ約０．１８μｍから熱酸化膜との境界面までの０．３
８μｍのところでは、ＰよりもＢの濃度の方が濃く、こ
の部分ではｐ型となっている。
【００１４】そして、図１（Ａ）に示した半導体装置に
おいて、ポリシリコン薄膜３に同量注入するＢ，Ｐの注
入量を変化てポリシリコン薄膜３のシート抵抗値を４端
子法にて測定し、その結果をＢ及びＰを単体で注入した
ときの抵抗値と共に図８に示した。図中、グラフｇに示
すＢ，Ｐを同量注入したときのポリシリコン薄膜３のシ
ート抵抗値は、Ｂ，Ｐの注入量が少ないときは、シート
抵抗も高いが、注入量が増加すると共に、抵抗値が下が
っていき、Ｂ，Ｐの注入量が５×１０16ｃｍ-2前後で最
低値となり、グラフｈで示すＢのみを注入したときの抵
抗値とほぼ同じとなる。したがって、このＢ，Ｐを同量
注入したポリシリコン薄膜を配線材料として使用するこ
とができる。また、このときの抵抗値は、不純物の注入
量にしたがって連続的に変化しているので、不純物の注
入量を変えることにより、所望の抵抗値を得ることので
きる抵抗素子としても使用できる。そして、実際に使用
する際には、Ｂ，Ｐを同量注入したときのポリシリコン
薄膜によって配線し、その一部分の不純物注入量を変え
ることにより、その部分を抵抗素子として使用し、必要
な抵抗値を得ることができる。さらに、抵抗値の高い抵
抗素子を使用したい場合、Ｐ，Ｂ単体を注入すると、注
入濃度の低いときは、空乏化してオーミック接続するこ
とができないが、本発明では、抵抗値が高いときでもオ
ーミック接続することができる。なお、本発明のものが
Ｂのみを注入したときとほぼ同じ低い抵抗値であること
は、上記したＭＯＳ型ＦＥＴのゲート電極として使用す
る際にも有益である。
おいて、ポリシリコン薄膜３に同量注入するＢ，Ｐの注
入量を変化てポリシリコン薄膜３のシート抵抗値を４端
子法にて測定し、その結果をＢ及びＰを単体で注入した
ときの抵抗値と共に図８に示した。図中、グラフｇに示
すＢ，Ｐを同量注入したときのポリシリコン薄膜３のシ
ート抵抗値は、Ｂ，Ｐの注入量が少ないときは、シート
抵抗も高いが、注入量が増加すると共に、抵抗値が下が
っていき、Ｂ，Ｐの注入量が５×１０16ｃｍ-2前後で最
低値となり、グラフｈで示すＢのみを注入したときの抵
抗値とほぼ同じとなる。したがって、このＢ，Ｐを同量
注入したポリシリコン薄膜を配線材料として使用するこ
とができる。また、このときの抵抗値は、不純物の注入
量にしたがって連続的に変化しているので、不純物の注
入量を変えることにより、所望の抵抗値を得ることので
きる抵抗素子としても使用できる。そして、実際に使用
する際には、Ｂ，Ｐを同量注入したときのポリシリコン
薄膜によって配線し、その一部分の不純物注入量を変え
ることにより、その部分を抵抗素子として使用し、必要
な抵抗値を得ることができる。さらに、抵抗値の高い抵
抗素子を使用したい場合、Ｐ，Ｂ単体を注入すると、注
入濃度の低いときは、空乏化してオーミック接続するこ
とができないが、本発明では、抵抗値が高いときでもオ
ーミック接続することができる。なお、本発明のものが
Ｂのみを注入したときとほぼ同じ低い抵抗値であること
は、上記したＭＯＳ型ＦＥＴのゲート電極として使用す
る際にも有益である。
【００１５】最後に、ポリシリコン薄膜を接続素子とし
て使用した実施例について説明する。ｎ+ 型のポリシリ
コンとｐ+ 型のポリシリコンとを直接接続すると接続部
分でｐｎ接合が生じて、オーミック接続とはならない。
しかし、高濃度のドナーとアクセプタをポリシリコンに
同量導入すれば、ｎ+ 型のポリシリコンとｐ+ 型のポリ
シリコンとをオーミック接続することができる。すなわ
ち、上記した配線材料、抵抗素子のところで説明したよ
うにポリシリコンに高濃度のドナーとアクセプタとを導
入したときは、表面近くではＰが多く、ｎ型部分となっ
ているが、内部ではＢが多くｐ型部分となっており、そ
れぞれの部分で異なる導電型の性質を持っていることに
なる。このため、ｎ+ 型またはｐ+ 型のポリシリコンと
接続してもその接続部分でｐｎ接合とはならず、オーミ
ック接続が可能となる。また、この高濃度のドナーとア
クセプタを導入したポリシリコンの表面近くのｎ型部分
と内部でのｐ型部分との間でもｐｎ接合とはなっている
ものの高濃度に不純物を導入した結果、耐圧が非常に小
さくなって、ほぼオーミック接続と見なせ、導体として
接続素子に使用することができるものである。これは、
図９に示すように、ｎ- 型基板（Si基板）９上に厚さ
１．２μｍのSiＯ2 熱酸化膜１０を設け、その上に、厚
さ６μｍのポリシリコン薄膜１１を形成して、このポリ
シリコン薄膜１１にＰとＢとをそれぞれ７．５×１０16
ｃｍ-2導入して製造した半導体装置を斜めに切り、その
斜面の各点における拡がり抵抗を測定してグラフにした
図１０の結果から明らかである。即ち、上面からポリシ
リコン薄膜１１から熱酸化膜１０との境界までの深さ６
μｍのところまでは内部の拡がり抵抗は徐々に上昇して
おり、内部にｐｎ接合の空乏層による抵抗値の変化は見
られない。
て使用した実施例について説明する。ｎ+ 型のポリシリ
コンとｐ+ 型のポリシリコンとを直接接続すると接続部
分でｐｎ接合が生じて、オーミック接続とはならない。
しかし、高濃度のドナーとアクセプタをポリシリコンに
同量導入すれば、ｎ+ 型のポリシリコンとｐ+ 型のポリ
シリコンとをオーミック接続することができる。すなわ
ち、上記した配線材料、抵抗素子のところで説明したよ
うにポリシリコンに高濃度のドナーとアクセプタとを導
入したときは、表面近くではＰが多く、ｎ型部分となっ
ているが、内部ではＢが多くｐ型部分となっており、そ
れぞれの部分で異なる導電型の性質を持っていることに
なる。このため、ｎ+ 型またはｐ+ 型のポリシリコンと
接続してもその接続部分でｐｎ接合とはならず、オーミ
ック接続が可能となる。また、この高濃度のドナーとア
クセプタを導入したポリシリコンの表面近くのｎ型部分
と内部でのｐ型部分との間でもｐｎ接合とはなっている
ものの高濃度に不純物を導入した結果、耐圧が非常に小
さくなって、ほぼオーミック接続と見なせ、導体として
接続素子に使用することができるものである。これは、
図９に示すように、ｎ- 型基板（Si基板）９上に厚さ
１．２μｍのSiＯ2 熱酸化膜１０を設け、その上に、厚
さ６μｍのポリシリコン薄膜１１を形成して、このポリ
シリコン薄膜１１にＰとＢとをそれぞれ７．５×１０16
ｃｍ-2導入して製造した半導体装置を斜めに切り、その
斜面の各点における拡がり抵抗を測定してグラフにした
図１０の結果から明らかである。即ち、上面からポリシ
リコン薄膜１１から熱酸化膜１０との境界までの深さ６
μｍのところまでは内部の拡がり抵抗は徐々に上昇して
おり、内部にｐｎ接合の空乏層による抵抗値の変化は見
られない。
【００１６】また、図１１に示すように、ポリシリコン
１２のα部分とβ部分にＢを打ち込み、さらに、β部分
とγ部分にＢと同量のＰを打ち込んで、α部分をｐ型、
γ部分をｎ型とし、β部分をＢとＰとを同量打ち込んだ
接続素子とする。そして、打ち込み量を５×１０15，１
×１０16，２×１０16，５×１０16，７×１０16ｃｍ-2
と変えて製造したときのポリシリコン１２のｐ型のα部
分とｎ型のγ部分との間に直流電圧をかけ、この電圧を
可変したときの電流を測定した。その結果をそれぞれ図
１２〜図１６に示す。図１２，図１３に示した５×１０
15ｃｍ-2及び１×１０16ｃｍ-2導入したときは、導入量
が少ないため一方向にしか電流が流れず、整流作用を生
じている。しかし、図１４〜図１６に示した２×１
０16，５×１０16，７×１０16ｃｍ-2導入したときは、
両方向に電流が流れるので、ｐ型のα部分及びｎ型のγ
部分とは、オーミック接続となっていることが判る。以
上説明した各実施例は、いずれもアクセプタとしてＢ
（ボロン）、ドナーとしてＰ（リン）を使用している
が、アクセプタとしてＢＦ2 （フッ化ボロン）、Al（ア
ルミニウム）、Ga（ガリウム）、In（インジウム）、ド
ナーとしてAs（ヒ素）やSb（アンチモン）などを使用し
ても良い。
１２のα部分とβ部分にＢを打ち込み、さらに、β部分
とγ部分にＢと同量のＰを打ち込んで、α部分をｐ型、
γ部分をｎ型とし、β部分をＢとＰとを同量打ち込んだ
接続素子とする。そして、打ち込み量を５×１０15，１
×１０16，２×１０16，５×１０16，７×１０16ｃｍ-2
と変えて製造したときのポリシリコン１２のｐ型のα部
分とｎ型のγ部分との間に直流電圧をかけ、この電圧を
可変したときの電流を測定した。その結果をそれぞれ図
１２〜図１６に示す。図１２，図１３に示した５×１０
15ｃｍ-2及び１×１０16ｃｍ-2導入したときは、導入量
が少ないため一方向にしか電流が流れず、整流作用を生
じている。しかし、図１４〜図１６に示した２×１
０16，５×１０16，７×１０16ｃｍ-2導入したときは、
両方向に電流が流れるので、ｐ型のα部分及びｎ型のγ
部分とは、オーミック接続となっていることが判る。以
上説明した各実施例は、いずれもアクセプタとしてＢ
（ボロン）、ドナーとしてＰ（リン）を使用している
が、アクセプタとしてＢＦ2 （フッ化ボロン）、Al（ア
ルミニウム）、Ga（ガリウム）、In（インジウム）、ド
ナーとしてAs（ヒ素）やSb（アンチモン）などを使用し
ても良い。
【００１７】
【発明の効果】本発明の半導体装置は、高濃度のドナー
と高濃度のアクセプタとが略同量導入されたポリシリコ
ンからなる半導体素子を有しているので、この半導体素
子のポリシリコンに含まれる不純物濃度を変えることに
よって、仕事関数を制御することができる。そして、本
発明のＭＯＳ型ＦＥＴは、ゲート電極のポリシリコンに
含まれる不純物濃度を変えることにより、しきい値電圧
ＶTHを制御することができるので、ＦＥＴの動作速度を
変えずに広い範囲でしきい値電圧ＶTHの制御が可能とな
るという効果がある。また、本発明の半導体装置におけ
る配線材料および抵抗素子は、配線後にその一部分の不
純物注入量を変えることによって、その部分を抵抗素子
として使用でき、必要な抵抗値を得ることができるの
で、配線幅を変えること無く簡単に抵抗値を制御するこ
とができる。さらに、本発明の半導体装置における接続
素子は、ｎ+ 型のポリシリコン及びｐ+ 型のポリシリコ
ンとオーミック接続することができるので、異なる導電
型のポリシリコン電極を接続することができる。また、
従来のように、金属を使用しなくても良いので、製造装
置が金属で汚染されることがなく、製造工程が簡単にな
るという効果がある。
と高濃度のアクセプタとが略同量導入されたポリシリコ
ンからなる半導体素子を有しているので、この半導体素
子のポリシリコンに含まれる不純物濃度を変えることに
よって、仕事関数を制御することができる。そして、本
発明のＭＯＳ型ＦＥＴは、ゲート電極のポリシリコンに
含まれる不純物濃度を変えることにより、しきい値電圧
ＶTHを制御することができるので、ＦＥＴの動作速度を
変えずに広い範囲でしきい値電圧ＶTHの制御が可能とな
るという効果がある。また、本発明の半導体装置におけ
る配線材料および抵抗素子は、配線後にその一部分の不
純物注入量を変えることによって、その部分を抵抗素子
として使用でき、必要な抵抗値を得ることができるの
で、配線幅を変えること無く簡単に抵抗値を制御するこ
とができる。さらに、本発明の半導体装置における接続
素子は、ｎ+ 型のポリシリコン及びｐ+ 型のポリシリコ
ンとオーミック接続することができるので、異なる導電
型のポリシリコン電極を接続することができる。また、
従来のように、金属を使用しなくても良いので、製造装
置が金属で汚染されることがなく、製造工程が簡単にな
るという効果がある。
【図１】（Ａ），（Ｂ）は本発明の半導体装置の一実施
例を示す構成図である。
例を示す構成図である。
【図２】本発明の容量−電圧特性を示すグラフである。
【図３】本発明の不純物プロファイルを示すグラフであ
る。
る。
【図４】本発明の不純物プロファイルを示すグラフであ
る。
る。
【図５】本発明の不純物プロファイルを示すグラフであ
る。
る。
【図６】本発明のＭＯＳ型ＦＥＴの一実施例を示す構成
図である。
図である。
【図７】本発明のＭＯＳ型ＦＥＴの一実施例のしきい値
電圧特性を示すグラフである。
電圧特性を示すグラフである。
【図８】不純物濃度を変化させたときのポリシリコン薄
膜のシート抵抗値を示すグラフである。
膜のシート抵抗値を示すグラフである。
【図９】拡がり抵抗を測定した半導体装置を示す構成図
である。
である。
【図１０】半導体装置の拡がり抵抗を示すグラフであ
る。
る。
【図１１】本発明の半導体装置の接続素子の一実施例を
示す構成図である。
示す構成図である。
【図１２】Ｐ，Ｂを５×１０15ｃｍ-2導入したポリシリ
コンの電圧−電流特性を示すグラフである。
コンの電圧−電流特性を示すグラフである。
【図１３】Ｐ，Ｂを１×１０16ｃｍ-2導入したポリシリ
コンの電圧−電流特性を示すグラフである。
コンの電圧−電流特性を示すグラフである。
【図１４】Ｐ，Ｂを２×１０16ｃｍ-2導入したポリシリ
コンの電圧−電流特性を示すグラフである。
コンの電圧−電流特性を示すグラフである。
【図１５】Ｐ，Ｂを５×１０16ｃｍ-2導入したポリシリ
コンの電圧−電流特性を示すグラフである。
コンの電圧−電流特性を示すグラフである。
【図１６】Ｐ，Ｂを７×１０16ｃｍ-2導入したポリシリ
コンの電圧−電流特性を示すグラフである。
コンの電圧−電流特性を示すグラフである。
１，９ ｎ- 基板 ２，５，１０ 熱酸化膜 ３，６，１１ ポリシリコン薄膜 ３ａ，６ａ ゲート電極 ４ ｐ- 基板 ７ ソース領域 ８ ドレイン領域 １２ ポリシリコン
Claims (5)
- 【請求項１】高濃度のドナーと高濃度のアクセプタとが
略同量導入されたポリシリコンからなる半導体素子を有
することを特徴とする半導体装置。 - 【請求項２】高濃度のドナーと高濃度のアクセプタとが
略同量導入されたポリシリコンからなる抵抗素子を有す
る半導体装置であって、前記ドナーとアクセプタの濃度
を可変することにより前記抵抗素子の抵抗値を制御する
ことを特徴とする半導体装置。 - 【請求項３】高濃度のドナーと高濃度のアクセプタとが
略同量導入されたポリシリコンからなる配線材料を有す
る半導体装置であって、前記ドナーとアクセプタの濃度
を可変することにより前記配線材料の仕事関数を制御す
ることを特徴とする半導体装置。 - 【請求項４】高濃度のドナーと高濃度のアクセプタとが
略同量導入されたポリシリコンからなり、異なる導電型
のポリシリコンとオーミック接続される接続素子を有す
ることを特徴とする半導体装置。 - 【請求項５】高濃度のドナーと高濃度のアクセプタとが
略同量導入されたポリシリコンからなるゲート電極を備
えたＭＯＳ型ＦＥＴであって、前記ゲート電極に導入す
る前記ドナーとアクセプタの濃度を可変することにより
しきい値電圧を制御することを特徴とするＭＯＳ型ＦＥ
Ｔ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271983A JPH0582465A (ja) | 1991-09-24 | 1991-09-24 | 半導体装置およびｍｏｓ型ｆｅｔ |
| US07/950,223 US5367190A (en) | 1991-09-24 | 1992-09-24 | Polysilicon semiconductor element having resistivity and work function controlled to required values |
| US08/247,279 US5444284A (en) | 1991-09-24 | 1994-05-23 | Semiconductor device including polysilicon semiconductor element and MOS-FET as the element thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271983A JPH0582465A (ja) | 1991-09-24 | 1991-09-24 | 半導体装置およびｍｏｓ型ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582465A true JPH0582465A (ja) | 1993-04-02 |
Family
ID=17507517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271983A Pending JPH0582465A (ja) | 1991-09-24 | 1991-09-24 | 半導体装置およびｍｏｓ型ｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5367190A (ja) |
| JP (1) | JPH0582465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163887A (ja) * | 1992-11-16 | 1994-06-10 | Victor Co Of Japan Ltd | 半導体装置及びｍｏｓｆｅｔ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582465A (ja) * | 1991-09-24 | 1993-04-02 | Victor Co Of Japan Ltd | 半導体装置およびｍｏｓ型ｆｅｔ |
| US6507072B2 (en) * | 1993-03-16 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| US5574295A (en) * | 1995-08-09 | 1996-11-12 | Kulite Semiconductor Products | Dielectrically isolated SiC mosfet |
| US20040207026A1 (en) * | 2002-04-19 | 2004-10-21 | Xi-Wei Lin | Integrated circuit devices with high and voltage components and processes for manufacturing these devices |
| US7635618B2 (en) * | 1999-03-03 | 2009-12-22 | Nxp B.V. | Integrated circuit devices with high and low voltage components and processes for manufacturing these devices |
| US7033873B1 (en) * | 2002-09-18 | 2006-04-25 | Advanced Micro Devices, Inc. | Methods of controlling gate electrode doping, and systems for accomplishing same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113263A (en) * | 1980-12-29 | 1982-07-14 | Nec Corp | Semiconductor device and its manufacture |
| JPS57133659A (en) * | 1981-02-10 | 1982-08-18 | Matsushita Electric Ind Co Ltd | Manufacture of polycrystalline semiconductor element |
| JPS5871648A (ja) * | 1981-10-23 | 1983-04-28 | Nec Corp | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3467953D1 (en) * | 1983-04-21 | 1988-01-14 | Toshiba Kk | Semiconductor device having an element isolation layer and method of manufacturing the same |
| JPH0614549B2 (ja) * | 1984-08-16 | 1994-02-23 | セイコーエプソン株式会社 | 薄膜トランジスタ |
| JPS60121770A (ja) * | 1984-10-29 | 1985-06-29 | Nec Corp | 半導体装置 |
| JPH0582465A (ja) * | 1991-09-24 | 1993-04-02 | Victor Co Of Japan Ltd | 半導体装置およびｍｏｓ型ｆｅｔ |
-
1991
- 1991-09-24 JP JP3271983A patent/JPH0582465A/ja active Pending
-
1992
- 1992-09-24 US US07/950,223 patent/US5367190A/en not_active Expired - Fee Related
-
1994
- 1994-05-23 US US08/247,279 patent/US5444284A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113263A (en) * | 1980-12-29 | 1982-07-14 | Nec Corp | Semiconductor device and its manufacture |
| JPS57133659A (en) * | 1981-02-10 | 1982-08-18 | Matsushita Electric Ind Co Ltd | Manufacture of polycrystalline semiconductor element |
| JPS5871648A (ja) * | 1981-10-23 | 1983-04-28 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163887A (ja) * | 1992-11-16 | 1994-06-10 | Victor Co Of Japan Ltd | 半導体装置及びｍｏｓｆｅｔ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5444284A (en) | 1995-08-22 |
| US5367190A (en) | 1994-11-22 |
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