JPS6254961A - Ｄｍｏｓトランジスタのスレツシユホ−ルド電圧をシフトさせる方法 - Google Patents
Ｄｍｏｓトランジスタのスレツシユホ−ルド電圧をシフトさせる方法Info
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｍｏ８）−ランジスタに関するものであって
、更に詳細には、製造過程中に二重拡散型ＭＯＳ （Ｄ
ＭＯＳ） トランジスタのスレッシュホールド電圧を
シフトさせる方法に関するものである。
、更に詳細には、製造過程中に二重拡散型ＭＯＳ （Ｄ
ＭＯＳ） トランジスタのスレッシュホールド電圧を
シフトさせる方法に関するものである。
ＭｏＳトランジスタは従来公知である。従来のＭｏＳト
ランジスタを断面で第１図に示しである。
ランジスタを断面で第１図に示しである。
第１図を参照すると、ＮチャンネルＭｏ８ （ＮＭｏＳ
）トランジスタ１０は、Ｐ−型基板１４内に形成したＮ
＋ソース１２ｓ及びＮ＋ドレイン１２ｄを有している。
）トランジスタ１０は、Ｐ−型基板１４内に形成したＮ
＋ソース１２ｓ及びＮ＋ドレイン１２ｄを有している。
コンタクトメタリゼーション２２及び２４が夫々ソース
１２ｓ及びドレイン１２ｄへ電気的にコンタクトしてい
る。チャンネル領域１６がソース１２ｓとドレイン１２
ｄとの間に存在している。チャンネル１６上方には、二
酸化シリコン１８の如き絶縁物質の層があり、二酸化シ
リコン層１８の上には、アルミニウム又はポリシリコン
等の物質からなるゲート導体２０が存在している。従来
公知の如く、ソース１２ｇに存在する電圧と相対的な電
圧をドレイン１２ｄへ印加すると、ゲート導体２０にお
ける電圧がトランジスタ１０のスレッシュホールド電圧
よりも大きくない限り、ドレイン１２ｄがらソース１２
ｇへは電流は流れない。
１２ｓ及びドレイン１２ｄへ電気的にコンタクトしてい
る。チャンネル領域１６がソース１２ｓとドレイン１２
ｄとの間に存在している。チャンネル１６上方には、二
酸化シリコン１８の如き絶縁物質の層があり、二酸化シ
リコン層１８の上には、アルミニウム又はポリシリコン
等の物質からなるゲート導体２０が存在している。従来
公知の如く、ソース１２ｇに存在する電圧と相対的な電
圧をドレイン１２ｄへ印加すると、ゲート導体２０にお
ける電圧がトランジスタ１０のスレッシュホールド電圧
よりも大きくない限り、ドレイン１２ｄがらソース１２
ｇへは電流は流れない。
トランジスタの製造過程中にトランジスタ１゜の如きト
ランジスタのスレッシュホールド電圧を修正する為の種
々の方法がある。このことは、特定の適用条件に適合さ
せたスレッシュホールド電圧を持ったＭＯＳトランジス
タを設計者が提供することを可能とする為に行われる０
例えば、トランジスタのチャンネル領域内にドーパント
を導入する為にイオン注入を使用することは従来公知で
ある。このプロセスは、Ｗｉｌｌｉａｍ Ｅ、 Ａｒｔ
ａｓｔｒｏｎｇに対して発行された米国再発行特許第２
９，６６０号に詳細に記載されている。更に従来公知の
こととしては、最終的な高温処理ステップの間に、窒素
の代りに酸素中においてウェハをアニールすることによ
ってＭＯＳトランジスタのスレッシュホールド電圧を調
節することである。これは、チャンネル上方のシリコン
と二酸化シリコンとの界面において単位面積当りの固定
電荷を増加させ、そのことは該トランジスタのスレッシ
ュホールド電圧を減少させる。更に公知のことは、［１
１１１結晶配向を持ったシリコンを使用することであり
。
ランジスタのスレッシュホールド電圧を修正する為の種
々の方法がある。このことは、特定の適用条件に適合さ
せたスレッシュホールド電圧を持ったＭＯＳトランジス
タを設計者が提供することを可能とする為に行われる０
例えば、トランジスタのチャンネル領域内にドーパント
を導入する為にイオン注入を使用することは従来公知で
ある。このプロセスは、Ｗｉｌｌｉａｍ Ｅ、 Ａｒｔ
ａｓｔｒｏｎｇに対して発行された米国再発行特許第２
９，６６０号に詳細に記載されている。更に従来公知の
こととしては、最終的な高温処理ステップの間に、窒素
の代りに酸素中においてウェハをアニールすることによ
ってＭＯＳトランジスタのスレッシュホールド電圧を調
節することである。これは、チャンネル上方のシリコン
と二酸化シリコンとの界面において単位面積当りの固定
電荷を増加させ、そのことは該トランジスタのスレッシ
ュホールド電圧を減少させる。更に公知のことは、［１
１１１結晶配向を持ったシリコンを使用することであり
。
それは［１００］配向を持ったシリコンを使用して製造
したデバイスよりもシリコンと二酸化シリコンとの界面
においてより多くの電荷を発生させる。従来の低電圧（
即ち、２０Ｖ未満）ＭＯＳトランジスタのスレッシュホ
ールド電圧を調節する為に使用した技術は、ゲート絶縁
膜として１，０００人の厚さの二酸化シリコンを持った
トランジ・ スタに対して表工に示した範囲内のスレッ
シュホールドのシフトを与える。
したデバイスよりもシリコンと二酸化シリコンとの界面
においてより多くの電荷を発生させる。従来の低電圧（
即ち、２０Ｖ未満）ＭＯＳトランジスタのスレッシュホ
ールド電圧を調節する為に使用した技術は、ゲート絶縁
膜として１，０００人の厚さの二酸化シリコンを持った
トランジ・ スタに対して表工に示した範囲内のスレッ
シュホールドのシフトを与える。
紅
ＸＬ／ッシュホールド電圧 従来トランジスタにシフ
ト ” おける電 シフト量シリコン串
内のイオン注入 Δｖｔｈ＝ｏ乃至±２ｖアニール
Δｖｔｈ＝ｏ７）至−２ｖ［１１１１配
向に対しテ［１００］ 結晶配向の使用 Δｖｔｈ＝ｏ乃至２ｖ傘リ
ーク（即ち、トランジスタがオフの時にそれを介して流
れる電流）及びブレークダウン電圧が変化 ＭｏＳトランジスタの１変形例はＤＭＯＳトランジスタ
であり、それは通常高電流（即ち、最大２０ＯＡ）及び
高電圧（即ち、最大１，０ＯＯＶ）適用において使用さ
れる。（従来公知の如＜、ＤＭＯＳトランジスタは、共
通端部乃至は境界からの逐次的に導入した不純物の拡散
における差異を使用してチャンネル長さを画定するトラ
ンジスタである。）第２ａ図は、従来技術に従って製造
した縦型ＤＭＯＳトランジスタ５０の断面を示している
。ＤＭＯＳトランジスタは、多少の違いはあるが、従来
のＭＯＳトランジスタと同様の態様で動作する。ＤＭＯ
Ｓトランジスタ５０は、一対のＰ領域５４（トランジス
タ５０の本体領域）内に形成したＮ＋ソース５２ｓを有
しており、該Ｐ領域はＮ−ドレイン領域５２ｄ内に形成
されており。
ト ” おける電 シフト量シリコン串
内のイオン注入 Δｖｔｈ＝ｏ乃至±２ｖアニール
Δｖｔｈ＝ｏ７）至−２ｖ［１１１１配
向に対しテ［１００］ 結晶配向の使用 Δｖｔｈ＝ｏ乃至２ｖ傘リ
ーク（即ち、トランジスタがオフの時にそれを介して流
れる電流）及びブレークダウン電圧が変化 ＭｏＳトランジスタの１変形例はＤＭＯＳトランジスタ
であり、それは通常高電流（即ち、最大２０ＯＡ）及び
高電圧（即ち、最大１，０ＯＯＶ）適用において使用さ
れる。（従来公知の如＜、ＤＭＯＳトランジスタは、共
通端部乃至は境界からの逐次的に導入した不純物の拡散
における差異を使用してチャンネル長さを画定するトラ
ンジスタである。）第２ａ図は、従来技術に従って製造
した縦型ＤＭＯＳトランジスタ５０の断面を示している
。ＤＭＯＳトランジスタは、多少の違いはあるが、従来
のＭＯＳトランジスタと同様の態様で動作する。ＤＭＯ
Ｓトランジスタ５０は、一対のＰ領域５４（トランジス
タ５０の本体領域）内に形成したＮ＋ソース５２ｓを有
しており、該Ｐ領域はＮ−ドレイン領域５２ｄ内に形成
されており。
そのＮ−ドレイン領域はドレインリード５７に接続され
ているＮ÷領域５６上に形成されている。
ているＮ÷領域５６上に形成されている。
領域５４は２つの分離した領域の様に見えるが、これら
は実際には、領域５２ｇの如く、断面の面の背後で結合
された単一の連続的な領域である。
は実際には、領域５２ｇの如く、断面の面の背後で結合
された単一の連続的な領域である。
メタリゼーション６４及び６６は領域５４及び５２ｓと
電気的にコンタクトする。Ｎ−ドレイン領域５２ｄ上方
に延在しているＰ領域５４と５６及びＮ＋ソース５２ｓ
は二酸化シリコン層６ｏの如き絶縁物質層である。絶縁
層６０の上にはポリシリコン又はアルミニウムから形成
されたゲート６２がある。動作に付いて説明する、トラ
ンジスタ５０のスレッシュホールド電圧よりも大きな正
の電圧がゲート６２へ印加されると、電流キャリヤ（Ｎ
チャンネルデバイスにおいては電子）が、正電圧がドレ
インに存在する時には、矢印Ａ及びＢで示した方向にソ
ース領域５２ｓからドレイン５２ｄへ流される。
電気的にコンタクトする。Ｎ−ドレイン領域５２ｄ上方
に延在しているＰ領域５４と５６及びＮ＋ソース５２ｓ
は二酸化シリコン層６ｏの如き絶縁物質層である。絶縁
層６０の上にはポリシリコン又はアルミニウムから形成
されたゲート６２がある。動作に付いて説明する、トラ
ンジスタ５０のスレッシュホールド電圧よりも大きな正
の電圧がゲート６２へ印加されると、電流キャリヤ（Ｎ
チャンネルデバイスにおいては電子）が、正電圧がドレ
インに存在する時には、矢印Ａ及びＢで示した方向にソ
ース領域５２ｓからドレイン５２ｄへ流される。
トランジスタ５０の如きトランジスタは、高電圧−高電
流適用に対して特に適切であることが分かっている。何
故ならば、ＤＭＯＳトランジスタのチャンネル長さは従
来のＭＯＳトランジスタの製造におけるよりも一層狭い
値の範囲内に制御することが可能だからである。（上述
した如く、チャンネル長さは共通の境界乃至は発生値か
らの逐次的拡散の間の差異によって決定されるので、チ
ャンネル長さは精密に制御される。）このことは、チャ
ンネル領域によって寄与されるオン抵抗がそうである如
く、トランジスタの相互コンダクタンスは略チャンネル
長さに逆比例する。ＤＭＯ３）−ランジスタにおいて、
Ｎ″″領域５２ｄ（これはドレインの一部を形成する）
はチャンネル５２ｃよすも軽度にドープされているので
、逆バイアスされると、チャンネル５２ｃとドレイン５
２ｄとの間の空乏領域はチャンネル５２ｃよりもＮ−ド
レイン５２ｄ内に更に延在し、チャンネル５２ｃとドレ
イン５２ｄとが同じ濃度でドープされている場合よりも
より少ない範囲でチャンネル長さに影響を与える。（従
来公知の如く、トランジスタ５０がオフの場合、チャン
ネル−ドレイン接合は逆バイアスされ、ドレイン５２ｄ
における電圧はチャンネル５２ｃにおける電圧よりも大
きい。空乏領域は、ドレイン５２ｄとチャンネル５２ｃ
との間の領域であって、逆バイアスされると、その中の
正孔及び導通電子は逆バイアス電圧によって取り除かれ
る。）この動静の為に、パンチスルーブレークダウンと
呼ばれる現象となることのある本体領域５４をソース５
２へ貫通して空乏させること無しに、高ドレイン電圧に
耐えることが可能である。
流適用に対して特に適切であることが分かっている。何
故ならば、ＤＭＯＳトランジスタのチャンネル長さは従
来のＭＯＳトランジスタの製造におけるよりも一層狭い
値の範囲内に制御することが可能だからである。（上述
した如く、チャンネル長さは共通の境界乃至は発生値か
らの逐次的拡散の間の差異によって決定されるので、チ
ャンネル長さは精密に制御される。）このことは、チャ
ンネル領域によって寄与されるオン抵抗がそうである如
く、トランジスタの相互コンダクタンスは略チャンネル
長さに逆比例する。ＤＭＯ３）−ランジスタにおいて、
Ｎ″″領域５２ｄ（これはドレインの一部を形成する）
はチャンネル５２ｃよすも軽度にドープされているので
、逆バイアスされると、チャンネル５２ｃとドレイン５
２ｄとの間の空乏領域はチャンネル５２ｃよりもＮ−ド
レイン５２ｄ内に更に延在し、チャンネル５２ｃとドレ
イン５２ｄとが同じ濃度でドープされている場合よりも
より少ない範囲でチャンネル長さに影響を与える。（従
来公知の如く、トランジスタ５０がオフの場合、チャン
ネル−ドレイン接合は逆バイアスされ、ドレイン５２ｄ
における電圧はチャンネル５２ｃにおける電圧よりも大
きい。空乏領域は、ドレイン５２ｄとチャンネル５２ｃ
との間の領域であって、逆バイアスされると、その中の
正孔及び導通電子は逆バイアス電圧によって取り除かれ
る。）この動静の為に、パンチスルーブレークダウンと
呼ばれる現象となることのある本体領域５４をソース５
２へ貫通して空乏させること無しに、高ドレイン電圧に
耐えることが可能である。
ＤＭＯＳトランジスタは、従来の低電圧ＭＯＳトランジ
スタにおけるドーピング分布とは異なった。ソースとド
レインとの間のチャンネル領域に沿って傾斜ドーピング
分布を必要とする。傾斜ドーピング分布は、第２ｂ図の
グラフに示した如き非一様性のドーピング分布である。
スタにおけるドーピング分布とは異なった。ソースとド
レインとの間のチャンネル領域に沿って傾斜ドーピング
分布を必要とする。傾斜ドーピング分布は、第２ｂ図の
グラフに示した如き非一様性のドーピング分布である。
ドレイン領域上の大きな逆バイアス電圧に耐える為に本
体内に必要とされる典型的なりＭＯＳドーピング濃度も
、デバイスに対してのスレッシュホールド電圧を決定す
る。低電圧（即ち、１００ｖ未満）のＤＭＯＳトランジ
スタに対して、約１ｖのスレッシュホールド電圧は認知
し得る程度のサブスレッシュホールド電流が発生する前
に従来のプロセス制御によって得ることが可能である。
体内に必要とされる典型的なりＭＯＳドーピング濃度も
、デバイスに対してのスレッシュホールド電圧を決定す
る。低電圧（即ち、１００ｖ未満）のＤＭＯＳトランジ
スタに対して、約１ｖのスレッシュホールド電圧は認知
し得る程度のサブスレッシュホールド電流が発生する前
に従来のプロセス制御によって得ることが可能である。
（サブスレッシュホールド電流は、計算したスレッシュ
ホールド電圧以下のゲート電圧で発生する電流である。
ホールド電圧以下のゲート電圧で発生する電流である。
この電流は、スレッシュホールド電圧がゼロＶへ近付く
と迅速に増加する。） ２乃至４ｖの典型的なスレッシュホールド電圧を持った
従来の縦型ＤＭＯＳトランジスタの場合、６ｖ未満のス
レッシュホールド電圧シフトを表工に示した方法を使用
して得ることが可能である。
と迅速に増加する。） ２乃至４ｖの典型的なスレッシュホールド電圧を持った
従来の縦型ＤＭＯＳトランジスタの場合、６ｖ未満のス
レッシュホールド電圧シフトを表工に示した方法を使用
して得ることが可能である。
チャ、ンネル領域においてドーピング分布を変化させる
為にイオン注入を使用することは、ＤＭＯＳトランジス
タのブレークダウン電圧を減少させることが実験的に分
かっている。イオン注入技術を使用せずに得ることの可
能なスレッシュホールドシフトは約４ｖであり、それは
所望のデプリション（空乏）モード特性を発生させる、
即ちスレッシュホールド電圧をゼロＶ以下にシフトさせ
る為には十分ではない、（従来公知の如く、デプリショ
ンモードトランジスタは通常オンのトランジスタであり
、Ｎチャンネルデバイスの場合、それをオフさせる為に
は負電圧を印加させることが必要である。）従って、負
のスレッシュホールド電圧を持ったＤＭＯＳトランジス
タ、即ちデプリションモードＤＭＯＳトランジスタ、を
形成することが所望される場合には、別の方法を使用し
てスレッシュホールド電圧を減少させねばならない。
為にイオン注入を使用することは、ＤＭＯＳトランジス
タのブレークダウン電圧を減少させることが実験的に分
かっている。イオン注入技術を使用せずに得ることの可
能なスレッシュホールドシフトは約４ｖであり、それは
所望のデプリション（空乏）モード特性を発生させる、
即ちスレッシュホールド電圧をゼロＶ以下にシフトさせ
る為には十分ではない、（従来公知の如く、デプリショ
ンモードトランジスタは通常オンのトランジスタであり
、Ｎチャンネルデバイスの場合、それをオフさせる為に
は負電圧を印加させることが必要である。）従って、負
のスレッシュホールド電圧を持ったＤＭＯＳトランジス
タ、即ちデプリションモードＤＭＯＳトランジスタ、を
形成することが所望される場合には、別の方法を使用し
てスレッシュホールド電圧を減少させねばならない。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ＤＭＯＳトランジス
タのスレッシュホールド電圧をシフトさせる方法を提供
することを目的とする。本発明方法においては、イオン
注入及び爾後の処理ステップの後に正又は負の何れかに
帯電したままのイオンをゲート絶縁膜内にイオン注入す
るステップを有する。本発明の１実施例においては、セ
シウムイオン（これは正のイオン）を使用してＤＭＯＳ
トランジスタのスレシュホールド電圧を負の方向ヘシフ
トさせる。これらのイオンは絶縁物質に取り囲まれるの
で、ゲート絶縁膜内にイオン注入されてもそれらの電荷
を保持する０本発明の別の実施例においては、沃素イオ
ン（これは負のイオン）を使用してスレッシュホールド
電圧を正の方向ヘシフトさせる。イオン、ドーズ、注入
エネルギ、及びゲート絶縁膜の種々のパラメータの選択
は、スレッシュホールド電圧における変化を決定する。
した如き従来技術の欠点を解消し、ＤＭＯＳトランジス
タのスレッシュホールド電圧をシフトさせる方法を提供
することを目的とする。本発明方法においては、イオン
注入及び爾後の処理ステップの後に正又は負の何れかに
帯電したままのイオンをゲート絶縁膜内にイオン注入す
るステップを有する。本発明の１実施例においては、セ
シウムイオン（これは正のイオン）を使用してＤＭＯＳ
トランジスタのスレシュホールド電圧を負の方向ヘシフ
トさせる。これらのイオンは絶縁物質に取り囲まれるの
で、ゲート絶縁膜内にイオン注入されてもそれらの電荷
を保持する０本発明の別の実施例においては、沃素イオ
ン（これは負のイオン）を使用してスレッシュホールド
電圧を正の方向ヘシフトさせる。イオン、ドーズ、注入
エネルギ、及びゲート絶縁膜の種々のパラメータの選択
は、スレッシュホールド電圧における変化を決定する。
この様にして、ＤＭＯＳトランジスタのスレッシュホー
ルド電圧を正確に制御することが可能である。イオンを
ゲート絶縁膜内にイオン注入することによって、ＤＭＯ
Ｓトランジスタのブレークダウン又は漏れ特性を変化さ
せること無しに、上述した従来技術よりもより大きな範
囲にＤＭＯＳトランジスタのスレッシュホールド電圧を
シフトさせることが可能である。
ルド電圧を正確に制御することが可能である。イオンを
ゲート絶縁膜内にイオン注入することによって、ＤＭＯ
Ｓトランジスタのブレークダウン又は漏れ特性を変化さ
せること無しに、上述した従来技術よりもより大きな範
囲にＤＭＯＳトランジスタのスレッシュホールド電圧を
シフトさせることが可能である。
第３ａ図を参照すると、Ｎ型エピタキシャル層１０１を
Ｎ子基板１００上に付着させる０本発明の１実施例にお
いて、エピタキシャル層１０１は０．５と３０Ω・ｃｍ
の範囲内の導電度を持っており、基板１００は０．００
５と０．１Ω・ｃｍの範囲内の導電度を持っている。次
いで、二酸化シリコン層１０２をエピタキシャル層１０
１上に形成する。二酸化シリコン層１０２は典型的には
３゜０００乃至８，０００人の厚さであり、熱酸化処理
によって形成され、例えば約３乃至６時間の間酸素中で
ウェハを約１，０５０乃至１，２００℃へ加熱するか、
又は０．５乃至２時間の量水蒸気中で９００乃至１，１
００℃へ加熱する６次いで、二酸化シリコン層１０２を
パターン形成して、従来技術（例えば、二酸化シリコン
層１０２をホトレジストで被覆し、該ホトレジストをパ
ターン形成して二酸化シリコン層１０２を部分的に露出
させ、例えば緩衝ＨＦを使用して露出して部分をエツチ
ングする）を使用して形成されるべきＤＭＯＳトランジ
スタの活性区域を露出させ、第３ａ図に示した構成とす
る。
Ｎ子基板１００上に付着させる０本発明の１実施例にお
いて、エピタキシャル層１０１は０．５と３０Ω・ｃｍ
の範囲内の導電度を持っており、基板１００は０．００
５と０．１Ω・ｃｍの範囲内の導電度を持っている。次
いで、二酸化シリコン層１０２をエピタキシャル層１０
１上に形成する。二酸化シリコン層１０２は典型的には
３゜０００乃至８，０００人の厚さであり、熱酸化処理
によって形成され、例えば約３乃至６時間の間酸素中で
ウェハを約１，０５０乃至１，２００℃へ加熱するか、
又は０．５乃至２時間の量水蒸気中で９００乃至１，１
００℃へ加熱する６次いで、二酸化シリコン層１０２を
パターン形成して、従来技術（例えば、二酸化シリコン
層１０２をホトレジストで被覆し、該ホトレジストをパ
ターン形成して二酸化シリコン層１０２を部分的に露出
させ、例えば緩衝ＨＦを使用して露出して部分をエツチ
ングする）を使用して形成されるべきＤＭＯＳトランジ
スタの活性区域を露出させ、第３ａ図に示した構成とす
る。
第３ｂ図を参照すると２次いで、ウェハをホトレジスト
層１０３で被覆し、それを公知の方法でパターン形成し
て、ＤＭＯＳトランジスタの深い本体即ちＰ中領域１０
６となるべきエピタキシャル層１０１の部分１０４を露
出させる。次いで、ウェハにイオン注入プロセスを行い
、Ｐ中領域１０６を形成する。（本発明の別の実施例に
おいては、深い本体領域１０６はその他の技術によって
形成することが可能である。）このプロセスにおいては
、２０乃至２００ｋｅＶのエネルギを持ったボロンイオ
ンを約１０１３乃至１０”／Ｃｍ”の範囲内のドーズヘ
イオン注入させる。その後、第３Ｃ図に示した如く、ホ
トレジスト層１０３の残存部分を除去し、深い本体領域
１０６を所望の接合深さ、典型的には３乃至５ミクロン
、へ拡散させ、それは１例えば、酸素又は窒素の如き不
活性ガス中におイテ約１，１００乃至１，２００℃で約
４乃至１２時間の間ウェハを拡散させることによって行
う。第３ｄ図を参照すると、ウェハ上に新たなホトレジ
スト層１１０を付着させる。活性領域１１２を露出させ
る為に、公知の方法でホトレジスト層１１０をパターン
形成する。活性領域１１２をエツチングして、緩衝ＨＦ
を使用するウェットエツチングプロセス又はプラズマエ
ッチプロセスによる前の処理ステップの間に、活性領域
１１２の表面上に形成されることのある全ての二酸化シ
リコンを除去する。その後に、ホトレジスト層１１０を
除去する。
層１０３で被覆し、それを公知の方法でパターン形成し
て、ＤＭＯＳトランジスタの深い本体即ちＰ中領域１０
６となるべきエピタキシャル層１０１の部分１０４を露
出させる。次いで、ウェハにイオン注入プロセスを行い
、Ｐ中領域１０６を形成する。（本発明の別の実施例に
おいては、深い本体領域１０６はその他の技術によって
形成することが可能である。）このプロセスにおいては
、２０乃至２００ｋｅＶのエネルギを持ったボロンイオ
ンを約１０１３乃至１０”／Ｃｍ”の範囲内のドーズヘ
イオン注入させる。その後、第３Ｃ図に示した如く、ホ
トレジスト層１０３の残存部分を除去し、深い本体領域
１０６を所望の接合深さ、典型的には３乃至５ミクロン
、へ拡散させ、それは１例えば、酸素又は窒素の如き不
活性ガス中におイテ約１，１００乃至１，２００℃で約
４乃至１２時間の間ウェハを拡散させることによって行
う。第３ｄ図を参照すると、ウェハ上に新たなホトレジ
スト層１１０を付着させる。活性領域１１２を露出させ
る為に、公知の方法でホトレジスト層１１０をパターン
形成する。活性領域１１２をエツチングして、緩衝ＨＦ
を使用するウェットエツチングプロセス又はプラズマエ
ッチプロセスによる前の処理ステップの間に、活性領域
１１２の表面上に形成されることのある全ての二酸化シ
リコンを除去する。その後に、ホトレジスト層１１０を
除去する。
次いで、二酸化シリコン１１４の５００乃至１゜０００
人の厚さの層を第３ｅ図に示した如く活性領域１１２上
に形成するが、その場合に、例えば、酸素雰囲気中にお
いて約０．５乃至２．０時間の間約９００乃至１，１０
０℃で熱酸化によって行う。本発明の１実施例において
は、二酸化シリコン層１１４は後に形成されるべきＤＭ
Ｏ８）−ランジスタのゲート絶縁膜を形成する。本発明
の別の実施例においては、二酸化シリコン層１１４は窒
化シリコン（不図示）の上側層と結合してゲート絶縁膜
を形成する。何れの場合においても、次いで、ウェハを
ホトレジスト層１１５で被覆し、該ホトレジスト層をパ
ターン形成して、後に説明する如く、スレッシュホール
ド電圧調節用イオンをイオン注入することを所望される
ゲート絶縁層１１４の部分を露出させる。その他の実施
例においては、ホトレジスト層１１５は使用せずに、イ
オン注入によるスレッシュホールド調節用物質の導入の
前にウェハはブランクのままとさせる。
人の厚さの層を第３ｅ図に示した如く活性領域１１２上
に形成するが、その場合に、例えば、酸素雰囲気中にお
いて約０．５乃至２．０時間の間約９００乃至１，１０
０℃で熱酸化によって行う。本発明の１実施例において
は、二酸化シリコン層１１４は後に形成されるべきＤＭ
Ｏ８）−ランジスタのゲート絶縁膜を形成する。本発明
の別の実施例においては、二酸化シリコン層１１４は窒
化シリコン（不図示）の上側層と結合してゲート絶縁膜
を形成する。何れの場合においても、次いで、ウェハを
ホトレジスト層１１５で被覆し、該ホトレジスト層をパ
ターン形成して、後に説明する如く、スレッシュホール
ド電圧調節用イオンをイオン注入することを所望される
ゲート絶縁層１１４の部分を露出させる。その他の実施
例においては、ホトレジスト層１１５は使用せずに、イ
オン注入によるスレッシュホールド調節用物質の導入の
前にウェハはブランクのままとさせる。
次いで、ウェハにイオン注入を行い、イオンを二酸化シ
リコン層１１４に注入させる。マスク層１１５を使用す
る場合、イオンはマスク１１５によって露出されている
ゲート絶縁膜１１４の部分内にのみ注入される。マスク
１１５を使用しない場合、イオンはウェハの全面に渡っ
て酸化層１１４及び１０２内に付与される。前述した如
く、注入されたイオンは、注入後もそれらの電荷を保持
する。何故ならば、それらは絶縁物質によって取り囲ま
れており且つ高温度においてさえも二酸化シリコン層１
１４を介して非常にゆっくりと移動するからである。こ
れらのイオンは製造中のトランジスタのスレッシュホー
ルド電圧を変化させる。
リコン層１１４に注入させる。マスク層１１５を使用す
る場合、イオンはマスク１１５によって露出されている
ゲート絶縁膜１１４の部分内にのみ注入される。マスク
１１５を使用しない場合、イオンはウェハの全面に渡っ
て酸化層１１４及び１０２内に付与される。前述した如
く、注入されたイオンは、注入後もそれらの電荷を保持
する。何故ならば、それらは絶縁物質によって取り囲ま
れており且つ高温度においてさえも二酸化シリコン層１
１４を介して非常にゆっくりと移動するからである。こ
れらのイオンは製造中のトランジスタのスレッシュホー
ルド電圧を変化させる。
本発明の１実施例において、正のイオンを二酸化シリコ
ン層１１４内に注入させ、それにより形成すべきＮチャ
ンネル０ＭＯ３）−ランジスタのスレシュホールド電圧
を減少させる。これは、正のイオンはチャンネル領域上
方に一定の電界を与え、チャンネル領域内に等量である
が反対極性の電荷を誘起させるからである。本発明の別
の実施例においては、負のイオンを二酸化シリコン層１
１４内に注入させ、形成すべきトランジスタのスレッシ
ュホールド電圧を増加させる。（ＰチャンネルＤＭＯＳ
トランジスタの場合、正のイオンはスレッシュホールド
電圧を減少させ且つ負のイオンはスレッシュホールド電
圧を増加させる。）本発明の１実施例においては、正の
セシウムイオンを約４０乃至１５０ｋｅ’Ｖの範囲内の
注入エネルギで約２ Ｘ ｌ Ｏ”乃至７ Ｘ １０”
／ａｍ２のドーズでイオン注入させ、スレッシュホール
ド電圧を５乃至１５Ｖｌ少させる。この様に、トランジ
スタのスレッシュホールド電圧を変化させる別の方法が
提供され、それはトランジスタのドーピング分布を変化
させることを必要とせず、従ってトランジスタのブレー
クダウン及びリーク特性を変化させることはない、更に
、この技術を使用して最大で６０Ｖ迄トランジスタのス
レッシュホールド電圧を変化させることが可能であるこ
とが判明し、このシフトはその他の従来技術を使用して
達成可能なものよりも大きい。本発明の別の実施例にお
いては、負に帯電した沃素イオンをイオン注入し、それ
はトランジスタのチャンネル上方に負の電荷を与えるこ
とにより、トランジスタのスレッシュホールド電圧を増
加させる。前述した如く、その他のイオンで正又は負に
帯電しているものを使用することも可能である。
ン層１１４内に注入させ、それにより形成すべきＮチャ
ンネル０ＭＯ３）−ランジスタのスレシュホールド電圧
を減少させる。これは、正のイオンはチャンネル領域上
方に一定の電界を与え、チャンネル領域内に等量である
が反対極性の電荷を誘起させるからである。本発明の別
の実施例においては、負のイオンを二酸化シリコン層１
１４内に注入させ、形成すべきトランジスタのスレッシ
ュホールド電圧を増加させる。（ＰチャンネルＤＭＯＳ
トランジスタの場合、正のイオンはスレッシュホールド
電圧を減少させ且つ負のイオンはスレッシュホールド電
圧を増加させる。）本発明の１実施例においては、正の
セシウムイオンを約４０乃至１５０ｋｅ’Ｖの範囲内の
注入エネルギで約２ Ｘ ｌ Ｏ”乃至７ Ｘ １０”
／ａｍ２のドーズでイオン注入させ、スレッシュホール
ド電圧を５乃至１５Ｖｌ少させる。この様に、トランジ
スタのスレッシュホールド電圧を変化させる別の方法が
提供され、それはトランジスタのドーピング分布を変化
させることを必要とせず、従ってトランジスタのブレー
クダウン及びリーク特性を変化させることはない、更に
、この技術を使用して最大で６０Ｖ迄トランジスタのス
レッシュホールド電圧を変化させることが可能であるこ
とが判明し、このシフトはその他の従来技術を使用して
達成可能なものよりも大きい。本発明の別の実施例にお
いては、負に帯電した沃素イオンをイオン注入し、それ
はトランジスタのチャンネル上方に負の電荷を与えるこ
とにより、トランジスタのスレッシュホールド電圧を増
加させる。前述した如く、その他のイオンで正又は負に
帯電しているものを使用することも可能である。
その後に、マスク１１５（使用した場合）を除去する。
次いで、ウェハ表面上にポリシリコン層１１６（第３ｆ
図）を、例えばＣＶ Ｄ Ｌ：よって、約４，０００乃
至６，０００人の厚さに形成し、例えば、ドーパントと
して燐を使用して、ドープしてその導電度を約３０及び
６０Ω／口の範囲内に増加させる０次いで、ポリシリコ
ン層１１６をパターン形成し且つ従来技術によってエツ
チングするが、例えばウェハをホトレジストで被覆し、
該ホトレジストをパターン形成してポリシリコン層１１
６を所望しないウェハの部分を露出させ、例えばプラズ
マエツチングプロセスを使用してポリシリコン層１１６
の露出した部分をエツチングすることによって行う。次
いで、ホトレジストを除去し、図示した如くポリシリコ
ンゲート構造１１６を形成する。
図）を、例えばＣＶ Ｄ Ｌ：よって、約４，０００乃
至６，０００人の厚さに形成し、例えば、ドーパントと
して燐を使用して、ドープしてその導電度を約３０及び
６０Ω／口の範囲内に増加させる０次いで、ポリシリコ
ン層１１６をパターン形成し且つ従来技術によってエツ
チングするが、例えばウェハをホトレジストで被覆し、
該ホトレジストをパターン形成してポリシリコン層１１
６を所望しないウェハの部分を露出させ、例えばプラズ
マエツチングプロセスを使用してポリシリコン層１１６
の露出した部分をエツチングすることによって行う。次
いで、ホトレジストを除去し、図示した如くポリシリコ
ンゲート構造１１６を形成する。
第３ｇ図を参照すると、本体領域１１８が形成されるべ
き個所の上方の活性領域１１２内の絶縁層を従来技術を
使用してエツチングするが、この場合に１例えば、ウェ
ハをホトレジストで被覆し。
き個所の上方の活性領域１１２内の絶縁層を従来技術を
使用してエツチングするが、この場合に１例えば、ウェ
ハをホトレジストで被覆し。
ホトレジストをパターン形成して二酸化シリコン層１１
４の一部を露出させ、二酸化シリコン層１１４の露出し
た部分をエツチングし、且っホトレジストを除去するこ
とによって行う、（前の処理ステップに依存して、この
処理ステップにおいてホトレジストの存在無しでエッチ
ステップを行うことも可能である。）次いで２本体領域
１１８を。
４の一部を露出させ、二酸化シリコン層１１４の露出し
た部分をエツチングし、且っホトレジストを除去するこ
とによって行う、（前の処理ステップに依存して、この
処理ステップにおいてホトレジストの存在無しでエッチ
ステップを行うことも可能である。）次いで２本体領域
１１８を。
例えば、ボロン等のドーパントを注入し且つ拡散させる
ことによって形成する。本発明の１実施例においては、
ボロンを４０乃至１２０ｋｅＶの範囲内の注入エネルギ
を使用して約１０１３乃至２×１０１、’／ａｍ”の範
囲内のドーズで注入させる０次いで１例えば、クエへを
酸素又は窒素雰囲気中において約４乃至１２時間の間約
１，１００乃至１゜２００℃の温度でウェハを加熱する
ことによって。
ことによって形成する。本発明の１実施例においては、
ボロンを４０乃至１２０ｋｅＶの範囲内の注入エネルギ
を使用して約１０１３乃至２×１０１、’／ａｍ”の範
囲内のドーズで注入させる０次いで１例えば、クエへを
酸素又は窒素雰囲気中において約４乃至１２時間の間約
１，１００乃至１゜２００℃の温度でウェハを加熱する
ことによって。
拡散させる。
次いで、ウェハにイオン注入を行い、その場合に、５
Ｘ １０１４乃至５ Ｘ １０”イ、ｔ ン／ｃｍ”ノ
範囲内のドーズで約５０乃至１５０ｋｅＶのエネルギで
砒素又は燐イオンを注入させてソース領域１２０を形成
する。二酸化シリコン層１１４がこのスルテップの間マ
スクとして機能するので、このソースイオン注入プロセ
スの間付加的なマスクは使用しない。次いで、注入させ
た砒素又は燐を所望の深さ、例えば１乃至３ミクロンへ
拡散させる・本発明の１実施例においては、ソース領域
１２０を拡散させる場合に、酸素又は窒素雰囲気中にお
いて約０．５乃至３．０時間の間約１，０００乃至１．
１５０℃にウェハを加熱する。
Ｘ １０１４乃至５ Ｘ １０”イ、ｔ ン／ｃｍ”ノ
範囲内のドーズで約５０乃至１５０ｋｅＶのエネルギで
砒素又は燐イオンを注入させてソース領域１２０を形成
する。二酸化シリコン層１１４がこのスルテップの間マ
スクとして機能するので、このソースイオン注入プロセ
スの間付加的なマスクは使用しない。次いで、注入させ
た砒素又は燐を所望の深さ、例えば１乃至３ミクロンへ
拡散させる・本発明の１実施例においては、ソース領域
１２０を拡散させる場合に、酸素又は窒素雰囲気中にお
いて約０．５乃至３．０時間の間約１，０００乃至１．
１５０℃にウェハを加熱する。
次いで、第３ｈ図に示した如く、ウェハを絶縁性二酸化
シリコン層１２１で被覆するが、この場合に、例えば、
ソース拡散の間にウェハ上に十分な厚さの二酸化シリコ
ン層が成長されなかった場合には、ＣＶＤプロセスで行
う０次いで、ソース領域１２０と本体領域１０６と上部
表面上のゲート領域１１６へのコンタクトを開口し、且
つメタル層１２２（典型的には１乃至４ミクロンの厚さ
のアルミニウム又はアルミ合金）を１例えば、スパッタ
で付着させて第３ｈ図に示した如くデバイスの上部表面
への電気的コンタクトを形成する。
シリコン層１２１で被覆するが、この場合に、例えば、
ソース拡散の間にウェハ上に十分な厚さの二酸化シリコ
ン層が成長されなかった場合には、ＣＶＤプロセスで行
う０次いで、ソース領域１２０と本体領域１０６と上部
表面上のゲート領域１１６へのコンタクトを開口し、且
つメタル層１２２（典型的には１乃至４ミクロンの厚さ
のアルミニウム又はアルミ合金）を１例えば、スパッタ
で付着させて第３ｈ図に示した如くデバイスの上部表面
への電気的コンタクトを形成する。
メタル層１２２がゲート１１６とコンタクトする点は図
の面内にはなく従って第３ｈ図には示されていない０次
いでメタル層１２２をホトレジストでマスクし５次いで
それをパターン形成してメタル層１２２を除去すること
が所望される部分を露出させる０次いで、メタル層１２
２をエツチングして、第３ｈ図に示したごとき構成とす
る。上述した如＜、Ｎ−エピタキシャル層１０１の下側
はＮ十基板１００であり、それはシリコンウェハの底部
表面へ延在している。この領域を使用してドレインコン
タクト１２４を形成する。
の面内にはなく従って第３ｈ図には示されていない０次
いでメタル層１２２をホトレジストでマスクし５次いで
それをパターン形成してメタル層１２２を除去すること
が所望される部分を露出させる０次いで、メタル層１２
２をエツチングして、第３ｈ図に示したごとき構成とす
る。上述した如＜、Ｎ−エピタキシャル層１０１の下側
はＮ十基板１００であり、それはシリコンウェハの底部
表面へ延在している。この領域を使用してドレインコン
タクト１２４を形成する。
上述した方法は、ブレークダウン特性を劣化させること
なしにＤＭＯＳトランジスタのスレッシュホールド電圧
を変化させることを可能としている。更に、従来のイオ
ン注入方法と異なって、上述した方法はＤＭＯ８）−ラ
ンジスタのリーク特性を劣化させることもない。
なしにＤＭＯＳトランジスタのスレッシュホールド電圧
を変化させることを可能としている。更に、従来のイオ
ン注入方法と異なって、上述した方法はＤＭＯ８）−ラ
ンジスタのリーク特性を劣化させることもない。
例えばテレコム適用等の成る適用においては、上述した
方法を使用して、−２乃至−４ｖの間のスレッシュホー
ルド電圧を持ったＤＭＯＳトランジスタを製造する０例
えば、電流源適用等のその他の適用の場合１本方法を使
用して−４乃至−８Ｖの間のスレッシュホールド電圧を
持ったＤＭＯＳトランジスタが提供される。本方法を使
用してその他のスレッシュホールド電圧を持ったＤＭＯ
Ｓトランジスタを提供することも可能である。
方法を使用して、−２乃至−４ｖの間のスレッシュホー
ルド電圧を持ったＤＭＯＳトランジスタを製造する０例
えば、電流源適用等のその他の適用の場合１本方法を使
用して−４乃至−８Ｖの間のスレッシュホールド電圧を
持ったＤＭＯＳトランジスタが提供される。本方法を使
用してその他のスレッシュホールド電圧を持ったＤＭＯ
Ｓトランジスタを提供することも可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、本発
明方法を使用してエンハンスメント型又はデプリション
型のトランジスタを製造することが可能である。更に、
この方法をＰチャンネルとＮチャンネルの両方のデバイ
スの製造に使用することが可能である６本方法の１変形
例としては、ソースドーパント導入ステップ及び本体ド
ーパント導入ステップを、例えば二。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、本発
明方法を使用してエンハンスメント型又はデプリション
型のトランジスタを製造することが可能である。更に、
この方法をＰチャンネルとＮチャンネルの両方のデバイ
スの製造に使用することが可能である６本方法の１変形
例としては、ソースドーパント導入ステップ及び本体ド
ーパント導入ステップを、例えば二。
酸化シリコン領域又は別の物質の領域から共通端部（ゲ
ート電極ではない）へ整合させることである。
ート電極ではない）へ整合させることである。
第１図は従来のＭｏＳトランジスタの概略断面図、第２
ａ図は従来のＤＭＯ８）−ランジスタの概略断面図、第
２ｂ図は第２ａ図のトランジスタのドーピング分布を示
したグラフ図、第３ａ図乃至第３ｈ図は本発明に基づく
種々の処理ステップにおけるトランジスタのトランジス
タの各概略断面図、第４図はスレッシュホールド電圧シ
フトとセシウムイオン注入ドーズとの関係を示したグラ
フ図、である。 （符号の説明） １００：基板 １０１：エピタキシャル層 １０２：二酸化シリコン層 １０３：ホトレジスト １１２：活性領域 １１４：二酸化シリコン層 １１５：ホトレジスト １１６：ポリシリコン層 １１８二本体領域 １２０：ソース領域 １２１：二酸化シリコン層 １２２：メタル層 うｌ−へ＊、ｙ （μｍ） ＦＩＧ、３０ ＦＩＧ、３ｂ ＦＩ Ｇ、 ３ｃ ＦＩＧ、３ｄ ＦＩＧ−３ｅ ＦＩＧ、３ｆ ＦＩＧ、３ｇ
ａ図は従来のＤＭＯ８）−ランジスタの概略断面図、第
２ｂ図は第２ａ図のトランジスタのドーピング分布を示
したグラフ図、第３ａ図乃至第３ｈ図は本発明に基づく
種々の処理ステップにおけるトランジスタのトランジス
タの各概略断面図、第４図はスレッシュホールド電圧シ
フトとセシウムイオン注入ドーズとの関係を示したグラ
フ図、である。 （符号の説明） １００：基板 １０１：エピタキシャル層 １０２：二酸化シリコン層 １０３：ホトレジスト １１２：活性領域 １１４：二酸化シリコン層 １１５：ホトレジスト １１６：ポリシリコン層 １１８二本体領域 １２０：ソース領域 １２１：二酸化シリコン層 １２２：メタル層 うｌ−へ＊、ｙ （μｍ） ＦＩＧ、３０ ＦＩＧ、３ｂ ＦＩ Ｇ、 ３ｃ ＦＩＧ、３ｄ ＦＩＧ−３ｅ ＦＩＧ、３ｆ ＦＩＧ、３ｇ
Claims (1)
- 【特許請求の範囲】 １、ＤＭＯＳトランジスタの製造方法において、ゲート
絶縁層内に帯電したイオンを与えるステップを有するこ
とを特徴とする方法。 ２、特許請求の範囲第１項において、前記イオンはセシ
ウムイオンであることを特徴とする方法。 ３、特許請求の範囲第１項において、前記イオンは沃素
イオンであることを特徴とする方法。 ４、特許請求の範囲第１項において、前記絶縁層が二酸
化シリコン層を有していることを特徴とする方法。 ５、特許請求の範囲第１項において、前記絶縁層が二酸
化シリコン層上に形成した窒化シリコン層を有すること
を特徴とする方法。 ６、特許請求の範囲第１項において、該ゲート絶縁層の
上にポリシリコンゲートを設けるステップを有すること
を特徴とする方法。 ７、特許請求の範囲第１項において、第１導電型を持っ
た基板を用意し、前記基板の導電型と反対の第２導電型
を持った第２ウェル領域を前記基板内に形成し、前記第
１導電型を持った第２ウェル領域を前記第１ウェル領域
内に形成し、ゲートを設け、前記ゲートが前記基板及び
前記第１及び第２ウェル上方を延在することをとくちよ
とする方法。 ８、ＤＭＯＳトランジスタにおいて、チャンネル領域、
前記チャンネル領域上方の絶縁層、前記チャンネル領域
上方のゲート領域、前記絶縁層内の所定濃度の帯電イオ
ンとを有しており、前記帯電イオンが前記ＤＭＯＳトラ
ンジスタのスレッシュホールド電圧を変化させることを
特徴とするＤＭＯＳトランジスタ。 ９、特許請求の範囲第８項において、前記イオンがセシ
ウムであることを特徴とするＤＭＯＳトランジスタ。 １０、特許請求の範囲第８項において、前記イオンが沃
素であることを特徴とするＤＭＯＳトランジスタ。 １１、特許請求の範囲第８項において、前記チャンネル
領域に隣接してソース領域が又前記チャンネル領域に隣
接してドレイン領域が設けられていることを特徴とする
ＤＭＯＳトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77144485A | 1985-08-30 | 1985-08-30 | |
| US771444 | 1985-08-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254961A true JPS6254961A (ja) | 1987-03-10 |
Family
ID=25091842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202762A Pending JPS6254961A (ja) | 1985-08-30 | 1986-08-30 | Ｄｍｏｓトランジスタのスレツシユホ−ルド電圧をシフトさせる方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0213972A1 (ja) |
| JP (1) | JPS6254961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7276764B1 (en) | 1997-03-25 | 2007-10-02 | Rohm Co., Ltd. | Semiconductor device with metal wire layer masking |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3877877T2 (de) * | 1987-09-21 | 1993-05-19 | Nat Semiconductor Corp | Veraenderung der grenzschichtfelder zwischen isolatoren und halbleitern. |
| JPH02138183A (ja) * | 1988-11-17 | 1990-05-28 | Nippon Tokushu Noyaku Seizo Kk | 除草性ピロール類 |
| DE4316855C1 (de) * | 1993-05-19 | 1994-09-15 | Siemens Ag | Mikroelektronische Schaltungsstruktur und Verfahren zu deren Herstellung |
| DE4333661C1 (de) * | 1993-10-01 | 1995-02-16 | Daimler Benz Ag | Halbleiterbauelement mit hoher Durchbruchsspannung |
| JP3635681B2 (ja) * | 1994-07-15 | 2005-04-06 | ソニー株式会社 | バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法 |
| JP2000174135A (ja) * | 1998-12-07 | 2000-06-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4540320B2 (ja) * | 2003-09-19 | 2010-09-08 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US20110147764A1 (en) * | 2009-08-27 | 2011-06-23 | Cree, Inc. | Transistors with a dielectric channel depletion layer and related fabrication methods |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3328210A (en) * | 1964-10-26 | 1967-06-27 | North American Aviation Inc | Method of treating semiconductor device by ionic bombardment |
| IT1039154B (it) * | 1974-08-12 | 1979-12-10 | Ibm | Miglioramento a processi di fabricazione di dispositivi impieganti semiconduttori particolarmente strutture mos |
| JPS5530888A (en) * | 1978-08-17 | 1980-03-04 | Plessey Handel Investment Ag | Method of forming semiconductor field effect structure |
-
1986
- 1986-05-22 EP EP86401086A patent/EP0213972A1/en not_active Withdrawn
- 1986-08-30 JP JP61202762A patent/JPS6254961A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7276764B1 (en) | 1997-03-25 | 2007-10-02 | Rohm Co., Ltd. | Semiconductor device with metal wire layer masking |
| US7736977B2 (en) | 1997-03-25 | 2010-06-15 | Rohm Co., Ltd. | Semiconductor device and a method for manufacturing therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0213972A1 (en) | 1987-03-11 |
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