JPH04144238A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH04144238A JPH04144238A JP26775190A JP26775190A JPH04144238A JP H04144238 A JPH04144238 A JP H04144238A JP 26775190 A JP26775190 A JP 26775190A JP 26775190 A JP26775190 A JP 26775190A JP H04144238 A JPH04144238 A JP H04144238A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＤＤ構造を有するＭＯＳ型半導体装置に関
する。
する。
〔従来の技術］
サブミクロン以下のＭＯＳ）ランジスタには、ドレイン
近傍の電界の集中を緩和して、ホットキャリアの注入を
防ぎ、特性の劣化を防ぐためにＬＤ Ｄ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられて（る
。
近傍の電界の集中を緩和して、ホットキャリアの注入を
防ぎ、特性の劣化を防ぐためにＬＤ Ｄ （Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられて（る
。
従来のＬＤＤ構造を有するＮＭＯＳトランジスタを第２
図に示す。
図に示す。
図示の如く、Ｐ型の半導体シリコン基板１上に、誘電体
膜であるゲート酸化膜２が形成され、その上に、導電膜
であるポリシリコン膜、遷移金属膜又はそれらの複合膜
からなるゲート電極３が形成されている。ゲート電極３
としてポリシリコン膜を用いる場合には、低抵抗化のた
めに、リン、ホウ素等が不純物拡散される。
膜であるゲート酸化膜２が形成され、その上に、導電膜
であるポリシリコン膜、遷移金属膜又はそれらの複合膜
からなるゲート電極３が形成されている。ゲート電極３
としてポリシリコン膜を用いる場合には、低抵抗化のた
めに、リン、ホウ素等が不純物拡散される。
ゲート電極３０両側部には、二酸化シリコン等の絶縁膜
からなるサイドウオールスペーサー５が形成されている
。
からなるサイドウオールスペーサー５が形成されている
。
半導体シリコン基板１には、サイドウオールスペーサー
５を形成する前のゲート電極３を自己整合マスクとして
用いたイオン注入法により、低濃度拡散層（ｎ−層）４
が形成されている。
５を形成する前のゲート電極３を自己整合マスクとして
用いたイオン注入法により、低濃度拡散層（ｎ−層）４
が形成されている。
そして、この低濃度拡散層４を形成した後に、今度はサ
イドウオールスペーサー５を自己整合マスクとして用い
たイオン注入法により、低濃度拡散層４の上から、ソー
ス及びドレイン領域となる高濃度拡散層（ｎ”層）６を
形成する。
イドウオールスペーサー５を自己整合マスクとして用い
たイオン注入法により、低濃度拡散層４の上から、ソー
ス及びドレイン領域となる高濃度拡散層（ｎ”層）６を
形成する。
このようにソース及びドレイン領域部分に低濃度拡散層
４を形成することにより、電界集中を緩和することがで
きる。
４を形成することにより、電界集中を緩和することがで
きる。
しかしながら、上述した従来のＬＤＤ構造では、絶縁膜
からなるサイドウオールスペーサー５を用いていたため
、このサイドウオールスペーサー５直下の低濃度拡散層
領域が、チャンネルから高濃度拡散層領域の間の寄生抵
抗として働き、これがトランジスタのコンダクタンス特
性を劣化させていた。
からなるサイドウオールスペーサー５を用いていたため
、このサイドウオールスペーサー５直下の低濃度拡散層
領域が、チャンネルから高濃度拡散層領域の間の寄生抵
抗として働き、これがトランジスタのコンダクタンス特
性を劣化させていた。
一方、サイドウオールスペーサーをゲート電極３と同じ
物質又は導電型の膜で構成した場合には、しきい値電圧
が同じになって、低濃度拡散層４がチャンネルと同時に
反転してしまい、ホットキャリアの注入による劣化が起
きて、素子の特性が変動するという問題があった。
物質又は導電型の膜で構成した場合には、しきい値電圧
が同じになって、低濃度拡散層４がチャンネルと同時に
反転してしまい、ホットキャリアの注入による劣化が起
きて、素子の特性が変動するという問題があった。
そこで、本発明は、サイドウオールスペーサー直下の低
濃度拡散層領域の抵抗を下げることにより、トランジス
タのコンダクタンス特性を向上させ、且つ、ホットキャ
リア注入による素子特性の劣化を防ぎ、信顧性を向上さ
せたＭＯ３型半導体装置を提供することをその課題とす
る。
濃度拡散層領域の抵抗を下げることにより、トランジス
タのコンダクタンス特性を向上させ、且つ、ホットキャ
リア注入による素子特性の劣化を防ぎ、信顧性を向上さ
せたＭＯ３型半導体装置を提供することをその課題とす
る。
上記課題を解決するために、本発明のＭＯ３型半導体装
置においては、ゲート電極を主として第１導電型の多結
晶シリコン膜で構成するとともに、このゲート電極の両
側部に設けるサイドウオールスペーサーを第２導電型の
多結晶シリコン膜で構成している。
置においては、ゲート電極を主として第１導電型の多結
晶シリコン膜で構成するとともに、このゲート電極の両
側部に設けるサイドウオールスペーサーを第２導電型の
多結晶シリコン膜で構成している。
（作用〕
本発明においては、サイドウオールスペーサーを第２導
電型の多結晶シリコン膜で構成することにより、サイド
ウオールスペーサー直下の低濃度拡散層を電荷蓄積状態
にすることができ、これにより、寄生抵抗を減らして、
ＭＯ３型半導体装置のコンダクタンス特性を向上させる
ことができる。
電型の多結晶シリコン膜で構成することにより、サイド
ウオールスペーサー直下の低濃度拡散層を電荷蓄積状態
にすることができ、これにより、寄生抵抗を減らして、
ＭＯ３型半導体装置のコンダクタンス特性を向上させる
ことができる。
また、サイドウオールスペーサーに電界をかけることに
より、このサイドウオールスペーサー内に注入され、ト
ラップされるキャリアを押し出すことができ、従って、
ＬＤＤ）ランジスタ特有の特性劣化を防ぐことができる
。
より、このサイドウオールスペーサー内に注入され、ト
ラップされるキャリアを押し出すことができ、従って、
ＬＤＤ）ランジスタ特有の特性劣化を防ぐことができる
。
更に、主として第１導電型の多結晶シリコン膜からなる
ゲート電極とサイドウオールスペーサーの仕事関数が異
なっているので、サイドウオールスペーサー直下の反転
電圧、即ち、しきい値電圧を高くすることができ、電界
集中の緩和をすることが容易である。
ゲート電極とサイドウオールスペーサーの仕事関数が異
なっているので、サイドウオールスペーサー直下の反転
電圧、即ち、しきい値電圧を高くすることができ、電界
集中の緩和をすることが容易である。
以下、本発明を実施例につき第１図を参照して説明する
。
。
第１図（ａ）〜（ｄ）は、本発明の一実施例によるＮＭ
ＯＳトランジスタをその製造工程順に示す断面図である
。
ＯＳトランジスタをその製造工程順に示す断面図である
。
まず、第１図（ａ）に示すように、ｐ型の抵抗率１〜１
０ΩＣ腸程度を有する半導体シリコン基板１１に、ゲー
ト酸化膜である二酸化シリコン膜１２を、７００〜１０
００℃程度の酸素雰囲気又は水蒸気雰囲気中で熱酸化法
により１００〜５００人程度に形成する。
０ΩＣ腸程度を有する半導体シリコン基板１１に、ゲー
ト酸化膜である二酸化シリコン膜１２を、７００〜１０
００℃程度の酸素雰囲気又は水蒸気雰囲気中で熱酸化法
により１００〜５００人程度に形成する。
この後、ゲート電極として用いるポリシリコン膜をＣＶ
Ｄ法により１０００〜５０００人程度に形成する。そし
て、このポリシリコン膜の低抵抗化を目的として、熱拡
散法により、リンイオンをポリシリコン膜中に１０１９
〜１０”／ｃｄ程度導入する。
Ｄ法により１０００〜５０００人程度に形成する。そし
て、このポリシリコン膜の低抵抗化を目的として、熱拡
散法により、リンイオンをポリシリコン膜中に１０１９
〜１０”／ｃｄ程度導入する。
これ以上に抵抗を下げる場合には、スパンタリング法を
用いて、タングステン、モリブデン等の高融点遷移金属
膜を１０００〜３０００人程度に成膜する。
用いて、タングステン、モリブデン等の高融点遷移金属
膜を１０００〜３０００人程度に成膜する。
しかる後、微細加工技術を用いてポリシリコン膜（及び
遷移金属膜）をバターニングし、ゲート電極工３を形成
する。
遷移金属膜）をバターニングし、ゲート電極工３を形成
する。
次いで、第１図（ｂ）に示すように、ゲート電極１３を
自己整合マスクとして用い、半導体シリコン基板１１に
ほぼ垂直な方向から、ヒ素イオン、リンイオン又は両方
のイオンを順にイオン注入して、半導体シリコン基板１
１にｎ−型の低濃度拡散層１４を形成する。この時、イ
オン注入のエネルギーは２０〜６０ＫｅＶ程度で、且つ
、ドーズ量は１０Ｉｚ〜１０′４／ｃｉｉ程度で行う。
自己整合マスクとして用い、半導体シリコン基板１１に
ほぼ垂直な方向から、ヒ素イオン、リンイオン又は両方
のイオンを順にイオン注入して、半導体シリコン基板１
１にｎ−型の低濃度拡散層１４を形成する。この時、イ
オン注入のエネルギーは２０〜６０ＫｅＶ程度で、且つ
、ドーズ量は１０Ｉｚ〜１０′４／ｃｉｉ程度で行う。
次いで、第１図（ｃ）に示すように、ＣＶＤ法により、
ポリシリコン膜１５を２０００〜６０００λ程度に形成
する。そして、イオン注入法により、このポリシリコン
膜中にホウ素イオンを濃度が１０１１〜１０”／ｄ程度
となるように導入する。
ポリシリコン膜１５を２０００〜６０００λ程度に形成
する。そして、イオン注入法により、このポリシリコン
膜中にホウ素イオンを濃度が１０１１〜１０”／ｄ程度
となるように導入する。
この時、ゲート電極１３とこのポリシリコン膜１５との
間のｐ−ｎ接合を緩和するために、上述したゲート電極
１３よりも１〜２桁程度低濃度にする。
間のｐ−ｎ接合を緩和するために、上述したゲート電極
１３よりも１〜２桁程度低濃度にする。
この後、ＲＩＥを用いた異方性エツチングにより、ポリ
シリコン膜１５をエツチングし、第１図（ｄ）に示すよ
うなサイドウオールスペーサー１５′を形成する。
シリコン膜１５をエツチングし、第１図（ｄ）に示すよ
うなサイドウオールスペーサー１５′を形成する。
次いで、第１図（ｄ）に示すように、ゲート電極１３及
びサイドウオールスペーサー１５’を自己整合マスクと
して用い、半導体シリコン基板１１にほぼ垂直な方向か
らヒ素イオンのイオン注入を行って、ソース及びドレイ
ン領域にｎ゛型の高濃度拡散層１６を形成する。イオン
注入のエネルギーは３０〜６０ＫｅＶとし、また、ドー
ズ量は１０ ” 〜１０ ”／ｃｄ程度とする。
びサイドウオールスペーサー１５’を自己整合マスクと
して用い、半導体シリコン基板１１にほぼ垂直な方向か
らヒ素イオンのイオン注入を行って、ソース及びドレイ
ン領域にｎ゛型の高濃度拡散層１６を形成する。イオン
注入のエネルギーは３０〜６０ＫｅＶとし、また、ドー
ズ量は１０ ” 〜１０ ”／ｃｄ程度とする。
この後、公知の気相成長技術を用いて絶縁層の成膜を行
い、電気的接続をとるためのコンタクトホールの開孔を
公知の微細加工技術で行い、しかる後、公知の気相成長
法又はスパッタリング法により遷移金属の成膜を行い、
更に、公知の微細加工技術により所望のパターンを形成
して、各素子の電気的接続を行う。
い、電気的接続をとるためのコンタクトホールの開孔を
公知の微細加工技術で行い、しかる後、公知の気相成長
法又はスパッタリング法により遷移金属の成膜を行い、
更に、公知の微細加工技術により所望のパターンを形成
して、各素子の電気的接続を行う。
以上説明したように、本発明によれば、電流駆動特性が
良好で且つ特性劣化も小さい信鯨性の高いＬＤＤ構造を
有するＭＯ３型半導体装置を提供することができる。
良好で且つ特性劣化も小さい信鯨性の高いＬＤＤ構造を
有するＭＯ３型半導体装置を提供することができる。
第１図（ａ）〜（ｄ）は本発明の一実施例によるＮＭＯ
３）ランジスタをその製造工程順に示す断面図、第２図
は従来のＮＭＯ３）ランジスタの断面図である。 なお、図面に用いた符号において、 １５′ である。 半導体シリコン基板 ゲート電極 （第１導電型のポリシコン膜） 低濃度拡散層 サイドウオール （第２導電型のポリシコン膜） 高濃度拡散層
３）ランジスタをその製造工程順に示す断面図、第２図
は従来のＮＭＯ３）ランジスタの断面図である。 なお、図面に用いた符号において、 １５′ である。 半導体シリコン基板 ゲート電極 （第１導電型のポリシコン膜） 低濃度拡散層 サイドウオール （第２導電型のポリシコン膜） 高濃度拡散層
Claims (1)
- ゲート電極を主として第１導電型の多結晶シリコン膜
で構成し、このゲート電極の両側部に、第２導電型の多
結晶シリコン膜からなるサイドウォールスペーサーを設
けたことを特徴とするＭＯＳ型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26775190A JPH04144238A (ja) | 1990-10-05 | 1990-10-05 | Ｍｏｓ型半導体装置 |
| US08/117,638 US5426327A (en) | 1990-10-05 | 1993-09-08 | MOS semiconductor with LDD structure having gate electrode and side spacers of polysilicon with different impurity concentrations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26775190A JPH04144238A (ja) | 1990-10-05 | 1990-10-05 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144238A true JPH04144238A (ja) | 1992-05-18 |
Family
ID=17449074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26775190A Pending JPH04144238A (ja) | 1990-10-05 | 1990-10-05 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144238A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268796B1 (ko) * | 1993-07-09 | 2000-11-01 | 김영환 | 반도체소자 제조방법 |
| US6284577B1 (en) | 1994-11-25 | 2001-09-04 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device having an LDD structure and a manufacturing method therefor |
| JP2013514663A (ja) * | 2009-12-23 | 2013-04-25 | インテル コーポレイション | デュアル仕事関数ゲート構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022170A (ja) * | 1988-06-15 | 1990-01-08 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタの製造方法 |
-
1990
- 1990-10-05 JP JP26775190A patent/JPH04144238A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022170A (ja) * | 1988-06-15 | 1990-01-08 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタの製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268796B1 (ko) * | 1993-07-09 | 2000-11-01 | 김영환 | 반도체소자 제조방법 |
| US6284577B1 (en) | 1994-11-25 | 2001-09-04 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device having an LDD structure and a manufacturing method therefor |
| US6468843B2 (en) | 1994-11-25 | 2002-10-22 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device having an LDD structure and a manufacturing method therefor |
| JP2013514663A (ja) * | 2009-12-23 | 2013-04-25 | インテル コーポレイション | デュアル仕事関数ゲート構造 |
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