KR910000929B1 - 금속 산화물 반도체 전계 효과 트랜지스터 - Google Patents

금속 산화물 반도체 전계 효과 트랜지스터 Download PDF

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Abstract

내용 없음.

Description

금속 산화물 반도체 전계 효과 트랜지스터
제1도는 본 발명에 따라 제조된 MOSFET 소자의 측단면도.
* 도면의 주요부분에 대한 부호의 설명
99 : 기판 100 : p도프형 웰
115 : 필드 산화물층 116 : 게이트 산화물
117' : 스페이서 130 : 게이트 전극
본 발명은 전계 효과 트랜지스터에 관한 것으로 특히, 게이트 산화물과 반도체 몸체 사이의 인터페이스 경계부에서 전기장 세기 레벨이 감소되는 차등적으로 도프된 표면 내부의 구조를 갖춘 전계 효과 트랜지스터에 관한 것이다.
가장 유용하고 장점이 많은 전기적 소자중의 하나가 전계 효과 트랜지스터(FET)이다. 초대 단위 집적 회로(VLSI)는 금속-산화물 반도체(MOS) 전계 효과 소자를 사용하여 생산되어 왔다. 이러한 소위 MOSFET 소자는 그 이름을 게이트 부근에 있는 소자의 구조로부터 따왔다. 게이트 전극은 전형적으로 실리콘 산화물층에 의해 산화물 아래 있는 도프된 반도체 층으로부터 절연되는 금속층을 구비한다. 본 발명에 있어, 논의하고자 하는 문제는 게이트 산화물 영역에서의 특히, 소자 드레인에 인접한 영역에서의 열(hot) 또는 활성 전자의 트랩핑(trapping)에 관한 것이다.
저렴한 비용과 개선된 성능은 금속 산화물 반도체 소자를 더욱 소형화시키는데 원동력을 제공한다. 리토그래피(lithography) 및 에칭 분야의 계속된 발전은 소자 크기에 있어 상당한 축소를 가능하게 할 것이다. 불행하게도, 기존 시스템과의 호환성 등의 이유로, 상기와 같은 소자에 사용된 전원 공급 전압은 회로 밀도의 증가와 더불어 감소를 시킬 수가 없다. 이상적인 크기 설정에 관한 상기 문제점으로 인해, 소자내의 전기장 세기 레벨은 기하학적인 거리 축소에 따라 증가된다. MOS 소자내의 높은 전계 효과는 캐리어 이동성 감소와, MOSFET, 특히 n채널 MOSFET 또는 NMOSFET에서 채널 열 전자 불안정성을 가져오게 된다. n채널 FET의 소스 영역에서 드레인 영역으로 흐르는 전자의 측방 전기장 성분으로부터 에너지를 얻는다. 전기장의 상기 성분은 실리콘 반도체와 게이트 전극 아래의 실리콘 산화물 절연층과의 사이의 인터페이스에 평행하다. 활성 전자는 실리콘/실리콘 산화물 에너지 장벽을 넘어가려는 경향이 있으며, 산화물 게이트 절연체내에 트랩되거나 또는 아직 충분히 밝혀지지 않은 작용에 의해 바람직하지 못한 인터페이스 상태를 발생시킨다.
채널 전류에서 나오는 열 또는 활성 전자는 반도체와 산화물 게이트 사이의 장벽을 넘기 위한 충분한 에너지를 얻으려는 경향이 있으며, 그 결과 산화물내로 주입이 된다. 주입된 전자의 계속적인 트랩핑은 임계 전압변이 및 상호 콘덕턴스 저하와 같은 소자의 불안정성을 일으키기 쉽다. 그래서, 상기와 같은 불안정성을 방지하기 위한 열 전자 방지 MOSFET가 고안되는 것이 아주 바람직한 것이다. 상기와 같은 불안정성은 VLSI회로에서 MOSFET 소자의 소형화를 제한하는 구실을 하게 된다.
열 전자 효과 문제에서의 개선은 게이트 산화물의 두께를 증가시킴으로서 부분적으로 해소될 수 있지만, 이 방법은 게이트 제어 효과를 감소시켜 소자의 작동을 느리게 하기 때문에 바람직하지 못하다.
열 전자 문제는 확실히 바람직하지 못한 것으로, 결국 MOSFET에 대한 최소 게이트 길이를 제한한다는 것을 알 수 있다. 열 전자 트랩핑 효과에 관하여 절연체 품질을 개선하는 것이 가능할지라도, 채널 열 전자 신뢰도를 개선하는데 있어서 최대의 노력은 FET 채널내에서 측방 전기장 세기를 감소시키는데 집중되고 있다. 그러한 노력에는 경사진 소스/드레인 접합, 이중 확산 소스/드레인 영역, 게이트 전극 및 산화물에 인접한 산화물 측벽 스페이서등이 포함된다. 이러한 모든 방법은 n+-p 드레인-채널 전이가 급격하지 않게 함으로서 측방 전기장 세기를 감소시키는 것이다. 본 발명자는 산화물 측벽 스페이서가 최대 안전 작동 전압을 2볼트정도 증가시킬 수 있다는 것을 발견하였다. 스페이서 길이의 1000옹그스트롬당 1.5볼트의 최대 이득을 얻는 것이 가능하다. 또한 열 전자 효과 문제를 경감시키는 것에 관한 방법 또는 구조는 현재 VLSI 반도체 처리 단계와 호환성이 있어야 한다는 사실을 알아야겠다.
본 발명의 양호한 실시예에 따르면, 매립된 스페이서를 사용하여 실리콘/실리콘 산화물 인터페이스 경계부로부터 떨어져 고밀도 전류가 흐르게 한다. 특히, 게이트 전극의 어느 한쪽편상의 소스 또는 드레인 영역에서(바람직하기로는 양편 모두에서) 고압 전기장을 이용한 이온 주입에 의해 약하게 도프된 영역이 만들어진다. 상기 약하게 도프된 영역은 실리콘/실리콘 산화물 경계로부터 간격을 두고 떨어져 하부에 놓인다. 상기 약하게 도프된 영역은 먼저 고압에서 인과 같은 매우 확산적인 도펀트를 주입하여 형성된다. 비소와 같은 제2, 저농도 도펀트가 또한 상기와 동일한 매립된 영역내에 주입된다. 그러나 인의 확산성이 더 크기 때문에, 점차적으로 경사진 채널 구조가 만들어진다. 게이트 전극의 양측면의 실리콘 산화물 스페이서는 반응 이온 에칭과 같은 비등방성인 공정에 의해 형성된다. 두번째 이온 주입은 증가된 도펀트 농도로 실행되지만, 이온 주입 전기장 세기는 낮은 상태에서 실행된다. 어쨌든, 도펀트 농도가 높으면 더 깊이 반도체를 침투하게 된다. 상기 공정의 결과로 인해, 약하게 도프된 경사진 영역이 반도체 표면 아래의 소스 및 드레인 영역으로부터 연장된다. 가장 높은 전류 밀도가 생기기 쉬운 곳이 상기 소스와 드레인 연장부 사이이다. 그결과 게이트 전극의 부근에서는 열 전자 생성이 감소하게 된다. 측방 전기장의 세기, 특히 게이트 산화물 바로 아래의 전기장 세기는 상당히 감소된다.
따라서, 본 발명의 목적은 열 전자 효과가 거의 나타나지 않는 MOSFET 소자의 제조 방법을 제공하려는 것이다.
또한, 본 발명의 목적은 개선된 NMOSFET 제조 공정을 제공하려는 것이다.
본 발명의 또다른 목적은 MOSFET 소자에서 게이트 산화물 아래의 측방 전기장 세기를 감소시키는 수단을 제공하려는 것이다.
본 발명의 또다른 목적은 열 전자 효과를 악화시키지 않고 MOSFET 회로 크기를 감소시키는 방법을 제공하려는 것이다.
마지막으로, 본 발명의 목적이 여기에 한정되는 것은 아니지만, 본 발명의 목적은 열 전자 효과가 상당히 완화된 MOSFET, 특히 NMOSFET를 제공하려는 것이다.
본 발명은 첨부된 도면을 참고로하여 기술된 다음 설명을 참고로 하여 보다 명백하게 이해될 수 있을 것이다.
도면은 본 발명에 따른 NMOSFET 소자를 도시한다. 본 발명의 목적을 실행하는데 이용된 특정한 처리 공정을 제외하면, 소자 제조는 종래의 방식으로 이루어진다. 도면은 특히 하부에 놓여 있는 n 도프형 기판(99)을 표시한다. 종래의 공정에 따라서, 필드 산화물층(115)은 기판을 고온에서 산소에 노출시킴으로서 기판(99)상에서 성장하여 실리콘 산화물의 절연층(115)을 형성한다. 상기 층은 칩 또는 웨이퍼상에서 활성 영역을 설정하기 위해 패턴화된 방식으로 에칭이 된다. 그 다음 p 도프형 웰(100)이 통상적으로 필드 산화물에 있는 활성 영역 구멍을 통해 이온 주입에 의해 형성된다. 다음, 얇은 실리콘 산화물층이 전체 기판에 걸쳐 성장이 된다. 상기 산화물층은 궁극적으로 앞서 논의된 열 전자 트랩핑 효과를 받기 쉬운 구조를 구비하는 게이트 산화물(116)을 형성한다. 상기 얇은 산화물층 위에는, 다결정 실리콘층이 증착되며 n형 도펀트로 강하게 도프되어 높은 전기 전도도를 나타내는 재질을 제공한다. 상기 층은 궁극적으로 게이트 전극(130)을 형성한다. 이와달리, 도프된 다결정 실리콘이 아닌 금속을 게이트 전극 재질로 사용할 수 있다. 하여튼, 본 공정의 상기 단계에서, 게이트 전극을 만들고 필요한 곳에 전극 상호 연결 패턴을 만들기 위해 일반적으로 마스크가 이용된다. 이들 패턴은 다결정 실리콘 또는 금속 게이트 전극 재질을 선택적으로 제거하여 통상적으로 활성 영역에 얇은 산화물층이 남게하여 만들어지는 것이다.
반도체 제조 공정의 상기 단계에서, 도면에 도시된 구조의 형성을 위해 특수한 고정 단계가 사용된다. 특히, 이때 본 공정에서 낮은 농도의 인과 같은 n형 도펀트가 매립층에 증착된다. 상기 증착은 약 90KeV의 전압에서 이온 주입에 의해 이루어진다. 이 결과 실리콘/산화물 인터페이스 아래 약 1000옹그스트로 깊이에 약하게 도프된 영역(103,104)(전선 사이)이 형성된다. 인의 확산성 때문에, 약하게 도프된 n-영역(103 및 104)은 게이트 영역을 향해 내부로 연장하여 확산된 돌출부(105 및 106)를 형성한다. 상기 돌출부는 본 발명의 매립된 채널 소자에서 우수한 경사 특성을 제공한다. 본 발명에 따르면, 두번째의 약한 비소 도핑이 대략 200KeV의 전위에서 실행된다. 따라서, 영역(103 및 104)에는 낮은 농도의 비소 및 인 모두가 도프된다. 그러나, 인은 비소 도펀트보다 더 큰 확산 이동성을 가지고 있기 때문에, 확산된 경사진 구조(105 및 106)가 생긴다. 영역(103,104,105,106)은 필드 산화물(115)로부터 게이트 전극(130)의 좌측 및 우측 모서리를 향해 내부로 연장하는 것을 알 수 있다. 상기 도핑은 소스 또는 드레인 영역의 제곱센티당 약 1012내지 1014개의 도펀트 원자의 주입량으로 실시된다. 이와 반대로, 종래 기술의 도핑 공정 단계는 그러한 경사진 구조를 제공하는 것이 실행되지 않는다.
이 단계의 공정에서, 또다른 실리콘 산화물층이 웨이퍼 또는 칩의 기판상에 증착된다. 그러나 산화물층을 증착하기 위한 다른 방법과는 대조적으로, 본 공정 단계에서는 화학 증기 증착을 이용한다. 왜냐하면, 소자의 전체 표면을 덮을 수 있어야 하기 때문이다. 다음 반응 이온 에칭 단계가 통상적으로 3불화 메탄(CHF3)의 분위기에서 수행이 되어, 게이트 전극(130)의 어느 한쪽 측면상에서와 같이 급격한 수직 전이를 나타내는 영역을 제외하고는 상기 실리콘층의 대부분을 비등방성으로 에칭시킨다. 비등방성 에칭은 게이트 전극(130)의 어느 한쪽편에 산화물 스페이서(117')를 남기는 점이 유익하다.
상기 스페이서는 게이트 아래의 산화물/반도체 인터페이스 부근에서, 특히 게이트와 소자 드레인 사이의 부근에서 발생되는 열 전자 효과를 완화시키는데 중요한 역활을 한다. 또한 스페이서(117')는 소스 및 드레인 영역의 이온 주입 또는 확산을 시키는 다음 공정 단계를 위한 자체 정렬 마스크의 형태를 제공한다. 본 발명에 따르면, 아주 강한 n+도핑이 활성 영역의 소스 및 드레인 영역에 인가된다. 전형적으로, 상기 제2도핑 공정 단계는 평방 센티당 약 8×1015개의 도펀트 원자의 주입량으로 수행이 된다. 그결과 제1도의 영역(101 및 102)이 형성되는데, 상기 영역은 전형적으로 약 1500 내지 4000옹그스트롬 사이의 깊이로 연장이 된다. 스페이서(117')에 의해 발생된 마스킹 효과 때문에, 소스 및 드레인의 작은 부분의 n-도프된 영역만이 영역(101,102)으로부터 내부로 연장된다. 이들은 도시된 바와같이 층(103 및 104)의 일부를 형성하는 영역(105 및 106)이다. 전형적으로, 각 게이트측의 스페이서(117')는 폭이 1.0 내지 0.2미크론 사이이다. 따라서, 소스 및 드레인 영역중 약하게 도프된 부분은 약 0.1 내지 0.2미크론 사이의 대응 거리만큼 게이트쪽 내부로 연장된다.
본 발명에 따르면, 폴리실리콘 재질로된 게이트 스페이서(117')를 이용하는 것도 가능하다.
상기 실시예에서, 약하게 도프된 영역(103,104,105,106)은 통상적인 전압 레벨 즉, 예를들어 말하자면 90KeV로 주입이 될 수 있다. 상기 실시예에서, 매립된 채널은 도프된 폴리실리콘 또는 금속 스페이서가 도프된 폴리실리콘 게이트를 통해 정전압으로 바이어스될때 형성이 된다. 도프된 폴리실리콘 스페이서를 사용하고저 하는 경우, 반응 이온 에칭을 이용하여 공정의 게이트 마스킹 부분에서 폴리실리콘을 제거한다.
본 발명에 있어서, 인 주입 및 후속 확산 공정은 비소를 주입하기 전이나 후, 또는 소스/드레인을 주입할시에 실행된다는 것을 알게 된다. 약하게 도프된 n 연장된 드레인을 경사지게 하는데 필요한 인 농도는 강하게 도프된 n 드레인을 경사지게 하는데 필요한 농도보다 상당히 적기 때문에, 본 발명은 더욱 잘 제어된 경사진 접합부를 갖는 장점이 있다.
그래서, 본 발명의 방법 및 구조는 MOSFET 소자의 산화물층에서 열 전자가 트랩되는 문제에 대한 실행가능한 해결 방법을 제공하는 것을 알 수 있다. 그리고 또한 본 발명은 종래 공정의 방법론을 벗어나지 않고 원하는 구조적 주입 변경을 실시하기 위한 단순한 공정을 제공하는 것을 알 수 있다. 또한, 본 발명은 공급 전압의 강하 필요가 없이 현재 달성할 수 있는 것보다 훨씬 큰 고밀도화된 MOSFET 회로의 소형화를 이룰 수 있다는 것을 알 수 있다. 그래서 본 발명에 따라 제조된 소자는 현재의 기존 시스템에 쉽게 설치될 수 있다. 또한, 본 발명의 소자는 상당한 소자의 특성 손상이 없이 전압 부하에 보다 잘 견디는 것을 알 수 있다. 또한 일반적으로 소스 및 드레인 영역 모두가 본 발명의 매립 채널 구조를 갖는 것이 바람직하지만, 이들 영역의 하나에서만 상기 구조를 갖는 것도 가능하다는 사실에 유의햐여야 한다. 그러나 전류 흐름이 단방향성인 트랜지스터에서는, 드레인 영역에만 상기 구조를 사용하는 것이 일반적으로 바람직하다.
본 발명은 특정의 양호한 실시예에 따라 상세히 설명되어 있지만, 본 기술에 숙련된 사람에 의해 여러가지 변형 및 변환이 가능하다. 따라서, 첨부된 청구범위는 본 발명의 사상과 범위에 해당하는 모든 변형 및 변환을 포함하는 것으로 여기고자 한다.

Claims (20)

  1. 금속 산화물 반도체 전계 효과 트랜지스터에 있어서, 제1극성의 도펀트로 도프된 반도체 몸체(100)와; 상기 몸체(100)의 일부분위에 배치된 절연층(116)과; 상기 반도체 몸체(100)로부터 전기적으로 절연되도록 상기 절연층(116)상에 배치된 전기적 전도성 게이트 전극(130)을 구비하며; 상기 반도체 몸체(100)는 제2극성의 도펀트로 강하게 도프된 소스 영역(101)과 제2극성의 도펀트로 강하게 도프된 드레인 영역(102)을 가지며, 상기 소스(101) 및 드레인(102) 영역은 상기 게이트 전극(130)의 양측면에서 특정 깊이로 상기 반도체 몸체(100)에 배치되어 있으며; 상기 반도체 몸체는 또한 상기 소스(101) 및 드레인(102) 영역중 최소한 하나로부터 연장되는 약하게 도프된 돌출부(103,104)를 가지며, 상기 돌출부(103)내의 도펀트는 제2극성의 도펀트이며, 상기 돌출부(103) 각각은 상기 반도체 몸체(100)의 표면 아래에 배치되어 상기 게이트 전극(103) 아래에 있는 영역쪽으로 연장되고, 상기 돌출부(103) 각각은 상기 반도체 몸체(100)와 상기 절연층(116) 사이의 경계부로부터 간격을 두고 떨어져 있으며, 상기 돌출부(103) 각각은 사실상 상기 돌출부(103,104)를 에워싸고 있는 경사진 영역(105,106)을 구비하며, 상기 돌출부(103)는 또한 차등적인 확산 특성을 보이는 적어도 두 개의 제2극성 도펀트를 포함하는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 트랜지스터는 상기 게이트 전극(130)의 양측면에 스페이서(117')를 포함하는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  3. 제2항에 있어서, 상기 스페이서(117')는 폭이 약 0.1 내지 0.2미크론인 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 돌출부(103,104)는 약 0.1 내지 0.2미크론의 거리만큼 인접한 강하게 도프된 영역(101,102)으로부터 외부쪽으로 연장되는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 돌출부(103,104)는 상기 산화물(116)과 반도체 몸체(100) 사이의 인터페이스 아래 약 1000옹그스트롬에 배치되는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  6. 제1항에 있어서, 상기 강하게 도프된 영역(101,102)은 상기 반도체 몸체(100)의 표면으로부터 약 1500 내지 4000옹그스트롬 사이의 깊이로 연장되는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  7. 제1항에 있어서, 상기 제1극성의 도펀트는 p형 도펀트이며 상기 제2극성의 도펀트는 n형 도펀트인 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  8. 제1항에 있어서, 상기 트랜지스터는 n채널 소자인 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  9. 제1항에 있어서, 상기 약한 도펀트중의 하나는 비소로 되어 있는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  10. 제1항에 있어서, 상기 약한 도펀트중의 하나는 인으로 이루어지는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  11. 제1항에 있어서, 상기 반도체 몸체(100)는 실리콘으로 이루어지는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  12. 제1항에 있어서, 상기 반도체 몸체는 p 도프형 웰(100)을 포함하는 n 도프형 반도체 기판으로 이루어지는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  13. 제1항에 있어서, 상기 절연층(116)은 실리콘 산화물로 이루어지는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  14. 제1항에 있어서, 상기 전기적 전도성 게이트(130)는 금속 및 도프된 폴리실리콘으로 구성된 그룹으로부터 선택된 재질을 구비하는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  15. 제1항에 있어서, 상기 강하게 도프된 영역(101,102)은 평방센티당 약 8×1015개의 원자의 도펀트 주입량으로 형성되는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  16. 제1항에 있어서, 상기 약하게 도프된 영역(103,104)은 평방센티당 약 1012내지 1014개 사이의 도펀트 원자가 주입되어 형성되는 것을 특징으로 하는 금속 산화물 반도체 전계 효과 트랜지스터.
  17. MOSFET 소자에서 매립된 경사진 채널을 제조하는 방법에 있어서, 반도체 몸체의 표면 아래 일정한 거리로 약한 농도의 제1극성 도펀트를 주입하는 단계와:상기 제1도펀트와 사실상 동일한 영역에 같은 극성의 약한 제2도펀트를 주입하는 단계로 이루어지며, 상기 제1도펀트는 제2도펀트보다 더 높은 확산성을 갖는 것을 특징으로 매립된 경사진 채널 제조 방법.
  18. 제17항에 있어서, 상기 높은 확산성의 도펀트가 먼저 주입되는 것을 특징으로 하는 매립된 경사진 채널 제조 방법.
  19. 제17항에 있어서, 상기 높은 확산성의 도펀트는 인을 포함하는 것을 특징으로 하는 매립된 경사진 채널 제조 방법.
  20. 제17항에 있어서, 상기 낮은 확산성의 도펀트는 비소를 포함하는 것을 특징으로 하는 매립된 경사진 채널 제조 방법.
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