JP2773159B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2773159B2 JP2773159B2 JP63276485A JP27648588A JP2773159B2 JP 2773159 B2 JP2773159 B2 JP 2773159B2 JP 63276485 A JP63276485 A JP 63276485A JP 27648588 A JP27648588 A JP 27648588A JP 2773159 B2 JP2773159 B2 JP 2773159B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- conductivity
- type
- gate electrode
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にMOSトランジス
タを含む半導体集積回路に関する。
タを含む半導体集積回路に関する。
従来、MOSトランジスタを含む半導体集積回路におい
は、電源電圧はTTLと互換性を持たせるという必要性か
ら5Vにより設計がなされていた。この為、半導体集積回
路の高集積化に伴い、ドレイン近傍でのホットキャリア
による特性の劣化抑制の為に、LDD（Lightly Doped Dra
in）構造有するトランジスタが作られるようになった。
LDD構造のｎ型MOSトランジスタについて図面を用いて説
明する。
は、電源電圧はTTLと互換性を持たせるという必要性か
ら5Vにより設計がなされていた。この為、半導体集積回
路の高集積化に伴い、ドレイン近傍でのホットキャリア
による特性の劣化抑制の為に、LDD（Lightly Doped Dra
in）構造有するトランジスタが作られるようになった。
LDD構造のｎ型MOSトランジスタについて図面を用いて説
明する。
第３図（ａ）〜（ｃ）は従来のLDD構造のMOSトランジ
スタの製造方法を説明するための工程順に示した断面図
である。
スタの製造方法を説明するための工程順に示した断面図
である。
まず、第３図（ａ）に示すように、ｐ型シリコン基板
１の表面を熱酸化することにより熱酸化膜２を形成す
る。この上に多結晶シリコン膜を気相成長法により堆積
した後、ホトリソグラフィ法を用いてエッチングしてゲ
ート電極３を形成する。このゲート電極３をマスクにし
てｎ型不純物を拡散して不純物濃度の薄いn-拡散層４を
形成する。
１の表面を熱酸化することにより熱酸化膜２を形成す
る。この上に多結晶シリコン膜を気相成長法により堆積
した後、ホトリソグラフィ法を用いてエッチングしてゲ
ート電極３を形成する。このゲート電極３をマスクにし
てｎ型不純物を拡散して不純物濃度の薄いn-拡散層４を
形成する。
次に、第３図（ｂ）に示すように、CVD法による酸化
シリコン膜（これをCVD・SiO2と表示する）、CVD・SiO2
膜５を堆積する。
シリコン膜（これをCVD・SiO2と表示する）、CVD・SiO2
膜５を堆積する。
次に、第３図（ｃ）に示すように、このCVD・SiO2膜
５を異方性エッチングしてゲート電極３の側壁のみに残
るようにしてサイドウォール5aを形成する。次に、ゲー
ト電極３とサイドウォール5aをマスクにしてヒ素等のｎ
型不純物を高濃にイオン注入してｎ型ソース・ドレイン
拡散層６を形成し、アニールすることにより所望のLDD
構造をもつトランジスタが形成される。
５を異方性エッチングしてゲート電極３の側壁のみに残
るようにしてサイドウォール5aを形成する。次に、ゲー
ト電極３とサイドウォール5aをマスクにしてヒ素等のｎ
型不純物を高濃にイオン注入してｎ型ソース・ドレイン
拡散層６を形成し、アニールすることにより所望のLDD
構造をもつトランジスタが形成される。
上述した従来のLDD構造のトランジスタにおいては、n
-拡散層４がない構造のものに比べ、ドレイン近傍のｎ
型のキャリア密度が低いという事からドレイン付近での
強電界の発生が抑えられる。従って、電子がドレイン電
圧により加速され、ホットキャリアが発生することによ
るトランジスタのしきい値電圧の変動、移動度の劣化等
は低減できるという利点がある。逆にしきい値電圧以上
でソース・ドレイン拡散層６間を高電流が流れる場合、
ゲート電極３とソース・ドレイン拡散層６の間に挟まれ
たn-拡散層４で発生する少量のホットキャリアは、熱酸
化膜２に移動し、この電子の存在によりn-拡散層４内の
電子が追い出され、実質的なn-拡散層４の抵抗値が増大
することになり、ソース・ドレイン拡散層６間の電流が
低下するという問題がある。
-拡散層４がない構造のものに比べ、ドレイン近傍のｎ
型のキャリア密度が低いという事からドレイン付近での
強電界の発生が抑えられる。従って、電子がドレイン電
圧により加速され、ホットキャリアが発生することによ
るトランジスタのしきい値電圧の変動、移動度の劣化等
は低減できるという利点がある。逆にしきい値電圧以上
でソース・ドレイン拡散層６間を高電流が流れる場合、
ゲート電極３とソース・ドレイン拡散層６の間に挟まれ
たn-拡散層４で発生する少量のホットキャリアは、熱酸
化膜２に移動し、この電子の存在によりn-拡散層４内の
電子が追い出され、実質的なn-拡散層４の抵抗値が増大
することになり、ソース・ドレイン拡散層６間の電流が
低下するという問題がある。
本発明は、一導電型半導体基板上に絶縁膜を介して設
けられたゲート電極と、前記一導電型半導体基板内にあ
って前記ゲート電極を除いてその両側の直下に設けられ
た所定の深さを有する逆導電型の低不純物濃度拡散層
と、前記ゲート電極の両側直下の前記一導電型半導体基
板内にあって前記逆導電型の低不純物濃度拡散層の表面
を覆う形で前記所定の深さよりも浅く設けられた一導電
型の低不純物濃度拡散層と、前記一導電型半導体基板内
にあって前記ゲート電極の幅よりも広い幅を除いてその
両側の直下に前記所定の深さよりも深く設けられた逆導
電型の高不純物濃度拡散層とを有するMOS型トランジス
タを含む半導体集積回路において、前記逆導電型の高不
純物濃度拡散層上に位置する前記一導電型の低不純物濃
度拡散層が除去され、前記逆導電型の高不純物濃度拡散
層上からソース或いはドレインの取り出し電極を設けた
ことを特徴とする。
けられたゲート電極と、前記一導電型半導体基板内にあ
って前記ゲート電極を除いてその両側の直下に設けられ
た所定の深さを有する逆導電型の低不純物濃度拡散層
と、前記ゲート電極の両側直下の前記一導電型半導体基
板内にあって前記逆導電型の低不純物濃度拡散層の表面
を覆う形で前記所定の深さよりも浅く設けられた一導電
型の低不純物濃度拡散層と、前記一導電型半導体基板内
にあって前記ゲート電極の幅よりも広い幅を除いてその
両側の直下に前記所定の深さよりも深く設けられた逆導
電型の高不純物濃度拡散層とを有するMOS型トランジス
タを含む半導体集積回路において、前記逆導電型の高不
純物濃度拡散層上に位置する前記一導電型の低不純物濃
度拡散層が除去され、前記逆導電型の高不純物濃度拡散
層上からソース或いはドレインの取り出し電極を設けた
ことを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）は本発明の一実施例の製造方法
を説明するための工程順に示した断面図である。
を説明するための工程順に示した断面図である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板
１に熱酸化膜２、多結晶シリコンのゲート電極３を形成
し、これをマスクにしてｎ型不純物をイオン注入してn-
拡散層４を形成する。次に、ｐ型不純物をイオン注入し
てp-拡散層７を形成する。
１に熱酸化膜２、多結晶シリコンのゲート電極３を形成
し、これをマスクにしてｎ型不純物をイオン注入してn-
拡散層４を形成する。次に、ｐ型不純物をイオン注入し
てp-拡散層７を形成する。
CVD法によりCVD・SiO2膜を堆積し、異方性エッチング
を行うことによりサイドウール5aを形成する。そして、
ｎ型不純物をイオン注入し、アニールしてソース・ドレ
イン拡散層６を形成する。
を行うことによりサイドウール5aを形成する。そして、
ｎ型不純物をイオン注入し、アニールしてソース・ドレ
イン拡散層６を形成する。
次に、第１図（ｂ）に示すように、熱酸化膜２とp-拡
散層７を選択エッチングしてn-拡散層４の表面を露出さ
せコンタクト用窓をあける。
散層７を選択エッチングしてn-拡散層４の表面を露出さ
せコンタクト用窓をあける。
第２図は第１図（ａ）のＢ−Ｂ′線に沿う不純物濃度
分布を示す分布図である。
分布を示す分布図である。
第１図（ａ）のＡ部の所でキャリアはｐ型からｎ型へ
急峻に変化している。従って、電場の集中が発生し、熱
酸化膜４との距離も隔たる為、ホットキャリアによるし
きい値の変化、移動度の低下が起りにくくなる。
急峻に変化している。従って、電場の集中が発生し、熱
酸化膜４との距離も隔たる為、ホットキャリアによるし
きい値の変化、移動度の低下が起りにくくなる。
上記実施例においては、ｎ型トランジスタを例にとっ
て説明したが、半導体の導電型を逆にすることによって
ｐ型トランジスタにも本発明を適用することができるこ
とは明らかである。
て説明したが、半導体の導電型を逆にすることによって
ｐ型トランジスタにも本発明を適用することができるこ
とは明らかである。
以上説明したように、本発明は、LDD構造のトランジ
スタにおいて、薄くドーピングしたn-拡散層の上部にp-
拡散層をつけ加えることでn-拡散層で仮にホットエレク
トロンが発生しても、熱酸化膜２へ捕獲されないように
ポテンシャル障壁を形成しており、ホットエレクトロン
が捕獲されないためｎ−拡散層の抵抗値の増大も防ぐこ
とができる。
スタにおいて、薄くドーピングしたn-拡散層の上部にp-
拡散層をつけ加えることでn-拡散層で仮にホットエレク
トロンが発生しても、熱酸化膜２へ捕獲されないように
ポテンシャル障壁を形成しており、ホットエレクトロン
が捕獲されないためｎ−拡散層の抵抗値の増大も防ぐこ
とができる。
また、表面にｐ−型の拡散層が設けられているので、
熱酸化膜とｎ−拡散層の端部に存在していた電場の集中
が発生しなくなり、熱酸化膜との距離も隔たる為、ホッ
トキャリアによるしきい値の変化、移動度の低下等トラ
ンジスタ特性の劣化が起こりにくくなる。
熱酸化膜とｎ−拡散層の端部に存在していた電場の集中
が発生しなくなり、熱酸化膜との距離も隔たる為、ホッ
トキャリアによるしきい値の変化、移動度の低下等トラ
ンジスタ特性の劣化が起こりにくくなる。
LDD構造におけるこれらの特性改善に加えて、本発明
は更に、ソース或いはドレイン電極において、ｐ−拡散
層を除去しているので、ｐ−拡散層を設けたことによる
コンタクト部での抵抗を減らすことができ、動作抵抗の
増大を確実に防止することができるという効果を有す
る。
は更に、ソース或いはドレイン電極において、ｐ−拡散
層を除去しているので、ｐ−拡散層を設けたことによる
コンタクト部での抵抗を減らすことができ、動作抵抗の
増大を確実に防止することができるという効果を有す
る。
第１図（ａ），（ｂ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図、
第２図は第１図（ａ）のＢ−Ｂ′線に沿う不純物濃度分
布を示す分布図、第３図（ａ）〜（ｃ）は従来のLDD構
造のMOSトランジスタの製造方法を説明するための工程
順に示した半導体チップの断面図である。 １……ｐ型シリコン基板、２……熱酸化膜、３……ゲー
ト電極、４……n-拡散層、５……CVD・SiO2膜、5a……
サイドウォール、５……ソース・ドレイン拡散層、７…
…p-拡散層。
説明するための工程順に示した半導体チップの断面図、
第２図は第１図（ａ）のＢ−Ｂ′線に沿う不純物濃度分
布を示す分布図、第３図（ａ）〜（ｃ）は従来のLDD構
造のMOSトランジスタの製造方法を説明するための工程
順に示した半導体チップの断面図である。 １……ｐ型シリコン基板、２……熱酸化膜、３……ゲー
ト電極、４……n-拡散層、５……CVD・SiO2膜、5a……
サイドウォール、５……ソース・ドレイン拡散層、７…
…p-拡散層。
Claims (1)
- 【請求項１】一導電型半導体基板上に絶縁膜を介して設
けられたゲート電極と、前記一導電型半導体基板内にあ
って前記ゲート電極を除いてその両側の直下に設けられ
た所定の深さを有する逆導電型の低不純物濃度拡散層
と、前記ゲート電極の両側直下の前記一導電型半導体基
板内にあって前記逆導電型の低不純物濃度拡散層の表面
を覆う形で前記所定の深さよりも浅く設けられた一導電
型の低不純物濃度拡散層と、前記一導電型半導体基板内
にあって前記ゲート電極の幅よりも広い幅を除いてその
両側の直下に前記所定の深さよりも深く設けられた逆導
電型の高不純物濃度拡散層とを有するMOS型トランジス
タを含む半導体集積回路において、前記逆導電型の高不
純物濃度拡散層上に位置する前記一導電型の低不純物濃
度拡散層が除去され、前記逆導電型の高不純物濃度拡散
層上からソース或いはドレインの取り出し電極を設けた
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276485A JP2773159B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276485A JP2773159B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122567A JPH02122567A (ja) | 1990-05-10 |
| JP2773159B2 true JP2773159B2 (ja) | 1998-07-09 |
Family
ID=17570109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276485A Expired - Lifetime JP2773159B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773159B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06105715B2 (ja) * | 1985-03-20 | 1994-12-21 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US4680603A (en) * | 1985-04-12 | 1987-07-14 | General Electric Company | Graded extended drain concept for reduced hot electron effect |
| JP2638776B2 (ja) * | 1986-02-17 | 1997-08-06 | セイコーエプソン株式会社 | 半導体装置 |
-
1988
- 1988-10-31 JP JP63276485A patent/JP2773159B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02122567A (ja) | 1990-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3291957B2 (ja) | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 | |
| JPH0693494B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS58147074A (ja) | 金属酸化物半導体トランジスタデバイス及びその製法 | |
| JP2002124671A (ja) | 半導体装置とその製造方法 | |
| KR900008153B1 (ko) | 고신뢰성 반도체 장치와 그 제조 방법 | |
| JP2781918B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2001007325A (ja) | 電界効果型トランジスタ | |
| JPH05251694A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| US6683349B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2773159B2 (ja) | 半導体集積回路 | |
| JPH0656855B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JP2578662B2 (ja) | 半導体装置の製造方法 | |
| JP2623902B2 (ja) | 半導体装置とその製造方法 | |
| JP4186247B2 (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JP2006332232A (ja) | 半導体装置およびその製造方法 | |
| JPH11168211A (ja) | 半導体装置 | |
| JP3708370B2 (ja) | 半導体装置及びその製造方法 | |
| JPH067556B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPH0491481A (ja) | Ｍｉｓ電界効果トランジスタ | |
| JP2973129B2 (ja) | Ｍｉｓ電界効果トランジスタ | |
| JPH05218070A (ja) | Ｍｏｓ電界効果半導体装置 | |
| JP2776891B2 (ja) | 半導体集積回路装置 | |
| JPH0521789A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP3274254B2 (ja) | 半導体装置及びその製造方法 |