JP2781918B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、MOS型半導体装置の製造方法に関するも
のである。
のである。
［従来の技術］ 従来、単チャネルトランジスタのドレイン部の電界を
緩和する構造として、第３図に示すようなドレイン・ソ
ース構造を有するLDD（Lightly Doped Drain）トランジ
スタがTsangらによって発表されている（IEEE Transact
ion Electron Devices VOL.ED−29 1982）。第３図は、
ＮチャンネルMOSのLDDトランジスタを示しており、ソー
スおよびドレインは、高濃度のＮ型不純物拡散層７、８
および〜1017/cm3から1018/cm3の低濃度のN-型不純物層
５からなり、ポリシリコン電極３の側壁には酸化膜４か
らなるサイドウォールがあり、N-型不純物拡散層５の一
部はポリシリコンからなるゲート電極３の下にゲート電
極３の端から数100Å内側にあり、残部はサイドウォー
ル４の下部にある。
緩和する構造として、第３図に示すようなドレイン・ソ
ース構造を有するLDD（Lightly Doped Drain）トランジ
スタがTsangらによって発表されている（IEEE Transact
ion Electron Devices VOL.ED−29 1982）。第３図は、
ＮチャンネルMOSのLDDトランジスタを示しており、ソー
スおよびドレインは、高濃度のＮ型不純物拡散層７、８
および〜1017/cm3から1018/cm3の低濃度のN-型不純物層
５からなり、ポリシリコン電極３の側壁には酸化膜４か
らなるサイドウォールがあり、N-型不純物拡散層５の一
部はポリシリコンからなるゲート電極３の下にゲート電
極３の端から数100Å内側にあり、残部はサイドウォー
ル４の下部にある。
次にこのＮチャネルLDDMOSトランジスタの製造方法に
ついて第４図の用いて説明する。Ｐ型半導体基板１上に
ゲート酸化膜２とポシシリコンからなるゲート電極３を
形成し（図４−１）、リンまたはヒ素等のＮ型不純物を
ゲート電極３をマスクとして、半導体基板に〜1013/cm3
のドーズ量をイオン注入し（図４−２）、続いてCVD（C
hemical Vapor Deposition）法により酸化膜４′を形成
し（図４−３）、異方性エッチングにより酸化膜４をゲ
ート電極３の側壁にのみ残し（図４−４）、ゲート電極
３およびゲート電極３の側壁に残った酸化膜４をマスク
として高濃度のＮ型不純物を注入する。この後、熱処理
を加えて注入された不純物５、７、８を活性化および拡
散させて最終的に図４−５に示すような不純物プロファ
イルが得られる。
ついて第４図の用いて説明する。Ｐ型半導体基板１上に
ゲート酸化膜２とポシシリコンからなるゲート電極３を
形成し（図４−１）、リンまたはヒ素等のＮ型不純物を
ゲート電極３をマスクとして、半導体基板に〜1013/cm3
のドーズ量をイオン注入し（図４−２）、続いてCVD（C
hemical Vapor Deposition）法により酸化膜４′を形成
し（図４−３）、異方性エッチングにより酸化膜４をゲ
ート電極３の側壁にのみ残し（図４−４）、ゲート電極
３およびゲート電極３の側壁に残った酸化膜４をマスク
として高濃度のＮ型不純物を注入する。この後、熱処理
を加えて注入された不純物５、７、８を活性化および拡
散させて最終的に図４−５に示すような不純物プロファ
イルが得られる。
次に従来のLDD構造の原理を第３図を用いて説明す
る。トランジスタのソース８および基板１はたとえば0V
の電位に接地されており、ドレイン７は電源電圧（たと
えば5V）が与えられる。このためＮ型のドレイン部７、
５とＰ型半導体基板１とのP/N接合には逆バイアスが与
えられ高電界が発生する。
る。トランジスタのソース８および基板１はたとえば0V
の電位に接地されており、ドレイン７は電源電圧（たと
えば5V）が与えられる。このためＮ型のドレイン部７、
５とＰ型半導体基板１とのP/N接合には逆バイアスが与
えられ高電界が発生する。
このドレイン電界を緩和するのには空乏層の幅を大き
くすればするほど電界は緩和するわけである。P/N接合
の空乏層の幅ｗは、 で与えられる。
くすればするほど電界は緩和するわけである。P/N接合
の空乏層の幅ｗは、 で与えられる。
ここで、NAはアクセプタ濃度、NDはドナー濃度であ
り、εｓは半導体の誘電率、ｑは電荷量である。Ｎ型の
不純物濃度がＰ型半導体の不純物よりも著しく高い場
合、すなわちND≫NAのとき空乏層の幅は となり、Ｎ型の不純物濃度が低くてＰ型半導体基板の濃
度に等しくなると、すなわちNA＝NDのとき、空乏層の幅
は となり、低濃度のN-/P-基板のPN接合の方が電界が下が
る。第３図に示す従来のLDDトランジスタは基板１と高
濃度のＮ型不純物拡散層５とのP/N接合部の間に低濃度
のＮ型不純物領域４を設けることにより電界を緩和して
いるわけである。
り、εｓは半導体の誘電率、ｑは電荷量である。Ｎ型の
不純物濃度がＰ型半導体の不純物よりも著しく高い場
合、すなわちND≫NAのとき空乏層の幅は となり、Ｎ型の不純物濃度が低くてＰ型半導体基板の濃
度に等しくなると、すなわちNA＝NDのとき、空乏層の幅
は となり、低濃度のN-/P-基板のPN接合の方が電界が下が
る。第３図に示す従来のLDDトランジスタは基板１と高
濃度のＮ型不純物拡散層５とのP/N接合部の間に低濃度
のＮ型不純物領域４を設けることにより電界を緩和して
いるわけである。
次にLDDトランジスタの動作状態について説明する。
トランジスタの動作は、ドレイン電圧VDがゲート電極VG
より大きい（VD＞VG）ときの五極間領域図５−１とゲー
ト電圧VGがドレイン電圧より遥に大きい（VG≫VD）三極
間領域図５−２の２つに分けられる。図５−１に示す五
極間領域では反転層９とN-/N+からなるドレイン５、７
の間に高抵抗の空乏化されさ領域が形成される。
トランジスタの動作は、ドレイン電圧VDがゲート電極VG
より大きい（VD＞VG）ときの五極間領域図５−１とゲー
ト電圧VGがドレイン電圧より遥に大きい（VG≫VD）三極
間領域図５−２の２つに分けられる。図５−１に示す五
極間領域では反転層９とN-/N+からなるドレイン５、７
の間に高抵抗の空乏化されさ領域が形成される。
反転層からなるチャネルの抵抗以外に寄生抵抗として
ソース側の低濃度のN-（５′）の抵抗、ドレイン側空乏
層10の抵抗およびドレイン側N-（５）の抵抗がドレイン
電流の低下を招く三極間領域においては、図５−２に示
すように寄生抵抗としてソース側N-（５′）の抵抗とド
レイン側N-（５）の抵抗がトランジスタの駆動能力を下
げる。
ソース側の低濃度のN-（５′）の抵抗、ドレイン側空乏
層10の抵抗およびドレイン側N-（５）の抵抗がドレイン
電流の低下を招く三極間領域においては、図５−２に示
すように寄生抵抗としてソース側N-（５′）の抵抗とド
レイン側N-（５）の抵抗がトランジスタの駆動能力を下
げる。
［発明が解決しようとする課題］ 従来のLDDMOSトランジスタは以上のように形成されて
おり、低濃度のN-型不純物層５が設けられているので、
MOSトランジスタの寄生抵抗が大きくなり、電流駆動能
力が落ちるという問題点があった。
おり、低濃度のN-型不純物層５が設けられているので、
MOSトランジスタの寄生抵抗が大きくなり、電流駆動能
力が落ちるという問題点があった。
また従来のLDDMOSトランジスタのドレイン構造では、
低濃度のＮ型不純物拡散層５の表面で熱平衡状態よりも
大きいエネルギを有するホットキャリアを生成し、その
発生したホットキャリアがMOSトランジスタのゲート電
極３の横の酸化膜に注入され、その結果ドレイン側のN-
の表面が空乏化され、N-部の抵抗が上がり、MOSトラン
ジスタのドレイン特性が劣化する等の問題点があった。
低濃度のＮ型不純物拡散層５の表面で熱平衡状態よりも
大きいエネルギを有するホットキャリアを生成し、その
発生したホットキャリアがMOSトランジスタのゲート電
極３の横の酸化膜に注入され、その結果ドレイン側のN-
の表面が空乏化され、N-部の抵抗が上がり、MOSトラン
ジスタのドレイン特性が劣化する等の問題点があった。
この発明は上記のような問題点を解消するためになさ
れたものであり、MOSトランジスタのドレイン部の電界
を緩和できるとともに、MOSトランジスタの三極間・五
極間の駆動能力を落とさずに、素子の寿命を大幅に改善
できるLDDMOSトランジスタおよびその製造方法を得るこ
とを目的とする。
れたものであり、MOSトランジスタのドレイン部の電界
を緩和できるとともに、MOSトランジスタの三極間・五
極間の駆動能力を落とさずに、素子の寿命を大幅に改善
できるLDDMOSトランジスタおよびその製造方法を得るこ
とを目的とする。
［課題を解決するための手段］ 請求項１におけるMOS型半導体装置の製造方法では、
第１導電型の半導体領域上にゲート絶縁膜とゲート電極
を形成する。ゲート絶縁膜およびゲート電極をマスクと
して半導体領域に、半導体領域と反対の第２導電型の不
純物を低濃度で斜め方向から第１のイオン注入を行な
う。次に、ゲート電極の側壁にサイドウォール絶縁膜を
形成する。ゲート電極およびサイドウォール絶縁膜をマ
スクとして半導体領域に、第１の拡散係数を有する第２
導電型の不純物を中濃度で、第１の拡散係数よりも小さ
な第２の拡散係数を有する第２導電型の不純物を高濃度
で垂直に第２および第３のイオン注入を行なう。その
後、熱処理を加えて、イオン注入した不純物を活性化す
ることにより、高濃度の不純物活性層と、この高濃度の
不純物活性層よりも不純物濃度が低くかつ高濃度の不純
物活性層よりもチャネル領域側に張り出した中濃度の不
純物活性層と、高濃度および中濃度の不純物活性層より
も不純物濃度が低くかつ中濃度の不純物活性層に隣接す
るとともにその表面のほぼ全体がゲート電極と平面的に
重なる低濃度の不純物活性層とを形成する。
第１導電型の半導体領域上にゲート絶縁膜とゲート電極
を形成する。ゲート絶縁膜およびゲート電極をマスクと
して半導体領域に、半導体領域と反対の第２導電型の不
純物を低濃度で斜め方向から第１のイオン注入を行な
う。次に、ゲート電極の側壁にサイドウォール絶縁膜を
形成する。ゲート電極およびサイドウォール絶縁膜をマ
スクとして半導体領域に、第１の拡散係数を有する第２
導電型の不純物を中濃度で、第１の拡散係数よりも小さ
な第２の拡散係数を有する第２導電型の不純物を高濃度
で垂直に第２および第３のイオン注入を行なう。その
後、熱処理を加えて、イオン注入した不純物を活性化す
ることにより、高濃度の不純物活性層と、この高濃度の
不純物活性層よりも不純物濃度が低くかつ高濃度の不純
物活性層よりもチャネル領域側に張り出した中濃度の不
純物活性層と、高濃度および中濃度の不純物活性層より
も不純物濃度が低くかつ中濃度の不純物活性層に隣接す
るとともにその表面のほぼ全体がゲート電極と平面的に
重なる低濃度の不純物活性層とを形成する。
請求項２におけるMOS型半導体装置の製造方法は、イ
オン注入条件を規定している。すなわち、第１のイオン
注入の際の注入量は、１×1012/cm2以上１×1014/cm2以
下の範囲内にある。第２のイオン注入の際の注入量は、
１×1013/cm2以上１×1015/cm2以下の範囲内にある。第
３のイオン注入の際の注入量は、１×1014/cm2以上１×
1016/cm2以下の範囲内にある。第２のイオン注入の注入
量は第１のイオン注入の注入量よりも多く、かつ第３の
イオン注入の注入量は第２のイオン注入の注入量よりも
多くなるように設定されている。
オン注入条件を規定している。すなわち、第１のイオン
注入の際の注入量は、１×1012/cm2以上１×1014/cm2以
下の範囲内にある。第２のイオン注入の際の注入量は、
１×1013/cm2以上１×1015/cm2以下の範囲内にある。第
３のイオン注入の際の注入量は、１×1014/cm2以上１×
1016/cm2以下の範囲内にある。第２のイオン注入の注入
量は第１のイオン注入の注入量よりも多く、かつ第３の
イオン注入の注入量は第２のイオン注入の注入量よりも
多くなるように設定されている。
［作用］ 請求項１および２に係るMOS型半導体装置の製造方法
では、斜め方向から半導体領域にイオン注入が行なわれ
るのでセルフアラインによりゲート電極と重なるように
低濃度の不純物活性層が形成される。また、半導体領域
のうちの同じ平面領域にサイドウォール絶縁膜をマスク
として２種類の不純物が垂直にイオン注入され、拡散速
度の違いにより中濃度および高濃度の不純物活性層が容
易に形成される。
では、斜め方向から半導体領域にイオン注入が行なわれ
るのでセルフアラインによりゲート電極と重なるように
低濃度の不純物活性層が形成される。また、半導体領域
のうちの同じ平面領域にサイドウォール絶縁膜をマスク
として２種類の不純物が垂直にイオン注入され、拡散速
度の違いにより中濃度および高濃度の不純物活性層が容
易に形成される。
［発明の実施例］ 以下、この発明の一実施例を第１図および第２図を用
いて説明する。第１図は本発明のLDDMOSトランジスタの
断面図を示したものであり、Ｐ型半導体基板１上にゲー
ト酸化膜２とゲート電極３とゲート電極横の酸化膜４が
設けられ、低濃度の不純物活性層N-5、５′の全体がゲ
ート電極３に覆われるように中濃度の不純物活性層６、
６′と隣接して形成され、さらに中濃度の不純物活性層
６、６′と隣接してＮ型高濃度不純物活性層７、８が形
成されている。従来の第３図のものの低濃度の領域５の
位置に、中濃度の領域６が設けられている。
いて説明する。第１図は本発明のLDDMOSトランジスタの
断面図を示したものであり、Ｐ型半導体基板１上にゲー
ト酸化膜２とゲート電極３とゲート電極横の酸化膜４が
設けられ、低濃度の不純物活性層N-5、５′の全体がゲ
ート電極３に覆われるように中濃度の不純物活性層６、
６′と隣接して形成され、さらに中濃度の不純物活性層
６、６′と隣接してＮ型高濃度不純物活性層７、８が形
成されている。従来の第３図のものの低濃度の領域５の
位置に、中濃度の領域６が設けられている。
第２図を用いて本発明であるLDDMOSトランジスタの製
造方法について説明する。
造方法について説明する。
半導体基板１に素子分離領域およびしきい値電圧を制
御するためのチャネル注入を行なった後（図示せず）、
ゲート酸化膜２、ゲート電極３を形成する（図２−
１）。次にゲート電極３をマスクとして、基板に対して
斜め方向から基板を回転しながら〜1013/cm2のＮ型不純
物であるリンをイオン注入し、低濃度のN-不純物層を形
成する（図２−２）。次にCVD法により酸化膜４′を形
成し（図２−３）、異方性エッチングにより酸化膜４を
ゲート電極３の側壁にのみ残す（図２−４）。次にゲー
ト電極３とゲート電極横の酸化膜４をマスクとして基板
１に垂直な方向から〜1014/cm2のリンイオンと〜1015/c
m2のヒ素イオンのＮ型不純物を同時にイオン注入し中濃
度のN-領域６および高濃度のN+ソース・ドレイン不純物
層７、８を形成する（図２−５）。この後、熱処理を加
えると、リンイオンはヒ素イオンより拡散しやすいので
サイドウォールの下にリンイオンが拡散し、中濃度の不
純物活性層が形成され最終的に図２−６のような不純物
プロファイルを形成する。
御するためのチャネル注入を行なった後（図示せず）、
ゲート酸化膜２、ゲート電極３を形成する（図２−
１）。次にゲート電極３をマスクとして、基板に対して
斜め方向から基板を回転しながら〜1013/cm2のＮ型不純
物であるリンをイオン注入し、低濃度のN-不純物層を形
成する（図２−２）。次にCVD法により酸化膜４′を形
成し（図２−３）、異方性エッチングにより酸化膜４を
ゲート電極３の側壁にのみ残す（図２−４）。次にゲー
ト電極３とゲート電極横の酸化膜４をマスクとして基板
１に垂直な方向から〜1014/cm2のリンイオンと〜1015/c
m2のヒ素イオンのＮ型不純物を同時にイオン注入し中濃
度のN-領域６および高濃度のN+ソース・ドレイン不純物
層７、８を形成する（図２−５）。この後、熱処理を加
えると、リンイオンはヒ素イオンより拡散しやすいので
サイドウォールの下にリンイオンが拡散し、中濃度の不
純物活性層が形成され最終的に図２−６のような不純物
プロファイルを形成する。
以下、本発明による製造方法によって作られたLDDMOS
トランジスタの特性について説明する。
トランジスタの特性について説明する。
本発明のLDDMOSトランジスタでは第１図に示すように
高抵抗のN-部５、５′の横に高抵抗のN-部５、５′より
も低抵抗なN-部６、６′を設けているため、高抵抗のN-
部のみを設けた従来のLDD構造に比べ三極間領域および
五極間領域ともに電流駆動能力は上がる。さらにN-部
５、５′が第１図に示すようにゲート電極３下にあるた
めに、三極間領域、すなわちゲート電圧VGがドレイン電
圧VDより大きいときはゲート電極から基板への電界によ
りN-部の表面のキャリア濃度は電荷蓄積により増加しN-
部の寄生抵抗は減少する。
高抵抗のN-部５、５′の横に高抵抗のN-部５、５′より
も低抵抗なN-部６、６′を設けているため、高抵抗のN-
部のみを設けた従来のLDD構造に比べ三極間領域および
五極間領域ともに電流駆動能力は上がる。さらにN-部
５、５′が第１図に示すようにゲート電極３下にあるた
めに、三極間領域、すなわちゲート電圧VGがドレイン電
圧VDより大きいときはゲート電極から基板への電界によ
りN-部の表面のキャリア濃度は電荷蓄積により増加しN-
部の寄生抵抗は減少する。
また本発明によるLDDMOSトランジスタでは高電界のか
かるドレイン部での衝突電離によるキャリアの生成がゲ
ート電極３下で起こるが、通常のLDD構造ではサイドウ
ォールの酸化膜４の下で生成が起こる。このため従来の
構造では、サイドウォール酸化膜４に捕獲された電子に
よりN-部５の表面が空乏化されて寄生抵抗が上がりMOS
トランジスタの駆動能力が低下する等の劣化を起こしや
すいが、本発明のLDDトランジスタではN-部５の上部の
ゲート酸化膜２に電子が捕獲されてもゲート電極３から
の電界によりN-部５が空乏化しにくく寄生抵抗は増大せ
ず、劣化を起こしにくい。
かるドレイン部での衝突電離によるキャリアの生成がゲ
ート電極３下で起こるが、通常のLDD構造ではサイドウ
ォールの酸化膜４の下で生成が起こる。このため従来の
構造では、サイドウォール酸化膜４に捕獲された電子に
よりN-部５の表面が空乏化されて寄生抵抗が上がりMOS
トランジスタの駆動能力が低下する等の劣化を起こしや
すいが、本発明のLDDトランジスタではN-部５の上部の
ゲート酸化膜２に電子が捕獲されてもゲート電極３から
の電界によりN-部５が空乏化しにくく寄生抵抗は増大せ
ず、劣化を起こしにくい。
また、本発明によるLDDMOSトランジスタではリンイオ
ンはヒ素イオンに比べ拡散しやすいので、中濃度のN-領
域６が形成され、その濃度はN+低抵抗領域７、８から高
抵抗のN-領域５に至るまで段階的に減少するのでその結
果十分に電界緩和できるN-長を得ることができる。さら
にLDDMOSトランジスタのチャネル方向の長さ、深さをイ
オン注入の加速電圧、角度を変えることにより制御でき
る。
ンはヒ素イオンに比べ拡散しやすいので、中濃度のN-領
域６が形成され、その濃度はN+低抵抗領域７、８から高
抵抗のN-領域５に至るまで段階的に減少するのでその結
果十分に電界緩和できるN-長を得ることができる。さら
にLDDMOSトランジスタのチャネル方向の長さ、深さをイ
オン注入の加速電圧、角度を変えることにより制御でき
る。
［発明の効果］ 以上のように、請求項１および２に記載の発明によれ
ば、セルフアラインによりゲート電極と重なるように低
濃度の不純物活性層を形成することができるだけでな
く、同じ平面領域に垂直にイオン注入した２種類の不純
物領域の拡散速度の違いにより中濃度および高濃度の不
純物活性層を容易に形成することができる。
ば、セルフアラインによりゲート電極と重なるように低
濃度の不純物活性層を形成することができるだけでな
く、同じ平面領域に垂直にイオン注入した２種類の不純
物領域の拡散速度の違いにより中濃度および高濃度の不
純物活性層を容易に形成することができる。
第１図は本発明の一実施例によるMOSトランジスタを示
す断面図、第２図は本発明の一実施例によるMOSトラン
ジスタの製造方法を示す図、第３図は従来のLDDMOSトラ
ンジスタの構造を示す断面図、第４図は従来のLDDMOSト
ランジスタの製造工程を示す図、第５図は従来のLDDMOS
トランジスタの動作時の状態を示した断面図である。 １は半導体基板、２はゲート酸化膜、３はゲート電極、
４はサイドウォール酸化膜、４′はCVD法により形成し
た酸化膜、５は低濃度のＮ型不純物活性領域、６は中濃
度のＮ型不純物活性領域、７、８は高濃度のＮ型不純物
を含むドレイン・ソースである。 なお、図中、同一符号は同一、または相当部分を示す。
す断面図、第２図は本発明の一実施例によるMOSトラン
ジスタの製造方法を示す図、第３図は従来のLDDMOSトラ
ンジスタの構造を示す断面図、第４図は従来のLDDMOSト
ランジスタの製造工程を示す図、第５図は従来のLDDMOS
トランジスタの動作時の状態を示した断面図である。 １は半導体基板、２はゲート酸化膜、３はゲート電極、
４はサイドウォール酸化膜、４′はCVD法により形成し
た酸化膜、５は低濃度のＮ型不純物活性領域、６は中濃
度のＮ型不純物活性領域、７、８は高濃度のＮ型不純物
を含むドレイン・ソースである。 なお、図中、同一符号は同一、または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 光井 克吉 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−95670（ＪＰ，Ａ) 特開 昭61−63058（ＪＰ，Ａ) 特開 平２−239632（ＪＰ，Ａ) 特開 平２−250331（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１導電型の半導体領域上にゲート絶縁膜
とゲート電極を形成する工程と、 前記ゲート絶縁膜およびゲート電極をマスクとして前記
半導体領域に、前記半導体領域と反対の第２導電型の不
純物を低濃度で斜め方向から第１のイオン注入を行なう
工程と、 前記ゲート電極の側壁にサイドウォール絶縁膜を形成す
る工程と、 前記ゲート電極およびサイドウォール絶縁膜をマスクと
して前記半導体領域に、第１の拡散係数を有する第２導
電型の不純物を中濃度で、第１の拡散係数よりも小さな
第２の拡散係数を有する第２導電型の不純物を高濃度で
垂直に第２および第３のイオン注入を行なう工程と、 熱処理を加えて前記イオン注入した不純物を活性化する
ことにより、高濃度の不純物活性層と、前記高濃度の不
純物活性層よりも不純物濃度が低くかつ前記高濃度の不
純物活性層よりもチャネル領域側に張り出した中濃度の
不純物活性層と、前記高濃度および中濃度の不純物活性
層よりも不純物濃度が低くかつ前記中濃度の不純物活性
層に隣接するとともにその表面のほぼ全体が前記ゲート
電極と平面的に重なる低濃度の不純物活性層とを形成す
る工程とを備えた、MOS型半導体装置の製造方法。 - 【請求項２】前記第１のイオン注入の際の注入量は、１
×1012/cm2以上１×1014/cm2以下の範囲内にあり、 前記第２のイオン注入の際の注入量は、１×1013/cm2以
上１×1015/cm2以下の範囲内にあり、 前記第３のイオン注入の際の注入量は、１×1014/cm2以
上１×1016/cm2以下の範囲内にあり、 前記第２のイオン注入の注入量は前記第１のイオン注入
の注入量よりも多く、かつ前記第３のイオン注入の注入
量は前記第２のイオン注入の注入量よりも多くなるよう
に設定されている、請求項１に記載のMOS型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102232A JP2781918B2 (ja) | 1989-04-20 | 1989-04-20 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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