JPS6395670A - Ｍｏｓ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は大容量メモリーやマイクロプロセッサ−等の大
規模集積回路の構成要素であるＭＯＳ（Ｍｅｔａｌ　−
Ｏｘｉｄｅ−５ｅｍｉｃｏｎｄｕｃｔｏｒ　）型電界効
果トランジスタ（ＭＯ８ＦＩＣＴ　）に関するものであ
る。

従来の技術 従来ドレイン拡散層の不純物分布を緩やかにする方法と
して、低濃度・高濃度の２ケの拡散層を縦続接続するこ
とは公知で、しかも微細化に対処するため、ゲートの両
側壁に絶縁物サイドウオールを自己整合的に形成して巾
の短い低濃度拡散層、通称Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌ
ｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）を形成している（例え
ば、「特開昭５４−４４４８２号」参照）。

発明が解決しようとする問題点 従来の自己整合ＬＤＤは、それ以前のＭＯ８ＦＸＴに比
較し、ドレイン近傍の電界が大巾に緩和されることで、
耐圧が高まり、サブミクロン領域への微細化の突破口と
なった極めて重要な技術である。

しかしながら、さらに微細化・を図る場合には、低濃度
ドレインの有する抵抗の方がチャネル抵抗より大きくな
シトレイン電流が制限されること、ホットキャリアの発
生は少ないが、ホットキャリアは低濃度ドレイ／内で発
生しそこを覆う絶縁膜中に捕獲されるので低濃度ドレイ
／の抵抗の経時変化が信頼性を制限することなどの問題
点が今後解決されねばならない。

本発明はこれらの問題点を解決する有力な方法として提
供されるものである。

問題点を解決するための手段 本発明に於ても、ソース／ドレイン拡散層は、低濃度・
高濃度の２ケの拡散層が、チャネルから遠くなる程、高
濃度になるよう配置されているが、本発明では、低濃度
拡散層上にゲート絶縁膜とほぼ同等ないしはやや薄い絶
縁膜を介して副ゲートが設けられている。この副ゲート
はチャネル上の主ゲートの両側壁に密着して形成されて
いる。

作用 副ゲートは電気的に主ゲートと同じ作用をする。

すなわち、主ゲートにチャネルが導通する方向に電圧（
ｎチャネルでは正電圧）が印加されると、低濃度拡散層
表面には副ゲートによりキャリア（ｎチャネルでは′成
子）が誘起され低抵抗になる。

他方、ドレインの方がゲートより高い電位になると、ド
レイン〜副ゲート間の電圧で低濃度拡散層は空乏化され
るので空乏層がより拡がり高耐圧化される。

実施例 本発明の一実施例を第１図により説明する。同図ム、Ｂ
、Ｃにより本発明の構成を得るための製造工程が示しで
ある。第１図人に於て、ｐ型半導体基板１の分離領域２
で囲まれた１主面上に、約８１ｍのゲート酸化膜３が形
成されていて、それを介して多結晶シリコンの厚さ２０
０ｎｍの主ゲート４が形成され、それをマスクとしてＰ
＋イオンを３Ｘ１ｏ１５ｃＩＲ−２ドース注入すること
で低濃度の第１拡散層（Ｄｌ）６．５’が形成される。

主ゲート長は０．３μｍである。

第１図Ｂに於て、多結晶シリコンや高融点金属硅化物（
シリサイド）の様な導電性膜６を堆積せしめ、公知のド
ライエッチ法により主ゲート４両側壁に副ゲー）　７　
Ｓ　７’が残存せしめられる。これらをマスクとして、
人Ｓ＋イオン注入を３×１０１４ａｎ−２ド一ス行なう
ことで中濃度の第２拡散層（Ｄ２）８．８′が形成され
、Ｄｌは図の様に副ゲート７゜７′と、ゲート酸化膜を
介して、はぼ同じ寸法で位置的に整合して対向している
。

ココテ、Ｄ２を（３〜６）×１０１５ｒ２　ドースと高
濃度に形成しておけば、それをコンタクト形成領域とし
て用いることが出来るので次のＣは不要である。第１図
Ｇは不純物分布をより緩やかにするため、Ｄ２を中程度
の濃度にした場合に必要となる。

第１図Ｃに於て、Ｂの副ゲート７　、７’を形成した時
と同様の方法で、副ゲー）　７　、７’に沿って絶縁膜
サイドウオール９，９′を形成し、それをマスクとじて
高濃度拡散層Ｄ３（ドース３〜５Ｘ１０　”ａ−３）を
形成する。これによりＤ２はほぼサイドウオール９．９
′と同じ寸法で位置的に整合した形状となる。

本発明の他の実施例を第２図に示す。ここでソース／ド
レイ／拡散層はＤｌ・Ｄ２・Ｄ３から成シ、ＤＩ（Ｄ２
（Ｄ３と不純物濃度が分布していて、中濃度のＤ２の不
純物濃度最大点が半導体基板内部に位置していることが
、第１図との相違点である。

ドレイン電位がゲートより高くなると、キャリアは基板
内部へ引込まれるように運動するが、内部のＤ２の存在
がそれをより促進する。高電界によるアバラン７エでホ
ットキャリアが生じる位置が基板内部になるためゲート
酸化膜まで到達する確率が下がる。そのため、酸化膜中
に捕獲されるキャリアが少なく、よって閾値Ｖｔｈや寄
生抵抗の経時変化も少ない。

本発明の構成では、低濃度拡散層Ｄ１上に副ゲ−）　７
　、７’が対置されている。そのため、ｎチャネルの例
で云えば、ゲートに＋３．６ｖを印加すると、Ｄ１表面
に電子が７×１０１２個／ＣΔ　誘起されるが、これは
Ｄｌのドース量の２０％に近い量である。すなわち、オ
ノ抵抗が従来例に比し小さくできる。また、ドレイ／電
位がゲート電位より高いとき、例えばｖＧ＝１ｖ、ｖＤ
＝３ｖ、ドレイン〜ゲート間の電圧で、拡散層Ｄ１の表
面は空乏化されるのでドレイン電界がより緩和される。

（このとき、従来例では、Ｄ１上には本発明で云う副ゲ
ートに当るものがないので、Ｄ１〜ゲート間の距離が遠
く、ドレイン〜ゲート間電圧によるＤｌの空乏化はほと
んど生じない） ドレイン電界を維持すれば、その分Ｄ１のドース量が増
やせるので、それだけＤｌの寄生抵抗が小さい。

発明の効果 以上のように本発明によれば、次の効果を得ることがで
きる。

■　副ゲートの作用で、チャネル導通時、低濃度拡散層
Ｄ１のキャリア濃度が上がるので寄生抵抗が小さい。

■　同様に、ドレイン電位が高くかつゲート電位が低い
ときＤｌは空乏化しやすいので電界が緩和される。

■　Ｄ１上のゲート絶縁膜にはキャリア注入が起っても
すぐ上の副ゲートへ抜けて行くので閾値Ｖｔｈや寄生抵
抗の経時変化は小さい。

、■　上記■の効果でＤｌは空乏化しやすいので、その
分高濃度化されるので寄生抵抗が小さい。

この様に本発明はＭＯ８型半導体装置の微細化上の重要
な問題を解決しその性能を著しく向上せしめるものであ
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるＭＯＳ型半導体装置
の構造とその製造方法を示す工程断面図、第２図は本発
明の他の実施例装置を示す断面図である。 １・・・・・・半導体基板、２・・・・・・分離領域、
３・・・・・・ゲート酸化膜、４・・・・・・主ゲート
、５・・・・・・第１拡散層、６・・・・・・導電性膜
、７・・・・・・副ゲート、８・・・・・・第２拡散層
、９・・・・・サイドウオール、１０・・・・・・第３
拡散層。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
１　図

Claims (2)

【特許請求の範囲】
1. （１）１導電型半導体基板の１主面上に薄いゲート絶縁
   膜を介して形成された導電性材料から成る主ゲートと、
   上記主ゲートの両側壁に密着して形成された副ゲートと
   、上記副ゲート直下の２導電型の第１拡散層と、上記第
   １拡散層に接続していて上記第１拡散層よりも外側に位
   置する２導電型の第２拡散層を少くとも含んでおり、上
   記第１拡散層と副ゲートは互いにほぼ対向していて、し
   かも、上記第１拡散層の方が第２拡散層より低不純物濃
   度でかつより浅いように構成したＭＯＳ型半導体装置。
2. （２）第２拡散層に接続していて上記第２拡散層よりも
   外側に位置する２導電型の第３拡散層を有していて、上
   記第３拡散層はコンタクト形成に十分な高濃度であって
   上記第２拡散層の不純物濃度最大点が上記基板内部に位
   置し、その濃度は第１拡散層より高く第３拡散層より低
   いものである特許請求の範囲第１項記載のＭＯＳ型半導
   体装置。