JP3472283B2

JP3472283B2 - 電界効果トランジスタ

Info

Publication number: JP3472283B2
Application number: JP2001277322A
Authority: JP
Inventors: アルバートダブリューヴァイナル
Original assignee: THUNDERBIRD TECHNOLOGES, INC.
Current assignee: THUNDERBIRD TECHNOLOGES, INC.
Priority date: 1989-03-02
Filing date: 2001-09-12
Publication date: 2003-12-02
Anticipated expiration: 2018-12-02
Also published as: JPH05504654A; ATE139061T1; EP0463067B1; WO1990010309A2; JP3271972B2; DE69027312T2; JP2002164539A; EP0463067A1; AU5330190A; WO1990010309A3; DE69027312D1; CA2048675A1; CA2048675C

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果トランジス
タ装置、特に装置の寸法、作動温度およびドーピング濃
度に無関係な動作特性を有する高速電界効果トランジス
タに関するものである。

【０００２】発明の背景電界効果トランジスタ（ＦＥ
Ｔ）は超大規模集積回路（ＶＬＳＩ）および超々大規模
集積回路（ＵＬＳＩ）に適用するに有利な能動装置であ
る。その理由は集積化された電界効果トランジスタは本
質的に高インピーダンス、高密度、低電力装置であるか
らである。充分な調査および開発を行うことにより電界
効果トランジスタの動作速度および密度を改善し、その
電力消費を低減させることができる。当業者にとって既
知のように、電界効果トランジスタ装置には２種類のも
の、即ち、絶縁ゲート型電界効果トランジスタ（ＩＧＦ
ＥＴ）および接合型電界効果トランジスタ（ＪＦＥＴ）
がある。最近の集積化技術はＩＧＦＥＴを用いている。
その理由はこれが集積回路に適用するに好適な簡単な構
成を有しているからである。ＩＧＦＥＴは代表的には半
導体基板の第１表面に設けたソースおよびドレイン領域
と、その間に設けたゲート領域とを具える。このゲート
は基板の第１表面のソースおよびドレイン領域間に絶縁
体を具え、これにゲート電極または接点を設ける。半導
体基板内のゲート電極のすぐ下側にチャネルを形成し、
そのチャネル電流をゲート電極の電圧によって制御す
る。

【０００３】ＩＧＦＥＴの最も通常の構成では半導体基
板の表面のソースおよびドレイン領域間に酸化物層を成
長させ、この酸化物層上に金属その他のゲート電極を形
成する。この構体は通常金属酸化物半導体電界効果トラ
ンジスタ（ＭＯＳ又はＭＯＳＦＥＴ）と称されている。
ＭＯＳおよびＭＯＳＦＥＴはＩＧＦＥＴと交換自在に用
いられ、絶縁体を酸化物以外の材料（例えば、窒化物）
とし、ゲート電極を金属以外の材料（例えば、ポリシリ
コン）とする装置を含む。これらの用語はここでは交換
自在に用いる。

【０００４】ＭＯＳ装置には２種類のチャネルを設け
る。第１のチャネルは、ゲート電圧によってゲート電極
の下側の基板内に電界を誘起し、これにより電子（Ｐ型
基板に対して）をゲート電極の下側の領域内に吸引する
“誘起チャネル”と称される。これがため、この領域は
導電型が変化し（例えばＰ型からＮ型）、誘起チャネル
が形成される。半導体材料の一導電型から反対導電型へ
の誘起変化はいわゆる“反転”と称される。ゲート電圧
を増大すると、かかるチャネルに電子が得られるように
なり、従って誘起チャネルＭＯＳ装置は“エンハンスメ
ント”で作動すると称される。

【０００５】第２のチャネルは、基板の導電型とは反対
導電型のチャネルをゲート電極の下側に形成する“拡散
チャネル”である。かかる装置ではゲート電圧が存在し
ない場合でもソースおよびドレイン間に電流が流れるよ
うになる。ゲート電圧を減少させると、拡散されたチャ
ネルはキャリアを空乏化するにつれて電流が減少する。
ゲート電圧を増大させると、拡散されたチャネルがエン
ハンスされるにつれて、電流を増大させるようになる。
従って拡散チャネルＭＯＳ装置は“エンハンスメント”
モードまたは“デプレション”モードで作動する。

【０００６】エンハンスメントモード（誘起チャネル）
装置はデジタル集積回路に適用するに好適である。その
理由はこれら装置が零ゲート電圧でオフ状態にあるから
である。エンハンスメントモードおよびデプレションモ
ードの装置は双方ともこれに関連するしきい値電圧を有
する。このしきい値電圧は装置の導通開始に必要なゲー
ト電圧の値である。このしきい値電圧は重要なＭＯＳの
特性であり、満足すべき集積回路装置を形成するには充
分に制御する必要がある。

【０００７】しかし、既知のＭＯＳ装置のしきい値電圧
は代表的には酸化物の厚さ、チャネルの長さ、ドレイン
電圧および基板のドーピング濃度の関数として変化す
る。これらパラメータの各々は１つの集積回路から他の
集積回路に対し著しく変化し得るため、装置を均一化せ
しめるには極めて厳しい製造公差（しばしば“基本規
則”と称される）を必要とする。しかし、製造の基本規
則が厳しいと装置の歩留りが低下する。さらに、装置が
小型になるにつれて、装置の寸法およびドーピングレベ
ルは一層制御し難くなるため、装置の密度および動作速
度を増大させるのが困難となる。

【０００８】また、従来のＭＯＳ装置のしきい値電圧も
装置の温度の関数として変化する。しかし、装置の動作
温度は用途に応じて１つの集積回路から他の集積回路に
対し著しく変化するようになる。実際上、これら動作温
度は個別の装置のデューティサイクルに依存して集積回
路内で著しく変化する。ＭＯＳ装置はしきい値電圧が温
度とともに変化するにもかかわらず、好適に作動し得る
ように設計する必要がある。従って性能が低く、動作速
度が低い場合にはすべての動作温度で好適に作動させる
ように特定する必要がある。

【０００９】受容し得るプロセス基本規則を保持しなが
ら、しきい値電圧を制御する試みに多くの技術が提案さ
れている。しかし、かかる技術によるも従来の電界効果
トランジスタ構体におけるしきい値電圧の固有の変化を
克服することはできない。良好な特性を得るために電界
効果トランジスタの基本構体を改善する多くの他の試み
がなされている。例えば、Ｋ．Ｎｉｓｈｉｕｃｈｉ等に
より発表された論文“ＶＬＳＩ回路に対する通常オフ型
埋設チャネルＭＯＳＦＥＴ”（ＩＥＤＭテクニカルダイ
ジェスト、１９７９年第２６−２９頁）には、従来の装
置の表面チャネルと比較し、導電チャネルとしてバルク
領域を用いる埋設チャネルＭＯＳＦＥＴが記載されてい
る。また、Ｅ．Ｓｕｎ等により発表された論文“ＶＬＳ
Ｉ用接合型ＭＯＳ（ＪＭＯＳ）トランジスタ−高速トラ
ンジスタ”（ＩＥＤＭダイジェスト、１９８０年第７９
１−７９４頁）には、ＭＯＳゲート領域の下側に層状Ｎ
−ＰＰ−接合構体を用いるＭＯＳ装置が記載されてい
る。

【００１０】1983年３月14日に公開されたドイツ国特許
出願第 31 38 747号には、ソース領域２及びドレイン領
域３の下側にこれらと隣接する別の半導体区域11及び１
２とを含み、これらの区域が基板１の隣接する部分と共
通のほぼ平坦なＰｎ接合を形成しているデプレッション
モード電界効果トランジスタが記載されている。このデ
バイスのチャネル長に対する閾値電圧依存性は短チャネ
ルＦＥＴデバイスの場合相当減少している。

【００１１】上述した論文には電界効果トランジスタの
しきい値電圧の発生およびこのしきい値電圧の装置特性
による変化については何らの記載もない。これがため、
この変化に寄与するこれらの特性を除去することによっ
てしきい値電圧の変化を最小にする電界効果トランジス
タの設計は従来提案されてはいない。

【００１２】また、ＶＬＳＩおよびＵＬＳＩの設計に当
たりＭＯＳ装置を小型化する場合には他の問題が発生す
る。例えば、短チャネル装置は既知のパンチスルーおよ
び衝撃イオン化効果のため、降服が著しく発生する。か
かる降服を防止するために、短チャネル装置はスケール
ダウンされた入力（供給）電圧、例えば従来用いられて
いた標準５Ｖの給電の代わりに３Ｖの供給電圧を使用す
る。しかし、当業者に既知のように、供給電圧を減少す
ることによってしきい値電圧を供給電圧の１部分とし、
これにより装置の動作速度を低減し、短チャネル装置利
点を無視し得るようになる。

【００１３】最後に、装置の密度が増大するにつれて、
これら装置にオーミック接点（即ち、非整流接点）を設
けるのが一層困難となる。高密度オーミック接点を満足
に設けるために複雑な接点金属化が試みられている。か
かる複雑な接点金属化には製造の問題が生じ、不良オー
ミック接点自体を完全に補償することはできない。

【００１４】発明の概要本発明の目的は改善された電界効果トランジスタ装置を
提供せんとするにある。本発明の他の目的は改善された
ＭＯＳ装置を提供せんとするにある。本発明の他の目的
は高速ＭＯＳ装置を提供せんとするにある。本発明のさ
らに他の目的は絶縁体の厚さ、チャネル長さ、ドレイン
電圧、基板のドーピングおよび温度とは関連なくしきい
値電圧を有する高速ＭＯＳ装置を提供せんとするにあ
る。

【００１５】本発明の他の目的は緩和された基本規則で
製造し得、装置の歩留りを増大し得る高密度高速ＭＯＳ
装置を提供せんとするにある。本発明のさらに他の目的
はパンチスルーまたは衝撃イオン化による降服の危険性
なく完全な供給電圧で作動する高密度ＭＯＳ装置を提供
せんとするにある。本発明のさらに他の目的は高密度Ｍ
ＯＳ装置に対し高密度オーミック接点を提供せんとする
にある。

【００１６】本発明ＭＯＳ装置によれば、装置のしきい
値電圧を半導体材料のフェルミ電位の２倍に設定するこ
とにより反転を必要とすることなく、エンハンスメント
モードで作動させることができる。当業者に取って既知
のように、フェルミ電圧は半導体材料が電子の占める１
／２の確率を有するようなフェルミ電位に規定する。従
って電界効果トランジスタ装置はフェルミしきい値電界
効果トランジスタまたはフェルミ電界効果トランジスタ
と称することができる。

【００１７】本発明によれば、しきい値電圧をフェルミ
電位の２倍に設定する場合に、酸化物の厚さ、チャネル
長さ、ドレイン電圧および基板のドーピングへのしきい
値電圧の依存性を除去することができることを確かめ
た。また、本発明によれば、しきい値電圧がフェルミ電
位の２倍に設定される際にチャネルの半導体基板の第１
表面の垂直電界が最小となり、かつ、実際上零になるこ
とを確かめた。これがため、チャネルのキャリア移動度
が最大となり、高速ＭＯＳ装置のホット電子効果が著し
く減少されるようになる。

【００１８】また、本発明によれば酸化物の厚さ、チャ
ネル長さ、ドレイン電圧および基板のドーピングへのし
きい値電圧の依存性が従来のＭＯＳＦＥＴに反転を確立
する必要のあるゲート酸化物層を横切って発生する電圧
の結果であることを確かめた。本発明によればしきい値
電圧をフェルミ電位の２倍に等しくなるようにすること
によって、反転を防止し、高速装置を装置の寸法にほぼ
無関係となるようにする。

【００１９】本発明の好適な例では、基板のドーパント
濃度のα倍のドーパント濃度を有し、次式で示されるチ
ャネル深さＹ0 を有する逆にドープされたチャネル領域
を形成することによって上述したフェルミ電界効果トラ
ンジスタ規準を満足させることができる。

【数１】ここに、ｅs は半導体材料の誘電率（ファラッド／ｃ
ｍ）、ｑは電荷（１. ６×１０-19 Ｃ）、およびＮs は
基板のドーピング濃度である。

【００２０】本発明の他の観点によれば、従来の電界効
果トランジスタの基板およびゲート接点によって発生す
る接点電位（“フラットバンド電圧”と称する）がしき
い値電圧に今までの電界効果トランジスタの設計におい
て計り知れないような悪影響を与えることを確かめた。
本発明によれば電界効果トランジスタのゲート接点を、
基板の接点電位に等しくかつ符号が逆のゲート接点電位
を発生する導電型およびドーパント密度を有する半導体
となるように選定し、これによってフラットバンド電圧
の影響を中和することができる。これがため、しきい値
電圧の温度依存性を除去することができる。基板のフラ
ットバンド電圧を中和するためには、ゲート電極を、基
板と同一導電型および同様のドーピング濃度を有する基
板と同一の半導体装置となるように選定する。好適な例
では基板を単結晶珪素とする場合にはゲート電極をポリ
シリコンとする。

【００２１】フラットバンド電圧の補償を用いて従来の
電界効果トランジスタの性能を改善し、ＰおよびＮチャ
ネルを対称とし、温度依存性を低減させることができ
る。さらに、フェルミ電界効果トランジスタのしきい値
電圧は他の装置パラメータとは既に無関係であるため、
フラットバンド電圧の補償を用いて装置の性能をさらに
エンハンスさせることができる。

【００２２】従来の高密度電界効果トランジスタ装置は
浅いチャネルおよび比較的深い拡散を有し、これはパン
チスルーを制御する手段に厳しい制約を与えるようにな
る。本発明によれば、フェルミ電界効果トランジスタに
基板接点を設けて、かつ、この接点に基板バイアスをか
けることにより、上述したフェルミ電界効果トランジス
タ規準を保持し、しかも深いチャネルを浅くすることが
できる。この場合にはＮチャネルフェルミ電界効果トラ
ンジスタに対しては負の基板バイアスをかけ、Ｐチャネ
ルフェルミ電界効果トランジスタに対しては正の基板バ
イアスをかけるようにする。基板電圧バッテリＶsub が
かけられている場合にはフェルミ電界効果トランジスタ
規準を満足するチャネル深さは次式で表わすことができ
る。

【数２】従って、深いチャネルを設けるも製造度を容易とするこ
とができる。

【００２３】基板バイアスによる深いチャネルによって
ドレイン電圧の低い値でドレインのコンダクタンスを増
大させることができる。また、ソースおよびドレインの
深さも増大してチャネルに等しい深さに保持するのが好
適であり、ソースおよびドレイン抵抗も減少する。また
拡散容量およびゲート容量も減少し、接地面の耐雑音性
も増大する。深いチャネルは相互コンダクタンスを増大
するが、基板をバイアスすることによりフェルミ電界効
果トランジスタ装置のトッグル比すなわちスィッチング
速度は容量性負荷の減少のため、バイアスしない装置と
同様に保持される。好適な例では、基板のバイアスは絶
対値で２Ｖ以下とする。

【００２４】本発明のさらに他の観点によれば、ドレイ
ンに隣接して半導体基板にドレイン部分拡散領域を設
け、これによりパンチスルーおよびアバランシェ降服電
圧の双方が装置に与える影響を最小にする。特に、ドレ
イン部分拡散はドレインと同一の導電型であり、かつ基
板のドーパント密度の分数倍であるドーパント密度を有
する。この分数倍はドレインおよび基板間のパンチスル
ー降服電圧およびアバランシェ降服電圧を同時に最小に
するように選択することができる。同様にソース部分拡
散領域をも設けることができる。これがためアバランシ
ェ降服およびパンチスルーの双方に対する耐性を最小に
し、これにより短いチャネル電界効果トランジスタ装置
を全電源供給電圧で作動させることができる、即ち、ス
ケールダウンした供給電圧は必要でない。

【００２５】本発明の部分拡散領域を用いて従来の電界
効果トランジスタの性能を改善し、アバランシェおよび
パンチスルー降服に対する耐性を低くすることができ
る。また部分拡散領域をもさらに用いてフェルミ電界効
果トランジスタの性能を向上させることができる。

【００２６】さらに、本発明の他の観点は、ソースおよ
びドレイン拡散領域に零電圧を印加する際に、しきい値
での基板における空乏領域の深さが実現されたチャネル
の下側におけると同様にソースおよびドレイン拡散領域
の下側の深さとなるようにすることにより、パンチスル
ーの制御をさらに増大させることができる。ソースの空
乏境界およびチャネルのこの継続性のため、この区分を
横切るパンチスルーが除去され、かつこれはドレインお
よびソースデプレション領域が形成される基板エンハン
スメントポッケット領域を設けることによって達成す
る。基板ポッケット領域は基板と同一導電型を有し、か
つ基板よりも大きなドーピングファクタを有する。本発
明によればこのドーピングファクタを適宜定めてソース
領域の下側のデプレション領域の深さをしきい値電圧で
の実現チャネルの下側の拡散領域の深さに等しくする。

【００２７】特に、本発明フェルミ電界効果トランジス
タによって、ほぼ零の理想電力を保持しながら所望の論
理関数を達成するためにトランジスタを直列に製造する
必要のある相補ＭＯＳ（ＣＭＯＳ）その他の論理テクノ
ロジーを用いる。多重ゲートフェルミ電界効果トランジ
スタ装置を用いる場合にはドレイン領域に隣接するゲー
トを全電圧値に保持する際に性能を改善し得ることを確
かめた。加速電極と称されるこのゲートによって多重ゲ
ートフェルミ電界効果トランジスタ装置の残りのゲート
に対するしきい値電圧を減少させるようにする。

【００２８】

【発明の実施の形態】以下本発明の好適な例を示す添付
図面につき本発明を説明する。しかし、本発明は多くの
種々の形態で実施し得るとともに以下の例の限定される
ものではなく、要旨を変更しない範囲内で種々の変形ま
たは変更が可能である。説明を容易とするために層の厚
さは拡大して示す。また、図中同一部分には同一符号を
付して示す。本発明フェルミ電界効果トランジスタはＰ
およびＮチャネル装置の双方に適用し得るとともにシリ
コン、ゲルマニウムその他の半導体材料に適用すること
ができる。

【００２９】電界効果トランジスタの設計解析本発明フェルミ電界効果トランジスタを説明する前に、
電界効果トランジスタの設計関係を説明する。明細書全
体を通じて、ＭＯＳ、ＦＥＴ、ＭＯＳＦＥＴおよびＩＧ
ＦＥＴは同義語として用い、絶縁を必ずしも酸化物とす
る必要はなく、かつ、ゲートも必ずしも金属とする必要
のない絶縁ゲートを有する電界効果トランジスタ構体を
意味するものとする。

【００３０】誘起チャネルＭＯＳＦＥＴはソースおよび
ドレイン間に電流を流すように作用する少数キャリアの
反転層を誘起するためのゲート電圧を必要とする。ゲー
トの下側の半導体基板の表面電位φ_s が半導体材料の固
有エネルギーバンドをフェルミ準位以下に湾曲するに充
分上昇される場合にゲートしきい値電圧条件が達成され
るようになる。基板表面電位が上昇することによってゲ
ート電圧Ｖ_g を増大してゲートの下側の基板に深さがＷ
_doの空乏層を誘起する。

【００３１】この空乏層を横切る電位上昇はポアソンの
方程式を用いて次式のように表わすことができる。 φ_s ＝(q/2e _S )(N _a W _do ²) ここにｑは電荷（クーロン）、ｅ_s は半導体材料の誘電
率（ファラッド／ｃｍ）、Ｎ_a は基板のアクセプタ濃度
レベル、Ｗ_doは空乏層の深さである。この空乏層の深さ
は次のように規定することができる。

【数３】基板表面の電界は次式で表わされる。

【数４】表面電位φ_s がフェルミ電位の２倍２φ_f に到達する場
合にはＰ型基板内のイオン化濃度Ｎ_p は基板のアクセプ
タ濃度Ｎ_a に等しくなる。表面でφ_s は反転を達成する
ために、しきい値電圧２φ_f よりも僅かに増大させる必
要がある。

【００３２】しかし、電荷は反転層の発生によりゲート
上に蓄積されるようになる。このゲート電荷の密度はｑ
Ｎ_a Ｗ_doクーロン／ｃｍ² となる。ゲートしきい値電圧
Ｖ_tはゲート酸化物層を横切って発生する電圧と基板電
位の上昇電圧２φ_f との和である。このゲート酸化物の
電界はｑＮ_a Ｗ_do／ｅ₁ となり、電圧Ｖ_oxはｑＮ_a Ｗ _do
／Ｃ₁ となる。ここにＣ₁ ＝ｅ₁ ／Ｔ_oxであり、Ｔ_oxは
酸化物の厚さである。従って次式が成立する。

【数５】ここに φ_s ＝２φ_f Ｌ^* ＝以下に詳述するように有効チャネル長さ、Ｖ_cs＝基板の接点電位、およびＶ_cg＝ゲート接点電位

【００３３】電圧をドレインおよびソース領域に供給す
る場合には電位Ｖ（Ｘ）がドレインおよびソース間のチ
ャネルに沿って位置Ｘに誘起されるようになる。この電
位を以下に詳述する。式（１）における酸化物しきい値
電圧項は次に示す式（２）に従って電圧Ｖ（Ｘ）ととも
に増大する。

【数６】

【００３４】ゲート電荷式（２）によるしきい値電圧の
寄与は複雑となり、従ってデジタルおよびアナログ回路
の設計および装置の製造を困難とする。特に、このしき
い値電圧項によって高速短チャネルＣ−ＭＯＳ論理設計
は充分補償されるようになる。また、基板表面のドーピ
ングに対するしきい値電圧の感度は従来の短チャネルＭ
ＯＳＦＥＴ装置におけるドレイン−ソースパンチスルー
を除去するに必要な補正手段に対する妨げとなる。

【００３５】フェルミ−電界効果トランジスタの概念本発明によれば上記式１に示される複雑なしきい値電圧
項を有さない接地ソース電界効果トランジスタ装置によ
ってフェルミ電界効果トランジスタの設計を行うことが
できる。基本Ｎチャネルフェルミ電界効果トランジスタ
を図１Ａに示す。Ｐチャネルフェルミ電界効果トランジ
スタも同様に造るが反対導電型の材料を用いる。

【００３６】図１Ａに示すように、本発明フェルミ電界
効果トランジスタ１０はアクセプタ濃度Ｎ_a を有する半
導体基板１１に形成する。この半導体基板１１はシリコ
ン、砒化ガリウムその他の半導体とすることができ、か
つ、半導体基板に形成されたエピタキシヤルまたは“タ
ブ”領域とすることができる。ソース領域１２およびド
レイン領域１３は半導体基板に形成する。これらソース
およびドレイン領域１２および１３は基板領域１１とは
逆の導電型とし、高いドナー濃度（即ち、これら領域を
ドープされたＮ_d ⁺ とする）を有する。ソース電極１９
およびドレイン電極２０によってこれら領域の外部接点
を形成する。ゲート酸化物薄層１４を基板１１の表面に
形成する。ゲート酸化物１４上にゲート接点を形成す
る。図示の例ではゲート接点は以下に詳細に説明する理
由で、ポリシリコンゲート接点１８および金属ゲート電
極２３を具える。基板接点領域２１を半導体基板１１内
に形成する。この接点２１は代表的には基板１１と同一
導電型で一層多量にドープされたもの（例えば、これを
ドープされたＮ_a ⁺ とする）とする。最後に、フィール
ド酸化物領域１７によって装置を互いに分離する。

【００３７】本発明によればソースおよびドレイン領域
と同一導電型で基板とは反対導電型のチャネルを例えば
ゲート酸化物薄層１４を経て打ち込みにより形成する。
このチャネルは深さＹ_o およびドナードーピングレベル
Ｎ_d を有する。この深さおよびドーピング並びにチャネ
ルは本発明フェルミ電界効果トランジスタ装置を形成す
るのに極めて重要である。１例では基板をＰ型基板とす
るがソースおよびドレイン領域並びにチャネル領域はＮ
型とする。

【００３８】本発明によれば、チャネル１５が適宜なド
ーピングレベルを有し、かつ空乏領域１６が基板１１に
形成される深さを有する場合にはチャネル１５が図１Ａ
に示すように完全に自己空乏化されるようになる。

【００３９】さらに図１Ａを参照してＮチャネルフェル
ミ電界効果トランジスタの基本規準を説明する。Ｐチャ
ネル装置の規準は、ドナーおよびアクセプタイオン型を
交換する点以外上述した所と同様である。チャネルの常
規打ち込み深さＹ_o を図３Ａに示し、有効ドナー濃度Ｎ
_d ^* を図３Ｃに示す。

【数７】

【００４０】従って打ち込まれたチャネル１５はドーズ
量および深さを適宜与えることにより図１Ａに示すよう
に完全に自己空乏化されるようになる。この完全な自己
空乏化はチャネル１５および基板１１間の接合を横切っ
て電子および正孔が拡散される結果である。このキャリ
ア拡散処理はこのＰＮ接合領域を横切って一定のフェル
ミ電位を確立するために必要である。これらが打ち込み
深さおよびドーズ量に対する臨界条件である。深さＹ_o
を有する全打ち込みチャネル（式３Ａ）はチャネル−基
板接合における電界Ｅ_o がこの接合を横切ってキャリア
拡散を終了するに要する値に到達した際に移動電子を空
乏化する必要がある。空乏化された基板１６およびチャ
ネル領域１５を横切って発生する全電圧Ｖ_o （式３Ｂ）
はＮ_D ^*＝Ｎ_a の場合にのみ基板の表面電位φ_s をフェ
ルミ電位２φ_f の２倍に上昇させる。一般に、Ｎ_s は基
板のドーピング濃度であり、Ｎ_c はチャネルのドーピン
グ濃度である。このしきい値条件２φ_f はゲートに電荷
を誘起することなく達成される。この条件が真実である
理由は空乏化効果のため電界の垂直成分がゲートの下側
の半導体表面で零となるからである。これがため、フェ
ルミ電界効果トランジスタの全しきい値電圧は次式で表
わされる。

【００４１】

【数８】特定の条件Ｎ_D ^* ＝Ｎ_a 、即ち、α＝１を与えると、正
しい打ち込み深さ（式３Ａ）は次式で表わすことができ
る。

【数９】

【００４２】下表１はα＝１に対する基板ドーピングの
関数としてシリコンにおける打ち込み深さＹ_o の常規値
を列挙する。正しい打ち込み深さはＮチャネル装置に対
しては条件Ｎ_d ^* ＝Ｎ_asを必要とし、Ｐチャネル装置に
対してはＮ_a ^* ＝Ｎ_dsを必要とする。添字ｓは基板を示
す。

【００４３】

【表１】

【００４４】本発明フェルミ電界効果トランジスタによ
れば従来のエンハンスメントＭＯＳＦＥＴの代表的な複
雑な酸化物しきい値電圧の第１項（式１）を除去する目
的を達成する。次に、フェルミ電界効果トランジスタの
製造は比較的容易であり、長い、中間および短いＰおよ
びＮチャネル装置に適用し得る場合を示す。フェルミ電
界効果トランジスタの利点は製造歩留りが高く、高速回
路（低いギガＨｚ範囲）が可能であり、パンチスルーお
よびアバランシェ降服を制御し得、ホットエレクトロン
効果を最小とし、アナログおよびデジタル回路の双方に
対するユーザの基本規則を著しく簡素化するものであ
る。

【００４５】フェルミ−ＦＥＴ動作図1A〜1Cについて再び説明する。ゲート電圧Ｖ_g がしき
い値電圧Ｖ_t 以上に増大すると、ゲート直下の基板表面
の電界及び電位が上昇する。この表面電界及び電位の上
昇は、移動電子が空乏化された打込みチャネル領域15内
の正孔を満たすために生ずる。空乏化されたチャネル15
内の正孔はゲート電圧がしきい値以上に増大すると均等
に満たされる。半充満チャネル及び充満チャネル状態を
図1B及び1Cにそれぞれ示してある。空乏化されたチャネ
ル15内の電子が満たされた各正孔に対し、電荷保存のた
めに正電荷量（1.6 ×10^-19 クローン）がゲート電極上
に現われる。打込みチャネルの空のドナーサイトが電子
で満たされるとソース及びドレイン間に電流が流れ得
る。チャネルは空の正孔の全てが電子で充満されるとき
全体として電気的に中性である。電気的に中性状態にな
ると、伝導キャリアの体積密度はドナー濃度Ｎ_d に対応
する。ゲート電圧を増大してフルチャネル値Ｖ _g ^* を誘
起させると、空乏化チャネル領域全体が電子で満たされ
る。

【００４６】この充満チャネル状態を図1Cに示してあ
る。“充満”チャネル状態が達成されると、ゲート電極
上の正電荷密度は均一になり、α＝１に対しqN_a Y₀クー
ロン／cm² の値を有する。酸化層間に発生する電界はE
_0X ＝q( N_a Y₀)/ e_i であり、半導体表面及び“充満”
チャネル領域間の電界は (qN_a Y₀)/ e_s である。これは
この領域及び酸化層において▽・Ｄ＝０であるためであ
る。酸化層電位はＶ_OX = (qN_a Y₀T_0x )/ e_i である。
“充満”チャネル状態のゲート電圧Ｖ_g ^* は酸化層電位
Ｖ_0Xと、チャネル15とその下の基板のイオン化された領
域との間に発生する電位φ_s との和である。

【００４７】次に図1Dにつき説明すれば、ゲート電圧Ｖ
_g が“充満”チャネル値Ｖ_g ^* を越えると、過剰電荷
（移動キャリア）が打込みチャネル領域15内に得られ
る。これらの過剰電子がゲート過剰移動電圧Ｖ_g ＞Ｖ_g
^* に比例するチャネル電流の増大の原因になる。チャネ
ル内に生起された各過剰電子に対しても単位正電荷量が
ゲート電極上に現われる。

【００４８】図2A〜2Dはそれぞれ図1A〜1Dに示す
“空”，“半充満”，“充満”及び“エンハンスト”チ
ャネル状態における電荷分布、電界及び電位をＮ_d ^* ＝
Ｎ_a の場合について示すものである。これらの状態はゲ
ート電圧Ｖ_g に依存する。“充満”チャネル状態（図2
C）について説明すると、基板に対するゲート電圧Ｖ_g ^*
は V_g ^* = V_OX + V_ch + V_j （6) で与えられる。

【００４９】ここで、一般に：

【数１０】Ｎ_d ^* ＝Ｎ_a の特定の場合には、次の関係が成りたつ。

【００５０】

【数１１】

【００５１】該当する式8A〜8Hを式６に代入すると、次
の関係式が得られる。

【数１２】

【００５２】従って、空乏化された（エンプティ）チャ
ネル状態（図2A）において、ゲートの下側の第１半導体
表面における電位上昇はＮ_d ^* ＝Ｎ_a 及びソース電圧無
しの場合にはφ_s ＝ 2φ_s である。これがため空乏化さ
れたチャネルを伝導電子で充満し始めるにはゲート電極
に供給する電位をこの表面電位（φ_s ＝ 2φ_f ）以上に
する必要がある。従ってゲートしきい値電圧は一般にφ
_s （式7F) であり、Ｎ _d ^* ＝Ｎ_a の特定の場合には 2φ
_f である。これは慣例のMOSFETに対するしきい値基準と
比較して極めて簡単なしきい値電圧基準である。即ち、
公称ソース接地フェルミＦＥＴ構造によれば慣例のＭＯ
Ｓ装置のしきい値電圧に固有の酸化層電圧の項（式10)
が完全に除去される。

【数１３】（ L^* の原点については後に説明する）。

【００５３】公称フェルミＦＥＴはソース電圧Ｖ_s の効
果を含む式４により与えられるしきい値電圧を有する。
慣例のMOSFETのしきい値電圧の前記酸化層電圧の項の除
去によりフェルミＦＥＴの性能が著しく向上する。これ
はしきい値電圧がチャネル長、酸化層厚、ドレイン電圧
及び半導体表面のドーピングレベルに依存しなくなる結
果である。

【００５４】短チャネル装置におけるパンチスルーを防
止する一つの方法は単に基板ドーピンク濃度を増大させ
ればよい。フェルミＦＥＴのしきい値電圧は前記複雑な
項（式10）を含まないため、低いしきい値電圧を基板ド
ーピング濃度と無関係に維持することができる。フェル
ミＦＥＴにおいては基板ドーピング濃度はフェルミ電位
項φ_s の対数依存のためにしきい値電圧に極く僅か影響
するだけである。パンチスルー防止特性を更に高める方
法については後述する。

【００５５】等式９から、打込みチャネルを伝導電子で
満たすのに必要な正味のゲート電圧Ｖ_g ^* −Ｖ_t を得る
ことができる。しきい値電圧は 2φ_f であるから、これ
は

【数１４】になる。

【００５６】ドレイン電圧Ｖ_d が増大すると（ソースは
接地電位）、所定のゲート電圧Ｖ_gに対し臨界ドレイン
飽和状態（“ピンチオフ”）になる。導通チャネル内の
キャリア濃度がドレインにおいて最小値になる。“ピン
チオフ”に達すると、ドレイン電流が飽和する。この飽
和状態を図1Dに示してある。

【００５７】ゲート電圧Ｖ_g が“フル”チャネル値Ｖ_g
^* を越える際のチャネル内の効果について以下に述べ
る。この解析はソース及び基板電圧が接地電位にあるＮ
チャネルフェルミＦＥＴに対応する。ゲート電圧Ｖ_g ＞
Ｖ_g ^* の場合、チャネル伝導度はチャネル15内の伝導電
子の体積密度Ｎ_P ^* をドナー値Ｎ_d ^* ＝Ｎ_a 以上に増大
させることによりエンハンスされる( 図2D参照）。ゲー
ト酸化層電位Ｖ_OXはチャネルの総電荷qN_P ^* Y₀に比例す
る（ここで、Ｎ_P ^* はエンハンストチャネル内の伝導キ
ャリアの総体積濃度である）。打込みチャネルはＮ型で
あるため、フェルミレベルは予め伝導帯に近接する。伝
導帯は打込みチャネル領域内の伝導キャリアの数を増大
するために下向きに大きく湾曲する必要はない。Ｎ_a よ
り大きいキャリア濃度Ｎ_P ^* を実現するのに必要とされ
る表面電位φ_s の増大はφ_s ＝KT/qI_n ( Ｎ_P ^* / Ｎ
_a ）である。Ｎ_P ^* ＝2N_a の場合には18mVの表面電位の
増大が必要とされる。

【００５８】フェルミＦＥＴ構造のために、エンハンス
されたキャリア濃度（Ｎ_P ^* −Ｎ_a)の大部分は打込みチ
ャネルの深さＹ_o で規定された最大深さ内に閉じ込めら
れる。その理由は、Ｎ_d ^* ＝Ｎ_a の場合にはチャネル打
込み領域15の下に位置するイオン化されたＰ基板領域16
が打込みチャネルと基板との間の接合部において最大電
位φ_f を有するためである。イオン化された基板領域の
表面及び接合部と反対側の位置では真性値Ｎ_i ＝1.5 ×
10¹⁰cm^-3（シリコンの場合）に近いキャリア濃度が生ず
る。これがため、ゲートエンハンスト過剰キャリア濃度
（Ｎ_P ^* −Ｎ _a ) は基板の表面下に位置すると共に臨界
打込み深さＹ₀ 内に位置する。ゲート電圧Ｖ_g がＶ_g ^*
より低い場合には、打込みチャネルは部分的に充満され
るだけであり、充満率Ｆ≦1 である。エンハンストチャ
ネル状態の場合にはＦ＞１である。一般的状態０＜Ｆに
対し、

【数１５】 V_ch =φ_f ( 1 + F )V_j = φ_f

【００５９】式12から、チャネル充満率Ｆ＝Ｎ_P ^* / Ｎ
_a = ０のときＶ_t ＝２φ_f であることがわかる。フルチ
ャネル状態（Ｆ＝１）について式12を下記の条件： N_a = 5 ×10¹⁶cm² φ_f = 0.39 ボルト e_s = 1 ×10^-12 ファラッド/ cm q = 1.6 ×10^-19 クーロン C₁= 1.5 ×10^-7ファラッド/ cm² Y₀= 9.87×10^-6cm F = 1.0 の下で評価すると、次の結果： V_g ^* = 1.69ボルト= 4.34φ_f V_g ^* - V _t = 0.916 ボルト= 2.43φ_f V_t = 2φ_f = 0.78ボルトが得られる。

【００６０】図3Aはアクセプタ濃度Ｎ_a の種々の値につ
いて式12をＦ（０≦Ｆ≦１）の関数としてプロットした
ものである。図3Bは種々の基板アクセプタ濃度Ｎ_a につ
いてゲート電圧Ｖ_g をＦの関数として０≦Ｆ≦10の範囲
に亘りプロットしたものである。Ｆ＞１の場合、過剰キ
ャリアは打込みチャネル内に存在し、これによりチャネ
ル電流が増大する。Ｆ＞１に対しＶ_g が直線性を示す。
この直線性はフェルミＦＥＴの特に有用な利点である。

【００６１】式13A 〜13D は慣例のMOSFETと、理想的な
フェルミＦＥＴ及びチャネル打込み中に誤差が導入され
る結果得られる浅いチャネル及び深いチャネルのフェル
ミＦＥＴのしきい値電圧の比較を示すものである。

【数１６】

【００６２】フェルミＦＥＴの製造方法図４を参照して本発明フェルミＦＥＴの製造方法を以下
に説明する。図示の方法ではＰ型ポリシリコンゲートを
ＮチャネルフェルミＦＥＴに設ける。逆に、Ｎ型ポリシ
リコンゲートをＰチャネルフェルミＦＥＴに設ける。以
下に詳述するように、金属−半導体接触電位がフェルミ
ＦＥＴを含む任意のＦＥＴのしきい値電圧に著しい影響
を及ぼし得る。しきい値電圧のこの変化を避けるため
に、ポリシリコンゲートを設ける。

【００６３】先ず図4Aにつき説明する。アクセプタ濃度
Ｎ_a を有するＰ型基板領域の11の一部分が示されてい
る。この基板領域はシリコン、サファイヤ又は他の基板
上に成長させた４μの真性シリコンエピタキシャル層の
マスクしてない部分内にドーパントを打込み、拡散させ
ることにより形成することができる。厚い酸化層17及び
薄い酸化層14も示されている。全てのＰチャネル装置は
フォトレジスト材料（図示せず）で被覆すると共に、低
エネルギーＮ型イオン（例えばリン又はヒ素）を矢印26
で示す方向に薄い酸化層14を通してＰドープ基板の表面
内に打込む。この打込みにより適切な深さＹ_O を有する
Ｎ型チャネル領域15を得る。この際、打込みドーズ量も
平均ドーピング値が式3Cで定義されたＮ_d ^* = αＮ_a の
条件を満たすように制御する必要がある。Ｐチャネルの
打込みは反対導電型のイオンを打込む点を除いて同様に
実行し得る。この打込み工程はＰチャネル装置及びＮチ
ャネル装置の双方に対し重要である。適切な打込みエネ
ルギー及びドーズ量を達成するよう注意する必要があ
る。

【００６４】図4Bにおいて、薄い酸化層14を通してＰ又
はＮチャネル15を適切にマスクし打込んだ後に、全ての
ホトレジスト材料を除去し、真性ポリシリコン18をウエ
ファの全表面上に堆積する。

【００６５】ウエファにはＰ及びＮチャネル領域の両方
を設けることができる点に注意されれたい。これらの図
にはＮチャネル領域のみを示すが、Ｐチャネル領域を次
のようにして形成することができる。例えば予定のＰチ
ャネル装置を含むウエファの領域をフォトレジスト材料
でマスクすると共にＮチャネル装置を覆うポリシリコン
は露出したままとする。次にＰ型イオン（例えばホウ
素）を露出ポリシリコン層内に打込んで真性ポリシリコ
ンをＰ⁺⁺型に変換する。次にＰチャネル装置を覆うフォ
トレジストマスク材料を除去し、新しいホトレジスト材
料のマスク層を全てのＮチャネル装置上に堆積する。次
いでＮ型イオンをＰチャネル装置を覆う露出ポリシリコ
ン内に打込んでこれらポリシリコン領域をＮ⁺⁺型に変換
する。両ドーパントの打込みエネルギーは所定の厚さの
ポリシリコン層に対し十分低くしてドーパントがこの層
の全厚を貫通しないようにする必要がある。次にホトレ
ジスト材料を除去する。次に全露出ポリシリコン表面を
ホトレジスト材料で被覆する。その厚さは十分に厚くし
て後続の打込みがこの障壁層の残在領域に侵入するのを
阻止する。

【００６６】図4Cにおいて、次に自己整列ポリゲートマ
スク27を設ける。このゲートマスクは打込みＰ及びＮチ
ャネル装置の中心部に整列し、ポリシリコンゲートの境
界を定める。次に露出障壁及びポリシリコン層の全て
を、図4Cに示すようにフォトレジスト層27で覆われた、
適切にドープされたポリシリコンゲート領域を残してエ
ッチ除去する。

【００６７】図4Dにおいて、次にホトレジスト材料をＰ
チャネル装置上に被覆してこれをマスクすると共に、ド
レイン及びソース接点領域12及び13並びにオプションの
電界低減領域28及び29をＮチャネル装置内に打込む。電
界低減領域28及び29の機能については後に説明する。次
にこのフォトレジスト材料をＰチャネル装置から除去
し、新しいフォトレジスト材料をＮチャネル装置上に被
覆する。次にＰチャネル装置のＰ型ソース及びドレイン
領域を打込む。次にＮチャネル装置をマスクするフォト
レジストを除去し、Ｐチャネル装置のソース及びドレイ
ン領域を形成する。次に酸化工程により先に形成したポ
リシリコンゲートの側壁上に酸化物を形成すると共に打
込み領域をアニールすることができる。この酸化処理は
ソース及びドレイン領域上の酸化層を厚くする。残りの
工程は慣例のＦＥＴ装置の既知の製造工程であるため説
明を省略する。これらの工程はソース、ドレイン、ゲー
ト及び基板接点領域上の酸化層の除去、表面不活性化層
の被覆及びこれら露出接点領域への接点金属の被覆であ
る。

【００６８】次に、ポリゲートドーピングを用いる本発
明フェルミＦＥＴの他の製造方法について説明する。こ
の方法では、Ｐ及びＮチャネルを適切にマスクし薄い酸
化層を経て打込んだ後に、全てのフォトレジスト材料を
除去し、Ｐ⁺ ドープポリシリコン層を図4Bに示すように
ウエファの全表面上に堆積する。Ｐ⁺ ポリシリコンのド
ーパント濃度は十分に高くしてその表面にオーミィック
金属接点を形成し得るようにする。Ｐチャネル領域はＮ
チャネル領域と同様に次のようにして形成することがで
きる。予定のＮチャネル装置を含むウエファの領域をフ
ォトレジスト材料でマスクし、Ｐチャネル装置を覆うポ
リシリコンを露出したままにする。次にシリコン又はヒ
素のようなＮ型イオンを露出ポリシリコン層内に打込ん
でＰ⁺ ドープシリコンをＮ⁺ 型に変換する。Ｎ⁺ ポリシ
リコンのドーパント濃度は十分に高くしてその表面にオ
ーミィック金属接点を形成し得るようにする。

【００６９】次にＮチャネル装置を覆うフォトレジスマ
スク材料を除去する。ドーパントの打込みエネルギーは
所定の厚さのポリシリコン層に対し十分低くして打込み
ドーパントがこの層を貫通しないようにする。次にアニ
ール処理してこの打込み濃度を一様にする。次にフォト
レジスト材料を除去する。次に露出ポリシリコンの全表
面をフォトレジスト材料で被覆する。その厚さは十分に
厚くして後続の打込みがこの障壁層の残存領域に侵入し
ないようにする。次に自己整列ポリゲートマスクを設け
る。残りの工程は前の方法と同一である。

【００７０】フェルミＦＥＴチャネルのドーピング濃度チャネル打込み濃度Ｎ_d = αＮ_s の効果はフェルミＦＥ
Ｔ装置のドレイン電流特性に著しい効果を及ぼす点にあ
る。α＝１の特定の場合に対するピンチオフ電圧につい
ては既に説明した。この場合には打込み濃度を基板濃度
に等しい濃度に限定する（式3C）と共に打込み深さを
この条件に固有の臨界値に限定する。以下に、１＞α＞
１の範囲内のαに対するピンチオフ電圧の一般式を与え
る（図６）。Ｎ_a ＝１e¹⁷ 及びα＝0.2, 1.0及び5.0 の
場合のＮチャネル装置の特性のコンピュータ計算プロッ
トも図5A〜5Cに示す。これらの図から、低いピンチオフ
電圧を有するフェルミＦＥＴ装置はα＞１のとき得られ
ることがわかる。好適値はα＝２である。このα値はサ
ブミクロンチャネル長装置に対し高い相互コンゴクタン
スと低い飽和ドレインコンダクタンスを導く。

【００７１】ピンチオフ電圧の一般式は次の通りであ
る。

【数１７】

【００７２】図5Aはチャネル長＝１μm 、μ₀ ＝750 、
N_a ＝１×10¹⁷、 T_OX＝200 Å及びα＝0.2 の場合につ
いてドレイン電流及びドレイン電圧の関数としてプロッ
トしたゲート電圧を示す。ゲート電圧は０Ｖから出発し
て0.5 ボルトのステップで示してある。図5Bはα＝ 1.0
を除き同一の条件の下で同一にプロットした特性を示
す。図5Cはα＝ 5.0の場合の同一の特性を示す。

【００７３】図６のコンピュータ計算プロットはチャネ
ル打込み濃度比αがフェルミＦＥＴ装置の電流上昇（低
ドレイン電圧）特性に及ぼす影響を示す。図6AはＶ_d ＝
１Ｖ、Ｌ＝0.5 μ、Ｚ＝３μm 、Ｎ_a ＝５×10¹⁶、μ₀₀
＝ 1200 、Ｅ_i ＝2.5 ×10⁵Ｖ／cmの場合についてドレ
イン電流をチャネル打込み濃度比αの関数として１ボル
ト／ステップのゲート電圧で示すものである。図6BはＶ
_d ＝0.5V、Ｌ＝0.5 μm 、Ｚ＝３μm 、Ｎ_A ＝５×1
0¹⁶、μ₀₀＝ 1200 、Ｅ_i ＝2.5 ×10⁵ Ｖ／cmの場合に
ついてドレイン電流をチャネル打込み濃度比αの関数と
して１ボルト／ステップのゲート電圧で示すものであ
る。変化の殆んどはα＝Ｎ_d ／Ｎ_s ＜２において生じ
る。即ちドレイン抵抗値がαの増大に伴い減少する。Ｎ
_d は打込みチャネル不純物濃度であり、Ｎ_s は基板不純
物濃度（イオン／cm³ ）である。従って、フェルミＦＥ
Ｔ装置の設計においては約2.0 のチャネル打込み濃度比
を用いるようにすべきである。

【００７４】図７は図1Aの打込みチャネル15と基板11と
の間の接合部を示す。打込みチャネルと基板との間の接
合部におけるピーク電界Ｅ₀ 及び電位φ₀ も示す。基板
内の空乏領域の深さをＹ_P とし、空乏化された打込みチ
ャネルの深さをＹ_n とする。

【００７５】

【数１８】

【００７６】

【数１９】

【００７７】基板内の空乏領域の深さＹ_P は、総打込み
電荷が変化しないため、アニール前後で同一のままであ
る。即ち、

【数２０】

【００７８】表２及び３は種々の値のα及びＮ_a に対す
る打込みチャネル深さＹ₀(cm) の値を示す。

【００７９】表２ α＝ N_d /N_s Y₀qN _a ＝１×10¹⁶ Y₀qN _a ＝１×10¹⁷ 1.0000000 2.0878457×10^-5 7.1460513 ×10^-6 1.2500000 1.7677658×10^-5 6.0474366 ×10^-6 1.5000000 1.5360821×10^-5 5.2522975 ×10^-6 1.7500000 1.3597864×10^-5 4.6475990 ×10^-6 2.0000000 1.2207786×10^-5 4.1710276 ×10^-6 2.2500000 1.1081721×10^-5 3.7851283 ×10^-6 2.5000000 1.0149919×10^-5 3.4659164 ×10^-6 2.7500000 9.3654684×10^-6 3.1972686 ×10^-6 3.0000000 8.6955825×10^-6 2.9679200 ×10^-6 3.2500000 8.1166127×10^-6 2.7697490 ×10^-6 3.5000000 7.6110519×10^-6 2.5967449 ×10^-6 3.7500000 7.1656491×10^-6 2.4443597 ×10^-6 4.0000000 6.7701829×10^-6 2.3090859 ×10^-6 4.2500000 6.4166374×10^-6 2.1881738 ×10^-6 4.5000000 6.0986353×10^-6 2.0794361 ×10^-6 4.7500000 5.8110371×10^-6 1.9811105 ×10^-6 5.0000000 5.5496537×10^-6 1.8917608 ×10^-6 5.2500000 5.3110354×10^-6 1.8102046 ×10^-6 5.5000000 5.0923150×10^-6 1.7354593 ×10^-6 5.7500000 4.8910894×10^-6 1.6667014 ×10^-6

【００８０】表３ α = N_d /N_a Y₀q N _a＝３×10¹⁶ Y₀qN _a＝６×10¹⁶ 0.50000000 2.0226885×10^-5 1.4648398 ×10^-6 0.75000000 1.5399139×10^-5 1.1148451 ×10^-6 1.0000000 1.2537030×10^-5 9.0743104 ×10^-6 1.2500000 1.0612724×10^-5 7.6801600 ×10^-6 1.5000000 9.2194980×10^-5 6.6709817 ×10^-6 1.7500000 8.1596633×10^-5 5.9034214 ×10^-6 2.0000000 7.3241990×10^-5 5.2984395 ×10^-6 2.2500000 6.6475555×10^-5 4.8085218 ×10^-6 2.5000000 6.0877463×10^-5 4.4032386 ×10^-6 2.7500000 5.6165406×10^-5 4.0621323 ×10^-6 3.0000000 5.2142104×10^-5 3.7709088 ×10^-6 3.2500000 4.8665300×10^-5 3.5192616 ×10^-6 3.5000000 4.5629693×10^-5 3.2995624 ×10^-6 3.7500000 4.2955597×10^-5 3.1060392 ×10^-6 4.0000000 4.0581550×10^-5 2.9342402 ×10^-6 4.2500000 3.8459362×10^-5 2.7806752 ×10^-6 4.5000000 3.6550694×10^-5 2.6425677 ×10^-6 4.7500000 3.4824655×10^-5 2.5176806 ×10^-6 5.0000000 3.3256069×10^-5 2.4041908 ×10^-6 5.2500000 3.1824202×10^-5 2.3005973 ×10^-6

【００８１】パンチスルー及びアバランシ降服電圧の制
御短チャネルＦＥＴの成功を妨げるげる２つの電圧降服現
象がある。ドレインを取り囲む空乏領域境界が接地ソー
スを取り囲む空乏領域境界に接触するときパンチスルー
が生ずる。この状態はソース−基板接合に注入を生ぜし
める。ドレイン電圧がドレインと基板との間の接合部に
おいて電子−正孔対を発生させる値に到達すると衝突イ
オン化が生ずる。電子−正孔対の発生はアバランシ降服
を生ぜしめドレイン電流の急増を発生する。アバランシ
降服がドレイン電流を増大すると基板電流が流れる。本
発明においては、基板ドーパントレベルとサブ拡散−ド
レイン打込みドーピング濃度比Ｋ_d とを同時に用いて両
電圧降服を抑制する。

【００８２】図８はパンチスルー及びアバランシ降服を
抑制するサブ拡散領域を有するＦＥＴ構造を示す。Ｐド
ープ基板11はアクセプタ濃度Ｎ_a を有する。ソース及び
ドレイン領域12及び13は高ドープＮ型領域である。Ｎド
ープチャネル15はドーピング濃度Ｎ_d を有する。好適実
施例ではチャネル15はフェルミＦＥＴの式3Aの要件を満
足するものとするが、慣例のＦＥＴを用いることもでき
る。ドナードーピング濃度Ｎ_d ＝Ｋ_d Ｎ_a を有するソー
ス及びドレインサブ拡散領域28及び29をソース12及びド
レイン13とそれぞれ関連させる。当業者であれば、パン
チスルー及びアバランシ降服はソースよりもドレインに
おいて起り易いため、ドレインサブ拡散領域29のみを用
いてもよいこと明らかである。

【００８３】サブ拡散打込みドーピング濃度比Ｋ_d の値
について説明する。パンチスルー降服電圧を増大させる
には基板ドーピング濃度Ｎ_a を増大させる必要があ
る。他方、衝突イオン化による降服電圧は基板ドーピン
グ濃度に逆比例する。この矛盾に対する解決策は、サブ
拡散領域の基板近くにおけるドーパント濃度Ｋ_d を基板
−サブ拡散領域接合を横切るピーク電界が所定のドレイ
ン電圧に対し最小になるように制御するものである（図
８）。最終的には、所定のドレイン電圧に対し約３×10
⁵ ボルト／cmのイオン化電界にする。この目的はできる
だけ高いドレイン電圧でフェルミＦＥＴ装置をこの電界
値以下で動作させることにある。下記の式33はアバラン
シ降服電圧をイオン化電界Ｅ_i 、基板ドーピング濃度及
び拡散ドーピング濃度比Ｋ_d の関数として示すものであ
る。

【００８４】

【数２１】

【００８５】式(34)はパンチスルーによる降服電圧Ｖ_P
を示す。これら降服電圧の基板ドーピング濃度に対する
依存性は逆に作用する。一方の降服電圧が増大すると他
方の降服電圧が減少する。式33及び34が所定のサブ拡散
濃度比Ｋ_d に対し等しいとき最大基板ドーピング濃度が
生ずる。ドレインサブ拡散濃度比Ｋ_d がフェルミＦＥＴ
の打込みチャネル領域の下側のドーパント濃度に対しド
レイン降服電圧に著しい効果を及ぼす。この効果を図9A
に示す。濃度比Ｋ_d の種々の値について降服電圧を示し
てある。シリコンに対する公称値Ｅ_i は基板ドーピング
濃度Ｎ_a の計算範囲では室温で2.5 ×10⁵ Ｖ／cmであ
る。チャネル長Ｌは0.5 μm である。サブ拡散打込み深
さＷ_nOの最小値（図８）を、Ｖ_d ＝10Ｖ及び６Ｖのドレ
イン電圧で完全に空乏化するものと仮定して計算すると
共にＮ_a 及びＫ_d の関数として図9D及び9Eに示す。

【００８６】図9Aにはパンチスルー降服電圧（上昇曲
線）及びアバランシェ降服電圧（下降曲線）がＫ_d 及び
Ｎ_a の関数として示されている。これら曲線の交点が両
降服電圧を同時に最大にする最大基板ドーピングレベル
Ｎ_a を決定する。濃度比Ｋ_d は0.2 ＜Ｋ_d ＜１の範囲内
である。Ｋ_d ＝0.2 のとき高い降服電圧が生ずる。チャ
ネルは0.5 μm 長である。このチャネル長に対し20ボル
トの降服電圧を得ることができること明らかである。イ
オン化電界はＥ_i ＝2.5 ×10⁵ である。

【００８７】図9Bもパンチスルー降服電圧（上昇曲線）
及びアバランシェ降服電圧（下降曲線）を示す。これら
曲線の交点が両降服電圧を最大にする最大基板ドーピン
グレベルＮ_a を決定する。 K_d は0.2 ＜ K_d ＜１の範囲
内である。Ｋ_d ＝0.2 のとき最高降服電圧が生ずる。チ
ャネルは0.3 μ長である。このチャネル長に対し20ボル
トの降服電圧を得ることができること明らかである。

【００８８】図9Cはチャネル長Ｌ＝１μm の場合のパン
チスルー降服電圧（上昇曲線）及びアバランシ降服電圧
（下降曲線）を示す。図9D及び9Eは10ボルト及び６ボル
トのドレイン電圧で完全に空乏化される場合のサブ拡散
領域の最小深さＷ_nOを示す。最高ランニングパラメータ
はＫ_d ＝0.2 である。最低ランニングパラメータはＫ _d
＝１である。

【００８９】サブ拡散濃度比Ｋ_d はチャネル長Ｌの数値
の約２倍にする必要がある。例えばＬ＝0.5 μm の場合
にはＫ_d = １にする。この場合には、Ｅ_i ＝2.5 ×10⁵
Ｖ／cmに対し降服電圧は約10Ｖである。公称基板ドーパ
ント濃度Ｎ_a はＬ＝0.5 μmのチャネル長に対し4.6 ×1
0¹⁶であり、Ｌ＝0.3 μm のチャネル長に対しＮ_a ＝８
×10¹⁶であり、且つＬ＝１μm のチャネル長に対しＮ_a
＝２×10¹⁶である。フェルミＦＥＴのチャネル打込み比
αは基板濃度Ｎ_S 及び所望のチャネル深さＹ₀ に基づ
く。αの公称値は約2.0 である。高ドープドレイン及び
ソース接点拡散領域（図８）はチャネルと同一の深さに
すると共に 200Ω／□以下の抵抗値を有するものとする
必要がある。この深さの若干の許容度がチャネル打込み
比αの選択により与えられる。例えばソース及びドレイ
ン接点拡散領域をチャネル深さＹ₀ の２倍までとするこ
とができる。

【００９０】基板電圧に伴うしきい値電圧が変化するフ
ェルミＦＥＴ本体効果はチャネル打込み濃度比αにより
著しく影響される。このαによる影響はフェルミＦＥＴ
に特有のもので、これを N_s ＝Ｎ_a ＝５×10¹⁶／cm³ の
場合について図9Fに示す。図9Fはランニングパラメータ
としてＮ_a ＝５×10¹⁶及びチャネル打込み濃度比α＝a
^* n,ａ＝0.5 を与えた場合のしきい値電圧を基板電圧の
関数として示す。しきい値はα＝0.7, T_0X＝ 120Åの場
合にかなり平坦になる。

【００９１】オーム接触接合電位補償オーミィック金属半導体接点の接合電位がしきい値電圧
及びＦＥＴ設計に与える影響について説明する。図10A
〜10D は基板−金属接合、拡散−金属接合及びポリシリ
コンゲート−金属接合に生ずる種々の接触電位を示す。
図10A −10B はＮチャネル装置を示し、図10C −10D は
Ｐチャネル装置を示す。

【００９２】前述の解析ではドレイン、ソース及びゲー
ト電圧は基板電位を基準にしている。金属接触電位差の
影響は含めてない。以下の解析から明らかとなるよう
に、慣例のＦＥＴ装置及びフェルミＦＥＴ装置の双方に
対し金属−ポリゲート接触電位を用いて金属−基板フラ
ットバンド電圧を補償することができる。Ｐチャネル及
びＮチャネル装置の双方に対しドーピング極性及び濃度
を適切に選択して基板接触電位を補償し、しきい値電圧
のこの不所望な項を除去することができる。

【００９３】Ｎチャネル技術（図10A 及び10B)につき説
明すると、基板11に対する接点は基板11の表面に設けた
高ドープＰ⁺⁺領域21上に金属22を堆積することにより形
成される。このＰ⁺⁺領域−金属接合間に電位が発生す
る。金属−Ｐ及びＮ型拡散領域接合に対するこの電位Ｖ
_gxは下式で与えられる。

【数２２】

【００９４】Ｎ_a はＰ⁺⁺領域のアクセプタ濃度、Ｎ_d は
ドナー濃度及びＮは接触金属内の伝導電子の実効密度で
ある。金属−半導体接合のオーミィック接触特性を達成
するためには金属接点により生ずるＰ⁺⁺領域内の空乏領
域の深さを浅くして電子のトンネリングが生ずるように
設計する必要がある。Ｐ⁺⁺領域内の空乏領域の深さは次
の近似式で与えられる。

【数２３】

【００９５】この空乏深さはトンネリング現象を維持す
るためには約1.5 ×10^-6cm以下にする必要がある。Ｎ_d
＝10²¹cm^-3及びＮ_a ＝10¹⁹cm^-3であるものとすると、Ｖ
_jx＝1.17ボルト、Ｘ_d ＝1.17×10^-6cm及び接合部の電界
qN_a X _d /e_s ＝1.87×10⁶ Ｖ／cmになる。アルミニウム
基板接点を接地すると重要な結果が実現される。この接
地により基板電位が真の接地電位より低くなり、 V_jg−
V_jsになる。

【００９６】従って、真のMOSFETしきい値電圧を評価す
るにはゲート電圧に対する基板電位を考慮する必要があ
る。図10A において、Ｎポリシリコンゲート−金属接触
電位KT/qｌ_n (N/N_d ) は無視でき（150mV)、Ｖ_jsに比較
して小さいものとする。従って、ゲートを接地すると基
板電圧に対しＶ_sj＝1.02ボルトの正味の正ゲート電圧が
生ずる。これがため、総合MOSFETしきい値電圧は接触電
位の差Ｖ_js−Ｖ_jgだけ減少することになる。Ｎポリゲー
トが設けられたソース接地のＮチャネルフェルミＦＥＴ
ではしきい値電圧Ｖ_t はＶ_t ＝２φ_f −Ｖ_jsになり、し
きい値電圧が正味の負値になる。

【００９７】図10B ではポリゲート18はＰ⁺⁺にドープさ
れる。このポリゲート領域のドーピング濃度を基板ドー
ピング濃度に等しくし、且つ両接点22及び23にアルミニ
ウムを用いるとポリシリコン−アルミニウム接触電位Ｖ
_jgは金属−基板接合電圧Ｖ_jsに一致する。この場合には
ゲート電極23を接地すると、接点により生ずる正味のし
きい値電圧分はＶ_jg−Ｖ_js＝０になる。従って、Ｐポリ
シリコンゲートを設けたＮチャネルMOSFETにおいては接
点により追加のしきい値電位が生ずることはない。ソー
ス接地フェルミＦＥＴはＶ_t ＝２φ_f のしきい値電圧を
有するだけである。これがため、ＮチャネルフェルミＦ
ＥＴ構造は接触電位がしきい値電圧に及ぼす影響を除去
するためにＰポリシリコンゲートを必要とする。

【００９８】Ｎチャネル装置のソース及びドレイン開放
拡散電位Ｖ_j はＶ_j ＝Ｖ₀ −Ｖ_jsである。ここで、Ｖ₀
はソース又はドレイン拡散領域−基板接合電位である。
接点19から接点22までの基板内の電位分布の積分は、両
接点に同一の金属を用いる場合には零である。拡散領域
−アルミニウム接点及び拡散領域−基板接点を接地する
と拡散領域−基板接合が僅かに逆バイアスされる。

【００９９】図10C 及び10D にはＰチャネル装置が示さ
れている。基板接点はＮ型基板11の表面に打込まれたＮ
⁺⁺領域21上にアルミニウム22を堆積して形成される。こ
のオーム接触の接合電位Ｖ_j は式38B により与えられ、
これは両材料ともＮ型であるためである。従って、アル
ミニウム接点22を接地すると、ゲートの下側の基板表面
は接地電位より僅かに低くなる。

【０１００】図10C ではアルミニウム接点23はＰポリシ
リコンゲートに接触する。この接点には図10B のＰ基板
−アルミニウム接点に生ずる接合電位Ｖ_jgが発生する。
従って、Ｐチャネルゲートを接地するとゲート電位が基
板の表面電位より低い−Ｖ_jgになる。これはＰチャネル
装置のしきい値電圧をこの接合電位だけ低くする。この
しきい値電圧のオフセットは図10D に示す構造により除
去される。この構造ではＰチャネル装置に対しＮポリゲ
ートを用いる。アルミニウム−Ｎポリシリコン接合間の
接合電位Ｖ_Jgはアルミニウム−基板接合電位 V_jsに等し
くすることができる。Ｎポリゲート上のアルミニウム接
点を接地するとゲート−基板電位が除去され、従って金
属接点による不所望なしきい値電圧の項が除去される。

【０１０１】要するに、大きな接触電位がアルミニウム
とＰ⁺⁺半導体材料との間に存在する。この接触電位がし
きい値電圧の一部として導入されないようにするには次
のＦＥＴ条件を満足させる必要がある。即ちＮチャネル
ＦＥＴはＰポリシリコンゲートを必要とし、Ｐチャネル
ＦＥＴはＮポリシリコンゲートを必要とする。

【０１０２】上述したように打込みドーピングのマッチ
ングをとることによりしきい値電圧並びに熱的に導入さ
れる変化を除去することができる。当業者であれば、従
来では金属−半導体接触電位（フラットバンド電圧）が
しきい値電圧に密接に関係することは無視されていたか
全く理解されていなかったこと明らかである。式（４
０）および（４６）はＮおよびＰチャネル電界効果トラ
ンジスタ装置に対するしきい値電圧のすべての重要なソ
ースを示す。

【０１０３】

【数２４】

【０１０４】従来の接地ソース型電界効果トランジスタ
に対しては４つの個別のしきい値電圧項が存在する。こ
れらは左から右に向かって、表面電位φ_s 、酸化物電位
Ｖ_ox、基板−金属オーミック接点におけるフラットバン
ド電圧Ｖ_csおよびポリシリコンゲートオーミック接点に
おけるフラットバンド電圧Ｖ_cgである。ＮおよびＰチャ
ネル装置に対し式４０および式４６を比較する所から明
らかなように、両フラットバンド電圧項の極性は不変で
ある。しかし、その大きさは相違する。

【０１０５】本発明フェルミ電界効果トランジスタ装置
の設計によって酸化物電位Ｖ_ox、即ち、式４０および４
６の第２項を完全に除去する。しかし、フェルミ電界効
果トランジスタのチャネルを常規値よりも大きなドーズ
量で打ち込む場合には、酸化物電位項の分数が再び表わ
れるがその極性はフェルミ電界効果トランジスタのしき
い値電圧を変更することに関して以下に説明するよう
に、式４０および４６に示される極性とは逆となる。

【０１０６】式４０および４６から明らかなように、基
板および多重ゲートフラットバンド電圧の双方が互いに
打ち消される場合にはフェルミ電界効果トランジスタに
対するしきい値電圧は表面電位φ_s まで減少する。式４
３ないし４５はＮチャネル装置、即ち、金属ゲートおよ
びＮ⁺ またはＰ⁺ ポリシリコンゲートに対するポリゲー
トフラットバンド電圧Ｖcgを示す。式４８ないし５１は
Ｐチャネル装置に対するポリゲートフラットバンド電圧
を示す。Ｎチャネル装置にＰポリゲートを設け、Ｐチャ
ネル装置にＮポリゲートを設ける場合には、正味のフラ
ットバンド電圧、Ｖ_fb＝Ｖ_cs−Ｖ_cgは零に近似する。ポ
リゲートの表面のドーパント濃度はオーミック金属接点
を得るために充分な程度高くする必要がある。ポリシリ
コンの固有のキャリア濃度Ｎ₁ ^* は結晶シリコンのキャ
リア濃度よりもほぼ１桁大きい。このポリシリコンの固
有のキャリア濃度Ｎ₁ ^* は、３００ケルビン温度でほぼ
１. ８×１０¹¹ｃｍ^-3である。この値は金属ポリゲート
接合でフラットバンド電圧を計算する場合に用いる。

【０１０７】最後に、上記解析から明らかなように、従
来のＮチャネルおよびＰチャネル電界効果トランジスタ
装置は金属ゲートを用いることができない。その代わり
にこれら電界効果トランジスタ装置では対称製造を行い
かつしきい値電圧を等しくするために、逆ドープされた
ポリゲートを設ける。しかし、フェルミ電界効果トラン
ジスタ装置の設計のみによってしきい値を表わす式から
酸化物電圧を除去し、これによって前述した性能の利点
の全部を得ることができる。上記解析は以下に示すよう
に特定の零に適用することができる。

【０１０８】ケース１：金属ゲートＰおよびＮチャネル
ＭＯＳ装置。金属ゲートＮおよびＰチャネルＭＯＳ装置
のしきい値電圧は次式で表わすことができる。

【数２５】

【０１０９】Ｎチャネル−基板接点のフラットバンド電
圧Ｖ_csはほぼ１. ０Ｖであり、基板アクセプタ濃度Ｎ_a
に依存する。Ｐチャネル装置に対しては表面電位をφ_s
＝２φ _f 、従ってほぼ０. ７Ｖとすると、ドナー濃度Ｎ
d に依存してほぼ０. ２Ｖとなる。Ｎチャネル装置に対
するしきい値電圧は次式で示すようになる。

【数２６】Ｐチャネル装置に対するしきい値電圧は次式で示すよう
になる。

【数２７】

【０１１０】酸化物電位項の全部はしきい値電圧を制御
するために残存させる。Ｎチャネルの場合には酸化物電
位は反転層でほぼ１. ０Ｖとする必要がある。この電圧
を得るためには２つのオプション、即ち、厚い酸化物を
用いる、および／またはチャネル表面に追加のアクセプ
タイオンを打ち込むことができる。Ｎチャネルしきい値
電圧に対するこの解決策によって短いチャネルおよびホ
ット電子効果に極めて敏感な装置を得ることができる。
Ｐチャネル装置は他の問題を有している。即ち、酸化物
電位が零の場合でもしきい値電圧が高すぎる。従来のＰ
チャネル装置の実際の解決はＮ−ポリ−ゲートを用いて
フラットバンド電圧効果を除去することである。この結
果を次式に示す。

【数２８】

【０１１１】ケース２：ＰおよびＮチャネル装置に対し
Ｎ−ポリ−ゲートを用いる。ケース１の場合のよう
に、Ｐチャネル装置に対し正味のフラットバンド電圧を
零とする。従ってそのしきい値電圧の式は次に示すよう
になる。

【数２９】酸化物電位項の影響を減少するために、チャネル領域に
おける基板の表面をドナーイオンで補償して酸化物電位
項の影響を低減し得るようにする。

【０１１２】Ｎチャネル装置は他の問題を有している。
正味のフラットバンド電圧（−Ｖ_cs＋Ｖ_cg）はほぼ０.
８Ｖである。この場合のしきい値電圧は次式で表わすこ
とができる。

【数３０】酸化物電位項はチャネル領域のドナー濃度Ｎ_a を増大さ
せることによってケース１の場合のように調整すること
ができる。ケース１の場合のように、これは弱い解決策
である。その理由は酸化物電位項が大きいため、その理
由はがいまだ短いチャネルおよびホットエレクトロン効
果に敏感であるからである。

【０１１３】ケース３：Ｐ−ポリゲートを有するＮチャ
ネル装置およびＮ−ポリゲートを有するＰチャネル装
置。これらの組み合わせによってフラットバンド電圧を
除去し、ＰおよびＮチャネル装置に対するしきい値電圧
を平衡させるようにする。

【数３１】Ｎチャネル装置に対し基板ドーピングＮ_a を増大し、か
つＰチャネルに対し基板ドーピングＮ_d を増大すること
は短いチャネル装置に対するパンチスルー電圧を制御す
る１つの方法である。しかし、この技術によれば、これ
を従来の電界効果トランジスタ装置に対し用いる場合、
酸化物電位を増大し従って上記影響を最小にするために
用いるチャネル表面の補償を必要とする。

【０１１４】ケース４：逆にドープしたポリシリコンゲ
ートを有するフェルミ電界効果トランジスタ。Ｎおよび
Ｐチャネル装置に対するしきい値電圧は次式で表わすこ
とができる。Ｖ_tn＝＋φ_s ＝２φ_f Ｖ_tp＝−φ_s ＝−２φ_f かように式が簡潔となる理由は酸化物電位を設計により
零とし、かつ全てのフラットバンド電圧を消去し得るか
らである。これらの理想的な状況ももとでは、Ｐおよび
Ｎチャネルフェルミ電界効果トランジスタの双方はしき
い値電圧に影響を与える事なく、パンチスルーおよびア
バランシェ降服に対し最適となるとともに相互コンダク
タンスに対し最大とすることができる。さらに重要なこ
とはホット電子トラッピングを含む短いチャネル効果に
対する不感性である。最後に、０.３μの短いチャネル
長さで製造されたフェルミ電界効果トランジスタ装置は
５Ｖの標準電力供給電圧をスケールダウンする必要はな
い。

【０１１５】フェルミFET のしきい値電圧変更回路設計によってはデプレッションモードのフェルミFE
T 装置を製造するのが所望される。デプレッションモー
ドの装置は、式3Aにより規定される臨界的なイオン打込
み深さを達成するのに必要とするのと同じ打込みエネル
ギーを維持しながらチャネルのイオン打込みドーズ量を
ファクタG₁だけ増やす以外はエンハンスメントモードの
フェルミFET 装置と同様に製造される。ドーズ量をファ
クタG₁だけ増やす場合のＸ＝０における表面電位を計算
するのにポアソン式を用い、且つ公称打込み深さY₀を決
めることにより、デプレッションモード、即ち低しきい
値装置に対するしきい値電圧Ｖ_tdを次式のように過剰打
込みファクタG₁により規定することができると言える。

【数３２】

【０１１６】上式52を図11A にプロットしてあり、これ
はシリコン基板を５e¹⁶ アクセプタイオン／cm³ でドー
プし、酸化物層の厚さを120 Åとする場合の様々な値の
チャネル打込み／ファクタαに対する式52をＧ_i の関数
としてプロットしたものである。負値を呈する全てのし
きい値電圧値は打込みチャネルの非空乏化部分の導通に
応答し得る等価的な仮想ゲート電圧に相当する。Ｎチャ
ネル装置の場合にはチャネルを遮断するのに負電圧が必
要である。例えば、基板の不純物濃度を５e¹⁶/cm³ 、Ｇ
_i ＝４及びα＝２とすれば、エンハンスメント装置にし
きい値電圧よりも1.3 Ｖ高い実効ゲート電圧が供給され
るかのようにチャネルは導通する。Ｎチャネルの導通を
止めるには−1.3 ボルトのゲート電圧が必要である。従
って、図11A はフェルミFET 装置がデプレッションモー
ドの特性を有するか、又はその正のしきい値電圧がフェ
ルミ値φ_s 以下に低くなるように変更するのに必要とさ
れる追加の打込みドースファクタＧ_i を規定している。

【０１１７】図11B 及び図11C にはＮチャネルフェルミ
FET 装置に対する正のしきい値電圧、即ちフェルミ値φ
_s 以下のしきい値を達成し得ることを示してある。これ
は約2.0 より小さい値に限定した過剰打込みドーズファ
クタＧ_i を用いて達成する。図11B はＶ_t とＧ_i のスケ
ールを代えた以外は図11A と同じパラメータを用いてい
る。図11C はＮ_a ＝２e¹⁶ とした以外は図11A 及び図11
B と同じパラメータを用いている。同じ過剰ドーズ処理
を用いてＰチャネルフェルミFET 装置のしきい値電圧を
下げることができる。Ｐチャネル装置には反対の電圧特
性を用いるようにする。

【０１１８】FET の実効チャネル長以前の解析には実効チャネル長Ｌ^* を用いた。この実効
チャネル長の語源を、空乏領域が既にドレイン及びソー
ス拡散領域を包囲している場合にゲート電圧を印加する
ことによりチャネルを形成するのと関連付けて説明す
る。

【０１１９】図12A には、チャネルがなく、接地電位の
ソース12及びドレイン13と、しきい値電圧以下の電圧を
かけるゲート23とを有している空乏構造のMOSFETを示し
てある。図12A にはソース及びドレイン拡散領域12及び
13のPN接合により、これらの領域をそれぞれ囲む空乏領
域31及び32を基板11内に示してある。拡散領域と基板と
の間の確率的接合個所の拡散部に接合電圧V₀が現れる。
この電圧により接合間のフェルミ電位が一定となる。急
激な接合部に対する接合電圧V₀を下記に示す。

【数３３】

【０１２０】ドレイン又はソース拡散領域からＰ形の基
板内に延在する空乏領域（31又は32) の幅Ｗ_d は次のよ
うに表わされる。即ち、

【数３４】ドレイン及びソース拡散領域のドナー濃度Ｎ_d がアクセ
プタ濃度Ｎ_a よりも遥かに大きい場合には、式53を単純
化することができ、この単純化を式(54)に用いると次の
ようになる。即ち、

【数３５】

【０１２１】チャネル形成時におけるこれらの空乏領域
の効果につき説明する。ゲート電圧をかけたら、均一の
等電位状態が生じ、チャネルの下側の等電位線が拡散領
域を既に囲んでいる等電位線と混じり合うようにする必
要がある。この結果を図12Bに示してある。等電位基準
を満足させるためには、ゲート電圧をかけたことにより
ゲート酸化物層の下側のイオン化Ｐ領域が拡散領域にま
で延在しないようにする。これはチャネル15がそうする
のではない。

【０１２２】チャネル及びその関連する空乏領域がドレ
イン及びソース空乏領域内に浸入する距離Ｘ_c は次のよ
うに計算することができる。接合部を急激なものとする
場合におけるソース又はドレイン空乏領域の確率的接合
からの距離に対する電圧の関係を図13に示してある。

【０１２３】ポアソン式から、接合接点電位V₀及び拡散
空乏領域の端部から測定した位置Ｘにおける電位V(X)は
次式のように表わされる。

【数３６】ここに、 V₀＝ＫＴ／ｑＬ_n （Ｎ_a Ｎ_d ／Ｎ_i ²) (58A) Ｘ＝Ｗ_d −Ｓ (58B) Ｓ＝チャネルと拡散領域の間隔 (58C) Ｗ_d 及びV₀によってV(X)に対する式56及び57を解くと次
のようになる。

【数３７】式58B によって与えられる式を用いると、式59は次のよ
うになる。

【数３８】

【０１２４】Ｓを解くに当り、チャネル離間距離ｓは位
置Ｘにおける空乏領域の電位V(X)により次のように表わ
すことができる。

【数３９】

【０１２５】ドレイン及びソース拡散領域を囲む空乏領
域内に等電位線を確立させる（図12B)ためには、電圧V
(X)をチャネル領域の端部における電位φ_s (X) に等し
くする必要がある。φ_s に対する式は以前にも示した
が、便宜上下記に繰り返し記載する。

【数４０】ここに、Ｗ_dcは酸化物層の下側の基板内における空乏領
域の深さである。

【数４１】電位φ_s は拡散空乏領域の電位V(X)と等しくする必要が
ある。従って式62及び60から次のようにある。

【数４２】

【０１２６】Ｓ／Ｗ_d に対する式64を解くと、空乏領域
の幅に対するチャネルと拡散領域との間隔の比が次のよ
うに得られる。

【数４３】

【０１２７】φ_s ＝V₀とすると、チャネル離間間隔がな
くなることが上式65から判る。このためにはＮ_p ^* ＝Ｎ
_d とする必要があり、これは決して起こり得ない状態で
ある。実際上、表面電位φ_s はゲート電圧のあらゆる実
際値に対してフェルミ電位の２倍の値、つまり２φ_f に
近い値となる。これがため、式65は便宜上次のように近
似させることができる。

【数４４】

【０１２８】従って、しきい値電圧ではチャネルの各端
部に式66により特定化される値を有するチャネル‐拡散
領域離間距離がある。このチャネル‐拡散領域離間距離
Ｓはアクセプタ濃度Ｎ_a を高めるか、又は軽ドープドレ
イン及びソース延長領域を用いることにより空乏領域の
幅Ｗ_d を小さくすることによって最小化することができ
る。

【０１２９】上述した解析ではドレイン及びソース拡散
領域に電圧をかけないものとした。これらの領域に電圧
Ｖをかけると拡散空乏領域の幅が大きくなる。この効果
は、式66により与えられる。

【数４５】

【０１３０】上記解析は印加電圧V₀に対して繰り返すこ
とができる。この結果、離間距離Ｓ _d は電圧Ｖにより空
乏領域の幅がＷ_d ＞Ｗ_doとなること以外は式66と同じと
なる。

【数４６】

【０１３１】従って、実効チャネル長Ｌ^* は次式のよう
に表わすことができる。Ｌ^* ＝Ｌ−（Ｓ_d ＋Ｓ_s ） (69) ここに、Ｓ_s は表面におけるチャネル‐拡散領域の離間
距離であり、Ｓ_d はドレイン領域におけるチャネル‐拡
散領域の離間距離である。チャネルが長い装置の場合、
Ｓ_d 及びＳ_s は厚さＬの僅か数分の１である。しかし、
チャネルが短い装置の場合、（Ｓ_d ＋Ｓ_s ）は特にドレ
イン電圧を印加する場合に、拡散離間距離Ｌのかなりを
占めることになる。例えば、ドレイン電圧をＶ_d ≦Ｖ
_dsatとすると、チャネルのドレイン端における電圧はフ
ァクタ２φ_f／V₀で増加する。従って、次のように表わ
される。 V(x)＝（２φ_f ／V₀）Ｖ_d (70) ピンチ‐オフ電圧には次の条件を適用する。（２φ_f ／V₀）＝（Ｖ_g −Ｖ_t ） (71)

【０１３２】ピンチ‐オフ電圧に対する式(70)を解く
と、文献に報告されている値よりも大きな値が得られ
る。即ち、

【数４７】ドレイン電圧がピンチ‐オフ電圧以上となると、ドレイ
ン拡散領域付近の空乏領域が拡がり、チャネル領域の端
部がソース領域の方へと逆滑りして、電位の均衡を保っ
て、V(X)＝（Ｖ_s −Ｖ_t ) となるようにする必要があ
る。この効果がドレインコンダクタンスの起源であり、
即ち次式のように表わされる。

【数４８】なお、２φ_f ＝V₀の場合には、ドレインコンダクタは０
となる。アクセプタ濃度Ｎ_a が高過ぎる場合には、チャ
ネルに隣接するドレイン拡散領域付近にて衝撃電離降服
が比較的低いドレイン電圧で生ずる。

【０１３３】要するに、実効チャネル長Ｌ^* のために、
慣例のFET では意図したチャネル領域付近におけるドレ
イン又はソース拡散領域を囲むセルフ空乏領域があるた
め、反転チャネルがドレイン又はソース拡散領域に接触
することは決してない。チャネルを導通させるにはソー
スにキャリヤを注入する必要がある。実効チャネル長Ｌ
^* はＬよりもチャネル離間ファクタの和Ｓ_d ＋Ｓ_s だけ
短いことも明らかである。従って、チャネル縮小効果
は、この効果を利用するのに基板のドーピング濃度を高
めなくても済むため、慣例の短チャネルFET 装置にとっ
ては有意義である。Ｌ^* はチャネル長及びドレイン電圧
と共にしきい値電圧が変化する起源となる。フェルミFE
T が総体的にこのような問題を除外することは当業者に
とって明らかである。最後に、関連のFET ではピンチ‐
オフ電圧が（Ｖ_g −Ｖ_t ）よりもファクタV₀／２φ_f だ
け大きくなるように設計している。

【０１３４】多重ゲートフェルミFET FET の多くの用途にとって、トランジスタを直列に接続
する必要があることは当業者に明らかである。例えば、
CMOS（相補形MOS)論理技術はトランジスタを直列に接続
して、本来ゼロのアイドル電力を維持しながら所望な論
理機能を達成する必要がある。代表的な（非フェルミ）
FET の場合、トランジスタの直列接続が回路の動作特性
を様々に制限している。先ず各直列トランジスタに対す
るしきい値電圧は、総チャネル長が全直列トランジスタ
のチャネル長の和に等しい単一トランジスタのゲートに
沿うしきい値電圧に高々相当するに過ぎない。これに対
し、フェルミFET について計算されるしきい値電圧は代
表的なＰ及びＮチャネル装置に対するチャネルに沿う位
置の関数として図14に示すようになる。これから明らか
なように、しきい値電圧は全チャネル長の80％に沿って
Ｖ_dd／２以下に留まる。上述したことに基づいて、本発
明によればフェルミFET のチャネルのドレイン端に別の
ゲートを設け、その電位を常に完全な「オン」電圧値に
することができる。特に、斯かる電位はＮチャネル装置
にとっては電源電圧Ｖ_ddとし、Ｐチャネル装置に対して
は接地電位とする。このゲートを加速電極と称し、これ
を図15に23a にて示してある。18a はポリシリコンゲー
ト接点である。

【０１３５】残りのゲート、即ちフェルミFET 装置のチ
ャネルに沿って位置するゲートに対するしきい値電圧は
加速ゲート技法を用いることにより実質上低減される。
これにより、ターン・オン時の遅延が最小となる。直列
接続したトランジスタのしきい値電圧の不一致は回路の
応答時間を遅らせ、これは慣例のCMOS構造の各ゲート入
力機能部の立上り時間に依存する。直列接続したトラン
ジスタの電流可能出力は単一トランジスタの導通可能出
力のＮ分の１に縮小する。スイッチング周波数はチャネ
ル長の２乗に反比例し、従ってN²に反比例し、ここにＮ
は直列に接続されるトランジスタの個数である。これが
ため、応答時間はCMOSファン‐インファクタの２乗、即
ちN²で直接変化する。慣例のFET トランジスタに沿う電
圧降下分には、拡散領域が基板に接触していることによ
るチャネル両端部における空乏化電位の差が含まれる。
フェルミFET 装置は斯かる電位降下を全くなくすため、
関連のFET 装置よりもCMOSにとってずっと好適である。

【０１３６】フェルミFET の自己空乏化打込みチャネル
に伝導キャリヤを充満させる非反転機構によって図16A
に示すマルチ‐ゲートFET を構成することができる。図
16Bはピンチ‐オフ電圧で作動するマルチ‐ゲート構造
を示す。

【０１３７】斯かるマルチ‐ゲート構造は論理回路又は
CMOSのようにトランジスタを直列に接続する必要のある
他の用途にとって理想的なものである。マルチ‐ゲート
構造は１つのトランジスタのチャネル領域を他のものか
ら分離する拡散レール33a, 33bを有している。これらの
拡散レールには直列に接続した個々のトランジスタによ
って必要とされるような接点金属を設ける必要がない。
拡散レールの深さはソース及びドレイン領域の深さと同
じとし、名目上その深さは形成されるチャネルと同じ深
さY₀とする。ソース、ドレイン及びレール領域の抵抗値
は200 Ω／□以下とすべきである。ソース、ドレイン及
びレール領域はチャネルよりも深く、例えばチャネルよ
りも２倍深くすることもできる。拡散レール領域を設け
ることにより拡散容量が低下し、１個のトランジスタ領
域当りの拡散個所を減らすことができるため、回路が占
めるスペースを最小にすることができる。各ポリゲート
領域の端部は幅がＷで、長さがＬのレール領域にオーバ
ラップさせて、ゲート誘起チャネルに伝導キャリヤを充
満させるようにする。図16A は装置の最小化構造を示し
てなく、この場合にはレール幅Ｗをチャネルの長さＬと
同じとする。

【０１３８】基板バイアス電圧本発明によれば、フェルミFET の基板をバイアスするの
に直流電圧を用いて、打込みチャネルの臨界深さY₀を

【数４９】だけ増大させることができる。このように打込みチャネ
ルの深さを深くすることにより、バイアスをかけた場合
にドレインの初期導通性が改善され、これは強制的に打
込みを浅くして製造し易くするのに用いることができ
る。チャネルは、フェルミFET 基準が満足され、即ち基
板にバイアスをかけた場合に、ソース接地したフェルミ
FET のしきい値電圧で基板と薄い酸化物層との界面に垂
直方向の電界が存在しないようにするために深くする必
要がある。基板電圧Ｖ_sub により臨界的な打込み深さY₀
が変化する式は次の通りである。

【数５０】ここに、Ｖ_sub は基板電圧であり、他のパラメータは式
(3A)につき前述したようなものである。

【０１３９】基板のバイアス電圧の極性は、拡散領域と
基板との接合を逆バイアスする極性とする必要がある。
従って、Ｎチャネル装置の場合には基板バイアス電圧を
負とし、又Ｐチャネル装置の場合には基板バイアス電圧
を正とする。基板バイアス電圧の値は高過ぎないように
する。その理由は、このバイアス電圧は拡散領域と基板
との接合部に衝撃電離を最初に起こす最大ドレイン電圧
を直線的に下げるからである。基板バイアス電圧は絶対
値で２Ｖ以下とするのが最適であると考えられる。

【０１４０】図１，図10及び図16を参照するに、基板接
点22はこれらの図に示すように接地せずに、基板バイア
ス電圧Ｖ_sub を基板接点22に供給するのが良い。本発明
によるように基板にバイアス電圧を印加すると次のよう
な利点がある。先ず、フェルミFET 基準をずっと維持し
つつ、基板にバイアス電圧を印加する場合に、チャネル
の深さが深くなってもフェルミFET 基準が満足される。
従って装置の製造が容易となる。さらに、好適実施例で
はソース及びドレイン拡散領域の深さをチャネル打込み
の深さと同じとするため、ソース及びドレインの拡散深
さを深くして、基板にバイアスをかける場合のチャネル
の深さに等しくするのが好適である。従って、Ω／□で
測定されるソース及びドレイン拡散領域の抵抗値は低く
なる。接地電位での拡散容量も、基板バイアス電圧によ
り空乏層の深さが深くなるために低減する。基板をバイ
アスすることにより、接地面ノイズが基板と拡散領域と
の接合をランダムに順方向にバイアスするようなことも
なくなる。ゲート容量も、それがチャネルの深さに反比
例するために低減する。

【０１４１】基板をバイアスすることの欠点は、装置の
相互コンダクタンスが基板バイアス電圧の増加に伴って
低下すると云うことにある。しかし、基板をバイアスす
るフェルミFET 装置のトグルレートは、基板をバイアス
しないフェルミFET と本来同じである。その理由は、縮
小容量ローディングが相互コンダクタンスの低下を補う
からである。

【０１４２】パンチスルーを減らすための空乏境界の連
続化既に説明したように、基板のドーパントレベル及び基板
−ドレイン打込みドーパントファクタＫ_d を用いて、フ
ェルミFET 装置のパンチスルー及びアバランシェ降服の
双方を同時に制御することができる。本発明によれば、
しきい値電圧での基板中の空乏領域の深さが、ドレイン
及びソース拡散領域の下側と、打込みチャネル領域の下
側で同じ深さとなるようにすることによりFET 装置のパ
ンチスルーをさらに低減させることができる。空乏領域
の深さの均等化はパンチスルーを制御する以外に、ドレ
イン電圧により要求される空乏電荷が空乏化チャネルの
下側の平衡空間電荷と衝突しないようにもする。このよ
うな妨害現象は、ソース及びドレイン拡散領域の深さが
チャネルの深さよりも大きい場合に起こる。

【０１４３】慣例のMOSEFTでは強力な反転で誘起される
チャネルの深さが100 Å程度であることは当業者に明ら
かである。金属接点を良好に設けることのできる拡散領
域に対する実際の最小深さは約1000Åである。従って、
関連のMOSFET装置でパンチスルーを制御するのにチャネ
ル‐拡散領域の深さを等しくすることはできない。

【０１４４】フェルミFET におけるパンチスルーは、ド
レイン拡散領域を囲む空乏領域の境界がチャネル領域の
下側を横切って、接地されているソース拡散領域を囲む
空乏領域の特定の境界部分に達して触れる場合に生ず
る。この接触が起こると、ソース拡散領域が少数キャリ
ヤを注入し始め、パンチスルーが開始する。パンチスル
ーは、ソース拡散領域の下側の空乏領域の深さが基板内
でチャネルのソース端の下側に誘起される空乏領域の深
さよりも深くなる場合にしか起こらない。このような状
態はMOS 装置では反転層が浅いために常に生ずる。

【０１４５】図17A 及び図17B は、チャネル領域を基板
に比べて軽度にドープする（図17B)か、又は基板よりも
高度にドープした（図17A)慣例のMOS 装置に対するパン
チスルーのメカニズムを示している。軽ドープチャネル
領域の場合には、ゲート電圧がしきい値以下となるとチ
ャネル領域内にてパンチスルーが生ずる。これによりサ
ブしきい値電流を無視する高い漏れ電流が生ずる。高ド
ープチャネル領域の場合には、パンチスルーが先ずチャ
ネル領域の下側にて生ずる。パンチスルーの断面を図17
に示してあり、これはドレイン拡散領域に対向するソー
ス空乏境界領域であり、ここで、接線方向の空乏領域の
境界干渉が発生する。

【０１４６】フェルミFET では空乏領域の深さをソース
及びチャネル領域の個所で連続させる。図18はフェルミ
FET の断面図である。フェルミFET のドレイン及びソー
ス電圧がゼロの場合にこれらの拡散領域間で、しかも深
さがY₀の打込みチャネルの下側における空乏領域の境界
を43にて示してある。

【０１４７】図18に示すように、ソース12およびドレイ
ン21の拡散深さはチャネル15の深さY₀とそれぞれ同じで
ある。連続する空乏領域の境界43はパンチスルーの断面
をなくし、これは基板にエンハンスメントポケット領域
41及び42を設け、これらのポケット領域内にソース拡散
領域12及びドレイン拡散領域21をそれぞれ打込むように
して実現する。ポケット領域41及び42は基板と同じ導電
形とし、且つドーピングファクタβは基板よりも大きく
する。ソース拡散領域12の下側の空乏領域の深さは次式
のように表わされる。

【数５１】なお、この場合に空乏層の深さをポケット領域に留める
場合にはV₀は次のように表わされる。

【数５２】Ｎ_s ＝基板の不純物濃度；Ｎ_d ⁺ ＝反対導電形の拡散不純物濃度；Ｎ_i ＝真性キャリヤ濃度； β＝ポケット打込みファクタ。

【０１４８】フェルミチャネルの下側の空乏領域の深さ
は次のように表わされる。

【数５３】

【０１４９】ポケット打込みファクタβに対する解法点
を図19にてプロットした２つの関数の交点に示してあ
る。プロットするに当り、Ｎ_d ⁺ ＝１×10²⁰，Ｎ_s ＝５
×10¹⁵，Ｎ_i ＝1.5 ×10¹⁰とし、且つαの範囲をα＝１
〜５とした。図19から明らかなようにポケット打込みフ
ァクタβはあまり大きくない。例えば、α＝１ではβ＝
2.86；α＝２ではβ＝ 2.06である。残存する電圧降服
メカニズムはドレイン拡散領域の下側のこの拡散領域と
ポケット領域との接合個所で起こり得るアバランシェ降
服だけであるから、ポケット打込みファクタβの値は低
いのが望ましい。図20は電離電界を2.5 ×10⁵ Ｖ／cmと
するポケット不純物濃度ファクタβの関数としてプロッ
トしたアバランシェ降服電圧を示す。

【数５４】

【０１５０】例えば、基板の不純物濃度を５×10¹⁵及び
β＝2.86とする場合、ポケット領域の不純物濃度は1.43
×10¹⁶とする。図20によると、アバランシェ降服はチャ
ネル打込みファクタをα＝1.0,β＝2.86とし、且つ基板
ドーピングを５×10¹⁵とする場合に14ボルトにて生ず
る。降服電圧はαが大きくなると高くなり、基板の不純
物が増えると低下する。公称基板不純物濃度Ｎ_s は約５
×10¹⁵／cm³ である。この値は0.5 μm 以下のチャネル
長に対して８×10¹⁵に高めることができる。この範囲の
基板ドーピングによってフェルミチャネルの深さY₀を約
2000Åにすることができる。この深さは基板バイアス電
圧及びこのバイアス電圧により補償されチャネル深さに
よりさらに深くすることができる。

【０１５１】図21A は、チャネル長及びチャネル幅を0.
5 μm 、チャネル打込みファクタを２、基板ドパント濃
度を５×10¹⁵アクセプタ／cm³ 、薄い酸化物層の厚さを
120Å、拡散ポケット領域のドパント濃度を１×10¹⁶ア
クセプタ／cm³ 、チャネルの深さを 1682Åとする場合
のＮチャネルフェルミFET のドレイン電流とドレイン電
圧をコンピュータで計算してプロットした図である。図
21B はチャネル長及びチャネル幅が0.5 μm のＰチャネ
ルフェルミFET についてドレイン電流及びドレイン電圧
をプロットした図である。この図21B は反対導電形の材
料を用いた以外は図21A の場合と同じパラメータを用い
た。

【０１５２】フェルミFET におけるチャネル漏れ電流の
計算につき説明する。主漏れ電流はゲート電圧がしきい
値電圧以下の時にソースとドレインとの間に流れる。こ
の漏れ電流はチャネル空間電荷領域内に流れる。発生電
流密度は本来真性値Ｎ_i である。シリコンの場合にはＮ
_i ＝1.5 ×10¹⁰/cm³である。チャネルの下側の空間電荷
領域は基板領域に接しているドレイン又はソース拡散領
域を横切ってキャリヤが拡散しないように調整する。こ
の領域内の拡散速度はキャリヤの寿命により制限され
る。この領域内の漏れ電流値はチャネル領域の漏れ電流
に比べて数桁低い値であるため、無視することができ
る。

【０１５３】ドレイン電圧を印加した場合のチャネル漏
れ電流は次のように計算することができる。この解析に
当たっては、ソースは接地電位にあるものとする。チャ
ネル漏れ電流Ｉ_L は次のように定義される。

【数５５】面積Ａはチャネルの深さY₀とチャネルの幅Ｚとの積であ
る。

【０１５４】この解析の目的のために、ドリフト及び拡
散項は等しいものとする。これがため次式が成立する。

【数５６】とする。

【０１５５】しきい値電圧以下では、チャネル内の横方
向の電界はＶ_d ／Ｌであり、ここにＶ_d はドレイン電圧
であり、Ｌはチャネル長である。従って次のようにな
る。

【数５７】

【０１５６】式(87)を評価する際には注意する必要があ
る。所定のドレイン電圧Ｖ_d の場合には移動度μを任意
の値にしてはならない。実際上、ドレイン電圧が臨界値
以上になると、空乏化チャネル内のキャリヤが熱飽和速
度Ｖ_sat ＝１×10⁷cm/秒に達する。従って、最大漏れ電
流を次式のように飽和速度によって表わすのが一層適切
である。Ｉ_L ＝２Ｙ₀ Ｚ_g Ｖ_sat Ｎ_i (88) チャネル深さＹ₀ は次のように表わされる。

【数５８】

【０１５７】チャネル幅をＬ_e ＝１×10^-4cm，Ｎ_a ＝５
×10¹⁵，Ｎ_i ＝ 1.5 ×10¹⁰，α＝１，Ｙ₀ ＝2.9 ×10
^-5cmとして式(88)を査定すると、漏れ電流は1.5 ×10
^-10 アンペアとなる。MOSFET装置とは異なり、この漏れ
電流はしきい値電圧以下のゲート電圧には本来無関係で
ある。フェルミFET に対するしきい値電圧は表面電位φ
_s に等しいゲート電圧値として定義される。測定される
漏れ電流は予測値よりも高くなり得る。その主たる理由
は、チャネルの打込み後に或る程度格子欠陥が生じ、こ
れが実効真性キャリヤ濃度を高めるからである。

【０１５８】図22A 〜22F はMOSFET及びフェルミFET の
双方に対するドレインコンダクタンスをドレイン及びゲ
ート電圧の関数として示したものである。測定量は２Ｖ
のドレイン電圧でのドレインコンダクタンスに対する初
期ドレインコンダクタンスの比である。例えば、フェル
ミFET の比はMOSFETの比の３倍よりも大きい。本発明は
上述した例のみに限定されるものでなく、幾多の変更を
加え得ること勿論である。

【図面の簡単な説明】

【図１Ａ】１Ａは種々の動作条件のもとにおける本発
明フェルミ電界効果トランジスタ装置を示す断面図であ
る。

【図１Ｂ】１Ｂは種々の動作条件のもとにおける本発
明フェルミ電界効トランジスタ装置を示す断面図であ
る。

【図１Ｃ】１Ｃは種々の動作条件のもとにおける本発
明フェルミ電界効果トランジスタ装置を示す断面図であ
る。

【図１Ｄ】１Ｄは種々の動作条件のもとにおける本発
明フェルミ電界効トランジスタ装置を示す断面図であ
る。

【図２Ａ】２Ａは図１Ａ−１Ｄの動作条件に対し本発
明の種々の装置のパラメータを示す説明図である。

【図２Ｂ】２Ｂは図１Ａ−１Ｄの動作条件に対し本発
明の種々の装置のパラメータを示す説明図である。

【図２Ｃ】２Ｃは図１Ａ−１Ｄの動作条件に対し本発
明の種々の装置のパラメータを示す説明図である。

【図２Ｄ】２Ｄは図１Ａ−１Ｄの動作条件に対し本発
明の種々の装置のパラメータを示す説明図である。

【図３Ａ】３Ａはゲート電圧を本発明によるキャリア
密度ファクタの関数として示す特性図である。

【図３Ｂ】３Ｂはゲート電圧を本発明によるキャリア
密度ファクタの関数として示す特性図である。

【図４Ａ】４Ａは本発明フェルミ電界効果トランジス
タ装置を製造する処理を示す断面図である。

【図４Ｂ】４Ｂは本発明フェルミ電界効果トランジス
タ装置を製造する処理を示す断面図である。

【図４Ｃ】４Ｃは本発明フェルミ電界効果トランジス
タ装置を製造する処理を示す断面図である。

【図４Ｄ】４Ｄは本発明フェルミ電界効果トランジス
タ装置を製造する処理を示す断面図である。

【図５Ａ】５Ａは本発明によるゲート電圧の種々の値
に対するドレイン電流対ドレイン電圧の関係を示す特性
図である。

【図５Ｂ】５Ｂは本発明によるゲート電圧の種々の値
に対するドレイン電流対ドレイン電圧の関係を示す特性
図である。

【図５Ｃ】５Ｃは本発明によるゲート電圧の種々の値
に対するドレイン電流対ドレイン電圧の関係を示す特性
図である。

【図６Ａ】６Ａは本発明によるゲート電圧の種々の値
に対するドレイン電流をチャネル打ち込みファクタの関
数として示す特性図である。

【図６Ｂ】６Ｂは本発明によるゲート電圧の種々の値
に対するドレイン電流をチャネル打ち込みファクタの関
数として示す特性図である。

【図７】本発明フェルミ電界効果トランジスタ装置の
接合空乏化を示す説明図である。

【図８】本発明によるソースおよびドレイン部分拡散
領域を有する電界効果トランジスタを示す断面図であ
る。

【図９Ａ】９Ａは本発明によるアバランシェおよびパ
ンチスルー降服電圧を最大にする状態を示す特性図であ
る。

【図９Ｂ】９Ｂは本発明によるアバランシェおよびパ
ンチスルー降服電圧を最大にする状態を示す特性図であ
る。

【図９Ｃ】９Ｃは本発明によるアバランシェおよびパ
ンチスルー降服電圧を最大にする状態を示す特性図であ
る。

【図９Ｄ】９Ｄは本発明によるアバランシェおよびパ
ンチスルー降服電圧を最大にする状態を示す特性図であ
る。

【図９Ｅ】９Ｅは本発明によるアバランシェおよびパ
ンチスルー降服電圧を最大にする状態を示す特性図であ
る。

【図９Ｆ】９Ｅは本発明によるアバランシェおよびパ
ンチスルー降服電圧を最大にする状態を示す特性図であ
る。

【図１０Ａ】１０Ａは本発明によるフラットバンド電
圧補償状態を示す断面図である。

【図１０Ｂ】１０Ｂは本発明によるフラットバンド電
圧補償状態を示す断面図である。

【図１０Ｃ】１０Ｃは本発明によるフラットバンド電
圧補償状態を示す断面図である。

【図１０Ｄ】１０Ｄは本発明によるフラットバンド電
圧補償状態を示す断面図である。

【図１１Ａ】１１Ａは本発明フェルミ電界効果トラン
ジスタのしきい値電圧を変化するドーズファクタを用い
る状態を示す特性図である。

【図１１Ｂ】１１Ｂは本発明フェルミ電界効果トラン
ジスタのしきい値電圧を変化するドーズファクタを用い
る状態を示す特性図である。

【図１１Ｃ】１１Ｃは本発明フェルミ電界効果トラン
ジスタのしきい値電圧を変化するドーズファクタを用い
る状態を示す特性図である。

【図１２Ａ】１２Ａは本発明電界効果トランジスタの
有効チャネル長さを示す説明図である。

【図１２Ｂ】１２Ｂは本発明電界効果トランジスタの
有効チャネル長さを示す説明図である。

【図１３】本発明によるドレイン領域へのチャネル透
過の状態を示す特性図である。

【図１４】本発明によるしきい値電圧の距離による変
化の状態を示す説明図である。

【図１５】本発明フェルミ電界効果トランジスタの構
成を示す断面図である。

【図１６Ａ】１６Ａは本発明ポリゲートフェルミ電界
効果トランジスタの構成を示す断面図である。

【図１６Ｂ】１６Ｂは本発明ポリゲートフェルミ電界
効果トランジスタの構成を示す断面図である。

【図１７Ａ】１７Ａは従来の電界効果トランジスタに
おけるパンチスルーの状態を示す断面図である。

【図１７Ｂ】１７Ｂは従来の電界効果トランジスタに
おけるパンチスルーの状態を示す断面図である。

【図１８】本発明による連続空乏境界を有するフェル
ミ電界効果トランジスタを示す断面図である。

【図１９】本発明によるポケット打ち込みファクタを
得るための卓越した等式を解決するための説明図であ
る。

【図２０】本発明によるポケット打ち込みファクタの
関数としてアバランシェ降服電圧を示す特性図である。

【図２１Ａ】２１Ｂは本発明フェルミ電界効果トラン
ジスタの電圧電流特性を示す特性図である。

【図２１Ｂ】２１Ｂは本発明フェルミ電界効果トラン
ジスタの電圧電流特性を示す特性図である。

【図２２Ａ】２２Ａは本発明によるドレインおよびゲ
ート電圧の関数としてドレインコンダクタンスを示す説
明図である。

【図２２Ｂ】２２Ｂは本発明によるドレインおよびゲ
ート電圧の関数としてドレインコンダクタンスを示す説
明図である。

【図２２Ｃ】２２Ｃは本発明によるドレインおよびゲ
ート電圧の関数としてドレインコンダクタンスを示す説
明図である。

【図２２Ｄ】２２Ｄは本発明によるドレインおよびゲ
ート電圧の関数としてドレインコンダクタンスを示す説
明図である。

【図２２Ｅ】２２Ｅは本発明によるドレインおよびゲ
ート電圧の関数としてドレインコンダクタンスを示す説
明図である。

【図２２Ｆ】２２Ｆは本発明によるドレインおよびゲ
ート電圧の関数としてドレインコンダクタンスを示す説
明図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭54−132753（ＪＰ，Ａ) 特開昭59−172267（ＪＰ，Ａ) 特開昭63−4682（ＪＰ，Ａ) 特開昭62−61363（ＪＰ，Ａ) 特表平５−504654（ＪＰ，Ａ) 香山晋，超高速デジタルデバイス・シリーズ２超高速ＭＯＳデバイス，日本，培風館，1986年12月15日，ｐ．154 −157 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8238 H01L 27/092

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型で第１の不純物濃度の単結晶
構造の半導体基板と、前記半導体基板の表面領域に形成され、前記第１導電型
とは反対の第２導電型のソース領域及びドレイン領域
と、前記半導体基板の表面領域のソース領域とドレイン領域
との間に位置する第１導電型のチャネルと、前記チャネルと隣接するように形成したゲート絶縁層
と、前記ソース領域及びドレイン領域とそれぞれ電気的に接
触するソース接点及びドレイン接点と、前記ゲート絶縁層上に形成され、多結晶構造を有する第
１導電型の半導体材料層とその上に形成した金属層とを
有する少なくとも１個のゲート接点と、前記半導体基板に形成した金属材料の基板接点と具え、前記ゲート接点の金属材料と基板接点の金属材料とを同
一の金属材料とした電界効果トランジスタ。
【請求項２】前記半導体基板の不純物濃度とゲート接
点の多結晶半導体層の不純物濃度とを互いに等しくした
請求項１に記載の電界効果トランジスタ。
【請求項３】請求項１又は２に記載の電界効果トラン
ジスタにおいて、前記半導体基板に、前記基板接点と電
気的に接触し、前記第１の不純物濃度よりも高い第２の
不純物濃度の第１導電型の領域が形成されている電界効
果トランジスタ。