JPH05504654A

JPH05504654A - フェルミしきい値電界効果トランジスタ

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Publication number: JPH05504654A
Application number: JP2505046A
Authority: JP
Inventors: ヴァイナル　アルバート　ダブリュー
Original assignee: サンダーバード　テクノロジーズ　インコーポレイテッド
Priority date: 1989-03-02
Filing date: 1990-03-01
Publication date: 1993-07-15
Anticipated expiration: 2017-04-08
Also published as: CA2048675C; CA2048675A1; EP0463067B1; JP3472283B2; DE69027312T2; AU5330190A; JP3271972B2; ATE139061T1; JP2002164539A; EP0463067A1; DE69027312D1; WO1990010309A3; WO1990010309A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】フェルミしきい値電界効果トランジスタ発明の技術分野本発明は電界効果トランジスタ装置、特に装置の寸法、作動温度およびドーピング濃度に無関係な動作特性を有する高速電界効果トランジスタに関するものである。

発明の背景電界効果トランジスタ（ＦＥＴ）は超人規模集積回路（ＶＬＳｌ）および超人規模集積回路（ＵＬＳＩ）に適用するに有利な能動装置である。その理由は集積化された電界効果トランジスタは本質的に高インピーダンス、高密度、低電力装置であるからである。充分な調査および開発を行うことにより電界効果トランジスタの動作速度および密度を改善し、その電力消費を低減させることができる。当業者にとって既知のように、電界効果トランジスタ装置には２種類のもの、即ち、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）および接合型電界効果トランジスタ（ＪＰＥＴ）がある。最近の集積化技術はＩＧＦＥＴを用いている。その理由はこれか集積回路に適用するに好適な簡単な構成を有しているからである。ＩＧＦＥＴは代表的には半導体基板の第１表面に設けたソースおよびトレイン領域と、その間に設けたゲート領域とを具える。このゲートは基板の第１表面のソースおよびトレイン領域間に絶縁体を具え、これにゲート電極または接点を設ける。半導体基板内のゲート電極のすぐ下側にチャネルを形成し、そのチャネル電流をゲート電極の電圧によ、って制御する。

ＩＧＦＥＴの最も通常の構成では半導体基板の表面のソース・およびトレイン領域間に酸化物層を成長させ、この酸化物層上に金属その他のゲート電極を形成する。この構体は通常金属酸化物半導体電界効果トランジスタ（ＭＯＳ又はＭＯＳＦＥＴ）と称されている。ＭＯＳおよびＭＯＳＦＥＴはＩＧＦＥＴと交換自在に用いられ、絶縁体を酸化物以外の材料（例えば、窒化物）とし、ケート電極を金属以外の材料（例えば、ポリシリコン）とする装置を含む。これらの用語はここでは交換自在に用いる。

ＭＯＳ装置には２種類のチャネルを設ける。第１のチャネルは、ゲート電圧によってケート電極の下側の基板内に電界を誘起し、これにより電子（Ｐ型基板に対して）をケート電極の下側の領域内に吸引する“誘起チャネノじと称される。これかため、この領域は導電型か変化しく例えばＰ型からＮ型）、誘起チャネルか形成される。半導体材料の一導電型から反対導電Ｙへの誘起変化はいわゆる“反転”と称される。ゲート電圧を増大すると、かかるチャネルに電子か得られるようになり、従って誘起チャネルＭＯＳ装置は“エンハンスメント”で作動すると称される。

第２のチャネルは、基板の導電型とは反対導電型のチャネルをゲート電極の下側に形成する“拡散チャネノじである。かかる装置ではゲート電圧か存在しない場合でもソースおよびトレイン間に電流か流れるようになる。ゲート電圧を減少させると、ゲート電圧を減少させると、拡散されたチャネルはキャリアを食乏化させるにつれて電流か減少する。ゲート技を増大させると、拡散されたチャネルかエンハンスされるにつれて、電流を増大させるようになる。従って拡散チャネルＭＯＳ装置は“エンハンスメント”モードまた１ま“デプレション”モードで作動する。

エンハンスメントモート（誘起チャネル）装置はデジタル集積回路に適用するに好適である。その理由はこれら装置か零ゲート電圧でオフ状感にあるからである。エンハンスメントモードおよびデプレションモードの装置は双方ともこれに関連するしきい値電圧を有する。このしきい値電圧は装置の導通開始に必要なケート電圧の値である。このしきい値電圧は重要なＭＯＳの特性であり、満足すべき集積回路装置を形成するには充分に制御する必要かある。

しかし、既知のＭＯＳ装置のしきい値電圧は代表的には酸化物の厚さ、チャネルの長さ、トレイン電圧および基板のドーピング濃度の関数として変化する。これらパラメータの各々は１つの集積回路から他の集積回路に対し著しく変化し得るため、装置を均一化せしめるには極めて厳しい製造公差（しはしは°°基本規則 ”と称される）を必要とする。しかし、製造の基本規則か厳しいと装置の歩留りか低下する。さらに、装置か小型になるにつれて、装置の寸法およびドーピング濃度ルは一層制郭し難くなるため、装置の密度および動作速度を増大させるのか困難となる。

また、従来のＭＯＳ装置のしきい値電圧も装置の温度の関数として変化する。しかし、装置の動作温度は用途に応じて１つの集積回路から他の集積回路に対し著しく変化するようになる。

実際上、これら動作温度は個別の装置のデユーティサイクルに依存して集積回路内で著しく変化する。ＭＯＳ装置はしきい値電圧か温度とともに変化するにもかかわらず、好適に作動し得るように設計する必要かある。従って性能か低く、動作速度か低い場合にはすへての動作温度で好適に作動させるように特定する必要かある。

受容し得るプロセス基本規則を保持しながら、しきい値電圧を制御する試みに多くの技術か提案されている。しかし、かかる技術によるも従来の電界効果トランジスタ構体におけるしきい値電圧の固有の変化を克服することはできない。良好な特性を得るために電界効果トランジスタの基本構体を改善する多くの他の試みかなされている。例えば、Ｋ、Ｎ１５ｈｉｕｃｈｉ等により発表された論文“ＶＬＳＩ回路に対する通常オフ型埋設チャネルＭＯ３ＦＥＴ“　（ＩＥＤＭテクニカルダイジェスト、１９７９年第２６−２９頁）には、従来の装置の表面チャネルと比較し、導電チャネルとしてバルク領域を用いる埋設チャネルＭＯ３ＦＥＴか記載されている。また、Ｅ、Ｓｕｎ等により発表された論文“ＶＬＳＩ用接合型ＭＯ３（ＪＭＯ３）Ｉ−ランシスター高速トランジスタ”　（ＩＥＤＭダイジェスト、１９８０年第７９１−７９４頁）には、ＭＯＳゲート領域の下側に層状Ｎ−ＰＰ−接合構体を用いるＭＯＳ装置か記載されている。

上述した論文には電界効果トランジスタのしきい値電圧の発生およびこのしきい値電圧の装置特性による変化については何らの記載もない。これかため、この変化に寄与するこれらの特性を除去することによってしきい値電圧の変化を最小にする電界効果トランジスタの設計は従来提案されてはいない。

また、ＶＬＳＩおよびＵＬＳ　Ｉの設計に当たりＭＯＳ装置を小型化する場合には他の問題か発生する。例えば、短チャネル装置は既知のバンチスルーおよび衝撃イオン化効果のため、降服か著しく発生する。かかる降服を防止するために、短チヤネル装置はスケールダウンされた入力（供給）電圧、例えば従来用いられていた標準５Ｖの給電の代わりに３Ｖの供給電圧を使用する。しかし、当業者に既知のように、供給電圧を減少することによってしきい値電圧を供給電圧の１部分とし、これにより装置の動作速度を低減し、短チヤネル装置利点を無視し得るようになる。

最後に、装置の密度か増大するにつれて、これら装置にオーミック接点（即ち、非整流接点）を設けるのか一層困難となる。

高密度オーミック接点を満足に設けるために複雑な接点金属化か試みられている。かかる複雑な接点金属化には製造の問題か生じ、不良オーミック接点自体を完全に補償することはできない。発明の概要本発明の目的は改善された電界効果トランジスタ装置を提供せんとするにある。

本発明の他の目的は改善されたＭＯ３装置を提供せんとするにある。

本発明の他の目的は高速ＭＯ３装置を提供せんとするにある。

本発明のさらに他の目的は絶縁体の厚さ、チャネル長さ、トレイン電工、基板のドーピングおよび温度とは関連なくしきい値電圧を有する高速ＭＯ３装置を提供せんとするにある。

本発明の他の目的は緩和された基本規則で製造し得、装置の歩留りを増大し得る高密度高速ＭＯ３装置を提供せんとするにある。

本発明のさらに他の目的はパンチスルーまたは衝撃イオン化による降服の危険性なく完全な供給電圧で作動する高密度ＭＯ８装置を提供せんとするにある。

本発明のさらに他の目的は高密度ＭＯ３装置に対し高密度オーミック接点を提供せんとするにある。

本発明ＭＯ３装置によれは、装置のしきい値電圧を半導体材料のフェルミ電位の２倍に設定することにより反転を必要とすることなく、エンハンスメントモードで作動させることかできる。当業者に取って既知のように、フェルミ電圧は半導体材料か電子の占める１／２の確率を有するようなフェルミ電位に規定する。従って電界効果トランジスタ装置はフェルミしきい値電界効果トランジスタまたはフェルミ電界効果トランジスタと称することができる。

本発明によれば、しきい値電圧をフェルミ電位の２倍に設定する場合に、酸化物の厚さ、チャネル長さ、ドルイン電圧および基板のドーピングへのしきい値電圧の依存性を除去することかできることを確かめた。また、本発明によれば、しきい値電圧かフェルミ電位の２倍に設定される際にチャネルの半導体基板の第１表面の垂直電界か最小となり、かつ、実際上零になることを確かめた。これかため、チャネルのキャリア移動度が最大となり、高速〜ＩＱｓ装置のホット電子効果か著しく減少されるようになる。

また、本発明によれば酸化物の厚さ、チャネル長さ、ドルイン電圧および基板のドーピングへのしきい値電圧の依存性か従来のＮ・ＩＯ３ＦＥＴに反転を確立する必要のあるゲート酸化物層を横切って発生する電圧の結果であることを確かめた。本発明によればしきい値電圧をフェルミ電位の２倍に等しくなるようにすることによって、反転を防止し、高速装置を装置の寸法にほぼ無関係となるようにする。

本発明の好適な例では、基板のドーパント濃度のα倍のキャリア濃度、即ち、ドーパント濃度を有し、次式で示されるチャネル深さＹＯを有する逆にドープされたチャネル領域を形成することによって上述したフェルミ電界効果トランジスタ規準を満足させることかできる。

ここに、ｅｓは半導体材料の誘電率（ファラ・ソド／ｃｍ）、Ｑは電荷（１，６ＸＩＯ−１９ｃ）、およびＮｓは基板のドーピング濃度である。

本発明の他の観点によれば、従来の電界効果トランジスタの基板およびケート接点によって発生する接点電位（“フラ・ノドバンド電圧”と称する）かしきい値電圧に今までの電界効果トランジスタの設計において計り知れないような悪影響を与えることを確かめた。本発明によれは電界効果トランジスタのゲート接点を、基板の接点電位に等しくかつ符号か逆のゲート接点電位を発生する導電型およびドーパント密度を有する半導体となるように選定し、これによってフラットバンド電圧の影響を中和することかできる。これかため、しきい値電圧の温度依存性を除去することかてきる。基板のフラットバンド電圧を中和するためには、ゲート電極を、基板と同一導電型および同様のドーピング濃度を存する基板と同一の半導体装置となるように選定する。好適な例では基板を単結晶珪素とする場合にはゲート電極をポリシリコンとする。

フラットバンド電圧の補償を用いて従来の電界効果トランジスタの性能を改善し、ＰおよびＮチャネルを対称とし、温度依存性を低減させることかできる。さらに、フェルミ電界効果トランジスタのしきい値電圧は他の装置パラメータとは既に無関係であるため、フラットバント電圧の補償を用いて装置の性能をさらにエンハンスさせることかできる。

従来の高密度電界効果トランジスタ装置は浅いチャネルおよび比較的深い拡散を有し、これはパンチスルーを制御する手段に厳しい制約を与えるようになる。本発明によれば、フェルミ電界効果トランジスタに基板接点を設けて、かつ、この接点に基板バイアスをかけることにより、上述したフェルミ電界効果トランジスタ規準を保持し、しかも深いチャネルを浅くすることかできる。この場合にはＮチャネルフェルミ電界効果トランジスタに対しては負の基板バイアスをかけ、Ｐチャネルフェルミ電界効果トランジスタに対しては正の基板バイアスをかけるようにする。基板電圧バッテリＶ　ｓｕｂかかけられている場合にはフェルミ電界効果トランジスタ規準を満足するチャネル深さは次式で表わすことかてきる。

従って、深いチャネルを設けるも製造度を容易とすることかできる。

基板バイアスによる深いチャネルによってドレイン電圧の低い値でトレインのコンダクタンスを増大させることかできる。

また、ソースおよびトレインの深さも増大してチャネルに等しい深さに保持するのか好適であり、ソースおよびトルイン抵抗も減少する。また拡散容量およびゲート容量も減少し、接地面の耐雑音性も増大する。深いチャネルは相互コンダクタンスを増大するが、基板をバイアスすることによりフェルミ電界効果トランジスタ装置のトッグル比は容量性負荷の減少のため、バイアスしない装置と同様に保持される。好適な例では、基板のバイアスは絶対値て２Ｖ以下とする。

本発明のさらに他の観点によれば、トレインに隣接して半導体基板にドルイン部分拡散領域を設け、これによりパンチスルーおよびアバランシェ降服電圧の双方か装置に与える影響を最小にする。特に、トレイン部分拡散はトレインと同一の導電型であり、かつ基板のドーパント密度の分数倍であるドーパント密度を有する。この分数倍はトレインおよび基板間のパンチスルー降服電圧およびアバランシェ降服電圧を同時に最小にするように選択することかできる。同様にソース部分拡散領域をも設けることかできる。これかためアバランシェ降服およびパンチスルーの双方に対する耐性を最小にし、これにより短いチャネル電界効果トランジスタ装置を全電源供給電圧で作動させることができる、即ち、スケールダウンして供給電圧は必要でない。

本発明の部分拡散領域を用いて従来の電界効果トランジスタの性能を改善し、アバランシェおよびパンチスルー降服に対する耐性を低くすることかできる。また部分拡散領域をもさらに用いてフェルミ電界効果トランジスタの性能を向上させることかできる。

さらに、本発明の他の観点は、ソースおよびドレイン拡散領域に零電圧を印加する際に、しきい値での基板における空乏領域の深さか実現されたチャネルの下側におけると同様にソースおよびトレイン拡散領域の下側の深さとなるようにして、パンチスルーの制御をさらに増大させることかできる。ソースの空乏境界およびチャネルのこの継続性のため、この区分を横切るパンチスルーを除去し、かつこれはトレインおよびソースデプレション領域を実現する基板エンハンスメントポラケラト領域を設けることによって達成する。基板ボッケラト領域は基板と同一導電型を有し、かつ基板よりも大きなドーピングファクタを有する。本発明によればこのドーピングファクタを適宜定めてソース領域の下側のデプレション領域の深さをしきい値電圧での実現チャネルの下側の拡散領域の深さに等しくする。

特に、本発明フェルミ＋９界効果トランジスタによって、はぼ零の理想電力を保持しながら所望の論理関数を達成するためにトランジスタを直列に製造する必要のある相補ＭＯ３（ＣｂｉＯ８）その他の論理テクノロン−を用いる。多重ケートフェルミ電界効果１〜ランシスタ装置を用いる場合にはドレイン領域に隣接するゲートを全電圧値に保持する際に性能を改善し得ることを確かめた。加速電極と称されるこのゲートによって多重ケートフェルミ電界効果１〜ランジスタ装置の残りのケートに対するしきい値電圧を減少させるようにする。

図面の簡単な説明図ＩＡ−ＩＤは種々の動作条件のもとにおける本発明フェルミ電界効果トランジスタ装置を示す断面図である。

図２Ａ−２Ｄは図ＩＡ−ＩＤの動作条件に対し本発明の種々の装置のパラメータを示す説明図である。

図３Ａ−３Ｂはゲート電圧を本発明によるキャリア密度ファクタの関数として示す特性図である。

図４Ａ−４Ｄは本発明フェルミ電界効果トランジスタ装置を製造する処理を示す断面図である。

図５Ａ−５Ｃは本発明によるゲート電圧の種々の値に対するトレイン電流対トレイン電圧の関係を示す特性図である。

図６Ａ−６Ｂは本発明によるゲート電圧の種々の値に対するドレイン電流をチャネル打ち込みファクタの関数として示す特性図である。

図７は本発明フェルミ電界効果トランジスタ装置の接合空乏化を示す説明図である。　図８は本発明によるソースおよびドレイン部分拡散領域を有する電界効果トランジスタを示す断面図である。

図９Ａ−９Ｆは本発明によるアバランシェおよびパンチスルー降服電圧を最大にする状態を示す特性図である。

図１０Ａ−１０Ｄは本発明によるフラットバンド電圧補償状態を示す断面図である。

図１１Ａ−１１Ｃは本発明フェルミ電界効果トランジスタのしきい値ｔＥを変化するドーズファクタを用いる状態を示す特性図である。

図１２Ａ、−１２Ｂは本発明電界効果トランジスタの湯行こうチャネル長さを示す説明図、図１３は本発明によるドルイン領域へのチャネル透過の状態を示す特性図である。

図１４は本発明によるしきい値電圧の距離による変化の状態を示す説明図である。

図１５は本発明フェルミ電界効果トランジスタの構成を示す断面図である。

図１６Ａ−１６Ｂは本発明ポリゲートフェルミ電界効果トランジスタの構成を示す断面図である。

図１７Ａ−１７Ｂは従来の電界効果トランジスタにおけるパンチスルーの状態を示す断面図である。

図１８は本発明による連続空乏境界を有するフェルミ電界効果ｌ・ランジスタを示す断面図である。

図１９は本発明によるポケット打ち込みファクタを得るための卓越した等式を解決するための説明図である。

図２０は本発明によるポケット打ち込みファクタの関数としてアハランノエ降服電圧を示す特性図である。

図２１Ａ−２１Ｂは本発明フェルミ電界効果トランジスタの電圧電流特性を示す特性図である。

図２２Ａ−２２Ｆは本発明によるドレインおよびゲート電圧の関数としてドレインコンダクタンスを示す説明図である。

発明を実施するための最良の形態以下本発明の好適な例を示す添付図面につき本発明を説明する。しかし、本発明は多くの種々の形態で実施し得るとともに以下の例の限定されるものではなく、要旨を変更しない範囲内で種々の変形または変更か可能である。説明を容易とするために層の厚さは拡大して示す。また、図中同一部分には同一符号を付して示す。本発明フェルミ電界効果トランジスタはＰおよびＮチャネル装置の双方に適用し得るとともにシリコン、ゲルマニウムその他の半導体材料に適用することができる。

電界効果トランジスタの設計解析本発明フェルミ電界効果トランジスタを説明する前に、電界効果トランジスタの設計関係を説明する。明細書全体を通して、ＭＯＳ、ＦＥＴ、　Ｎ・■○５ＦＥＴおよびＩＧＦＥＴは同義語として用い、絶縁を必ずしも酸化物とする必要はなく、かつ、ゲートも必ずしも金属とする必要のない絶縁ゲートを存する電界効果トランジスタ構体を意味するものとする。

誘起チャネルＭＯ３ＦＥＴはソースおよびドレイン間に電流を流すように作用する少数キャリアの反転層を誘起するためのケート電圧を必要とする。ゲートの下側の半導体基板の表面電位φ、か半導体材料の固有エネルギーバンドをフェルミ準位以下に湾曲するに充分上昇される場合にゲートしきい値電圧条件か達成されるようになる。基板表面電位か上昇することによってゲート電圧Ｖ、を増大してゲートの下側の基板に深さかＷ、。

の空乏層を誘起する。

この空乏層を横切る電位上昇はポアソンの方程式を用いて次式のように表わすことかできる。

φｒ　＝（ｑ／２ｅｓＸＮ、Ｗａ。′）ここにｑは電荷（クーロン）、ｅ８は半導体材料の誘電率（ファラｙ　！”／　ｃ　ｍ）　、Ｎ、は基板のアクセプタ濃度レベル、Ｗ、。

は空乏層の深さである。この空乏層の深さは次のように規定す基板表面の電界は次式で表わされる。

表面電位φ８かフェルミ電位の２倍２φ１に到達する場合にはＰ型基板内のイオン化濃度Ｎ、は基板のアクセプタ濃度Ｎ。

に等しくなる。表面てφ、は反転を達成するために、しきい値電圧２φ、よりも僅かに増大させる必要がある。

しかし、電荷は反転層の発生によりゲート上に蓄積されるようになる。このゲート電荷の密度はｑＮ、Ｗ、。クーロン／　ｃ　ｍ　”となる。ゲートしきい値電圧Ｖ１はゲート酸化物層を横切って発生する電圧と基板電位の上昇電圧２φ、との和である。このゲート酸化物の電界はｑ　Ｎ　、Ｗ　ｔ。／ｅｌとなり、電圧Ｖ　ｏ　ｘはｑ　Ｎ　−Ｗ　ｔ　。／　Ｃ＋となる。ここにＣ＋＝ｅ＋／Ｔ、、であり、Ｔ　ｏ　ｘは酸化物の厚さである。従って次式が成立する。

Ｌ“＝以下に詳述するように有効チャネル長さ、ｙ　、　、　＝基板の接点電位、およびＶ　ｅ　ｆ　”ゲート接点電位電圧をドレインおよびソース領域に供給する場合には電位Ｖ（Ｘ）かトレインおよびソース間のチャネルに沿って位置Ｘに誘起されるようになる。この電位を以下に詳述する。式（１）における酸化物しきい値電圧項は次に示す式（２）に従って電圧Ｖ　（Ｘ）とともに増大する。

ゲート電荷式（２）によるしきい値電圧の寄与は複雑となり、従ってデジタルおよびアナログ回路の設計および装置の製造を特徴とする特に、このしきい値電圧項によって高速類チャネルＣ−ＭＯ３論理設計は充分補償されるようになる。また、基板表面のドーピングに対するしきい値電圧の感度は従来の短チヤネルＭＯ３ＦＥＴ装置におけるドレイン−ソースパンチスルーを除去するに必要な補正手段を有している。フェルミ−電界効果１−ランジスタの概、含本発明によれば上記式１に示される複素しきい値電圧項を有さない接地ソース電界効果トランジスタ装置によってフェルミ電界効果トランジスタの設計を行うことかできる。基本Ｎチャネルフェルミ電界効果トランジスタを図Ｉ八に示す。Ｐチャネルフェルミ電界効果トランジスタも同様に造るが材料に導電性を逆とする。

図ＩＡに示すように、本発明フェルミ電界効果トランジスタ１０はアクセプタ濃度Ｎ。を存する半導体基板ＩＩに形成する。

この半導体基板１１はシリコン、砒化ガリウムその他の半導体とすることができ、かつ、半導体基板に形成されたエピタキシャルまたは“タブ領域とすることかできる。ソース領域１２およびトレイン領域１３は半導体基板に形成する。これらソースおよびドレイン領域１２およびＩ３は基板領域１１とは逆の導電型とし、高いドナー濃度（即ち、これら領域をドープされたＮ　、　０とする）を有する。ソース電極１９およびドレイン電極２０によってこれら領域の外部接点を形成する。ゲート酸化物薄層１４を基板１１の表面に形成する。ゲート酸化物１４上にケート接点を形成する。図示の例ではゲート接点は以下に詳細に説明する理由で、ポリシリコンゲート接点１８および金属ゲート電極２３を具える。基板接点領域２１を半導体基板１１内に形成する。この接点２１は代表的には基板１１と同一導電型で一層多量にドープされたもの（例えば、これをドープされたＮ、＋とする）とする。最後に、フィールド酸化物領域１７によって装置を互いに分離する。

本発明によればソースおよびトレイン領域ト同−導電型で基板とは反対導電型のチャネルを例えばゲート酸化物薄層１４を経て打ち込みにより形成する。このチャネルは深さＹｏおよびドナート−ビングレヘルＮ、を有する。この深さおよびドーピング並びにチャネルは本発明フェルミ電界効果トランジスタ装置に対し臨界的とする。１例では基板をＰ型基板とするがソースおよびトルイン領域並びにチャネル領域はＮ型とする。

本発明によれば、チャネルＩＳが適宜なドーピングレベルを有し、かつ空乏領域１６か基板１１に形成される深さを有する場合にはチャネル１５が図Ｉ八に示すように完全に自己空乏化されるようになる。

さらに図ＩＡを参照してＮチャネルフェルミ電界効果トランジスタの基本規準を説明する。Ｐチャネル装置の規準は、ドナーおよびアクセプタイオン型を交換する意思外上述した所と同様である。チャネルの常規打ち込み深さＹ。を図３八に示し、有効トナー濃度Ｎ、′を図３０に示す。

従って打ち込まれたチャネルＩ５はドーズ量および深さを適宜与えることにより図ＩＡに示すように完全に自己空乏化されるようになる。この完全な自己空乏化はチャネル１５および基板１１間の接合を横切って電子および正孔か拡散される結果である。このキャリア拡散処理はこのＰＮ接合領域を横切って一定のフェルミ電位を確立するために必要である。これらか打ち込み深さおよびドーズ量に対する臨界条件である。深さＹ。を有する全打ち込みチャネル（式３Ａ）はチャネル−基板接合における電界Ｅ、かこの接合を横切ってキャリア拡散を終了するに要する値に到達した際に移動電子を空乏化する必要かある。

空乏化された基板１６およびチャネル領域１５を横切って発生する全電圧Ｖ、（式３Ｂ）はＮ、”　＝Ｎ、の場合にのみ基板の表面電位φ８をフェルミ電位２φ 、の２倍に上昇する。一般に、Ｎよは基板のドーピング密度であり、Ｎｃはチャネルのドーピング密度である。このしきい値条件２φ、はゲートに電荷を誘起することなく達成される。この条件が真実である理由は空乏化効果のため電界の垂直成分かゲートの下側の半導体表面で零となるからである。これがため、フェルミ電界効果トランジスタの全しきい値電圧は次式で表わされる。

特定の条件Ｎ、”　＝Ｎ、　、即ち、α＝１を与えると、正しい打ち込み深さく式３Ａ）は次式で表わすことかできる。

Ｎ、＝基板（Ｎチャネル）アクセプタ濃度Ｎ、＝固有キャリア濃度下表１はα＝１に対する基板ドーピングの関数としてシリコンにおける打ち込み深さＹｏの常規値を列挙する。正しい打ち込み深さはＮチャネル装置に対しては条件Ｎ　ｄ　”　”　Ｎ　ａ　ｇを必要とし、Ｐチャネル装置に対してはＮ　ａ　”　”　Ｎ　ｄ　ｒを必要とする。

添字Ｓは基板を示す。

本発明フェルミ電界効果トランジスタによれば従来のエンハンスメン）−ＭＯＳＦＥＴの代表的な複素酸化物しきい値電圧の第１項（式ｌ）を除去する目的を達成する。次に、フェルミ電界効果トランジスタの製造は比較的容易であり、長い、中間および短いＰおよびＮチャネル装置に適用し得る場合を示す。フェルミ電界効果トランジスタの利点は製造歩留りが高く、高速回路（低いギガＨｚ範囲）が可能であり、パンチスルーおよびアバランシェ降服を制御し得、ホット電子効果を最小とし、アナログおよびデジタル回路の双方に対するユーザの基本規則を著しく簡素化するものである。

フェルミ−ＦＥＴ動作図ＩＡ−ＩＣについて再び説明する。ゲート電圧ｖｔかしきい値電圧〜７、以上に増大すると、ゲート直下の基板表面の電界及び電位か増大する。この表面電界及び電位の上昇は、移動電子か空乏化された打込みチャネル領域１５内の正孔を満たすために生ずる。空乏化されたチャネル１５内の正孔はゲート電圧かしきい値以上に増大すると均等に満たされる。半充満チャネル及び充満チャネル状態を図ＩＢ及びＩＣにそれぞれ示しである。空乏化されたチャネル１５内の電子か満たされた各正孔に対し、電荷保存のために正電荷１ｉ：　（１，６Ｘｌ０−”　クローン）かゲート電極上に現われる。打込みチャネルの空のドナーサイトか電子て満たされるとソース及びトレイン間に電流か流れ得る。チャネルは空の正孔の全てか電子て充満されるとき全体として電気的に中性である。電気的に中性状態になると、伝導キャリアの体積密度はドナー濃度Ｎ、に対応する。ゲート電圧を増大してフルチャネル値Ｖｔ゛を誘起させると、空乏化チャネル領域全体か電子で満たされる。

この充満チャネル状態を図ＩＣに示しである。“充満”チャネル状態か達成されると、ゲート電極上の正電荷密度は均一になり、α＝１に対しｑＮ、Ｙｏクーロン／ｃｌｎ２の値を有する。酸化層間に発生する電界はＥ。ｘ−ｑ（Ｎ、Ｙｏ）／　ｅ、てあり、半導体表面及び“充満”チャネル領域間の電界は（ｑＮ−Ｙａ）／　ｅ、である。

これはこの領域及び酸化層において・Ｄ＝Ｏであるためである。酸化層電位はＶ。工＝　（ＱＮ−ＹｏＴｏｘ　）／　ｅ、である。“充満”チャネル状態のゲート電圧Ｖ１′は酸化層電位Ｖ。Ｘと、チャネル１５とその下の基板のイオン化された領域との間に発生する電位φ５との和である。

次に図ＩＤにつき説明すれば、ゲート電圧Ｖ２が“充満”チャネル値Ｖ１′を越えると、過剰電荷（移動キャリア）か打込みチャネル領域１５内に得られる。これらの過剰電子がゲート過剰移動電圧ｖ、＞ｖ、”に比例するチャネル電流の増大の原因になる。チャネル内に生起された各過剰電子に対しても単位正電荷量かゲート電極上に現われる。

図２Ａ〜２Ｄはそれぞれ図ＩＡ−ＩＤに示す“空”、“半充満”、“充満”及び “エンハンスト”チャネル状態における電荷分布、電界及び電位をＮ、”　＝Ｎ、の場合について示すものである。

これらの状態はゲート電圧Ｖ＃に依存する。

“充満”チャネル状！（図２Ｃ）について説明すると、基板に対するゲート電圧Ｖ　％はＶ、”＝　Ｖｏｘ＋Ｖ、ｈ＋Ｖ＋　（６）て与えられる。

ここで、一般に：Ｎ、”　＝Ｎ、の特定の場合には、次の関係が成りたつ。

Ｖｃｈ＝　ＥＹ、＝　２φｔ　（８Ｂ）ｅ。

Ｖ、　＝φｔ　（８Ｄ） φ、＝２φ、（８Ｂ）Ｙｎ、＝　Ｙ、　（８Ｆ）該当する弐８八〜８Ｈを弐６に代入すると、次の関係式が得ら従って、空乏化された（エンプティ）チャネル状態（図２Ａ）において、ゲートの下側の第１半導体表面における電位上昇はＮ、”　＝Ｎ、及びソース電圧無しの場合にはφ８＝２φ１である。これかため空乏化されたチャネルを伝導電子で充満し始めるにはケート電極に供給する電位をこの表面電位（φ８＝２φ。

）￥ｌ上にする必要かある。従ってゲートしきい値電圧は一般にφ、（式７Ｆ）てあり、Ｎ、”　＝Ｎ、の特定の場合には２φ、である。これは慣例のＭＯＳＦＥＴに対するしきい値基準と比較して極めて簡単なしきい値電圧基準である。即ち、公称ソース接地フェルミＦＥＴ構造によれば慣例のＭＯＳ装置のしきい値電圧に固有の酸化層電圧の項（式１０）か完全に除去される。

（Ｌ”の起源については後に説明する）。

公称フェルミＦＥＴはソース電圧Ｖ８の効果を含む式４により与えられるしきい値電圧を有する。慣例のＭＯＳＦＥＴのしきい値電圧の前記酸化層電圧の項の除去によりフェルミＦＥＴの性能が著しく向上する。これはしきい値電圧かチャネル長、酸化層厚、トレイン電圧及び半導体表面のドーピングレベルに依存しなくなる結果である。

短チヤネル装置におけるバンチスルーを防止する一つの方法は単に基板ドーピンク濃度を増大させればよい。フェルミＦＥＴのしきい値電圧は前記複雑な項（式１０）を含まないため、低いしきい値電圧を基板ドーピング濃度と無関係に維持することかできる。フェルミＦＥＴにおいては基板ドーピング濃度はフェルミ電位項φ８の対数依存のためにしきい値電圧に極く僅か影響するたけである。バンチスルー防止特性を更に高める方法については後述する。

等式９から、打込みチャネルを伝導電子で満たすのに必要な正味のゲート電圧ｖ、”−ｖ、を得ることかできる。しきい値電圧は２φ、であるから、これはドレイン電圧Ｖ４か増大すると（ソースは接地電位）、所定のゲート電圧Ｖ１に対し臨界ドレイン飽和状悪（“ビンチオ）”）になる。導通チャネル内のキャリア濃度がドレインにおいて最小値になる。“ピンチオフ”に達すると、ドレイン電流が飽和する。この飽和状態を図１Ｄに示しである。

ゲート電圧Ｖ１か“フル”チャネル値Ｖ１″を越える際のチャネル内の効果について以下に述へる。この解析はソース及び基板電圧が接地電位にあるＮチャネルフェルミＦＥＴに対応する。ゲー１へ電圧ｖ、＞ｖ、”の場合、チャネル伝導度はチャネル１５内の伝導電子の体積密度Ｎ、°をドナー値Ｎ、”　＝Ｎ、以上に増大させることによりエンハンスされる（図２Ｄ参照）。ゲート酸化層電位Ｖ。

Ｘはチャネルの総電荷ｑＮ〆Ｙ、に比例する（ここで、Ｎ〆はエンハンストチャネル内の伝導キャリアの総体積濃度である）。打込みチャネルはＮ型であるため、フエルミレヘルは予め伝導帯に近接する。伝導帯は打込みチャネル領域内の伝導キャリアの数を増大するために下向きに大きく湾曲する必要はない。Ｎ、より大きいキャリア濃度Ｎ、”を実現するのに必要とされる表面電位φ、の増大はφ 、　＝ＫＴ／ｑ［。

（Ｎ、”　／　Ｎ、）である。Ｎ、　”　＝２Ｎ、の場合には１８ｍＶの表面電位の増大か必要とされる。

フェルミＦＥＴ構造のために、エンハンスされたキャリア濃度（Ｎ、’　−Ｎ、　）の大部分は打込みチャネルの深さＹｏて規定された最大深さ内に閉じ込められる。その理由は、Ｎ％＝Ｎ、の場合にはチャネル打込み領域１５の下に位置するイオン化されたＰ基板領域１６か打込みチャネルと基板との間の接合部において最大電位φ、を有するためである。イオン化された基板領域の表面及び接合部と反対側の位置では真性値Ｎ、　＝１．５　Ｘ１０Ｘ１０１Ｏ’　（シリコンの場合）に近いキャリア濃度か生ずる。これかため、ケートエンハンスト過剰キャリア濃度（Ｎ、′−Ｎ６）は基板の表面下に位置すると共に臨界打込み深さＹ。

内に位置する。ゲート電圧Ｖ１かＶ　％より低い場合には、打込みチャネルは部分的に充満されるだけてあり、充満率Ｆ≦１である。エンハンストチャネル状態の場合にはＦ＞１である。

一般的状態０＜Ｆに対し、Ｖｅｈ　＝φＩ　（１＋Ｆ） ■、＝φ。

式１２から、チャネル充満率Ｆ＝Ｎ、”／Ｎ、＝０のときＶＩ＝２φ、であることがわかる。フルチャネル状態（Ｆ＝１）について式１２を下記の条件：Ｎ、＝５×１０ＩｓＣＩ［ｌ−３ φ、＝０．３９　ボルトｅ、　＝　ｌ　Ｘｌ０−１２フアラツド／ａｌｌ＋ｑ　＝　１．６　Ｘｌ０−” クーロンＣＩ＝　１．５　Ｘｌ０−７フアラツド／ａＩ＋２Ｙ、＝　９．８７Ｘ１０−６ｃｍＦ＝１．０の下て評価すると、次の結果：Ｖ、　”　＝　１．６９ボルドー４．３４φ。

Ｖ、　”　−Ｖ、　＝　０．９１６ボルト・２．４３φ。

■、・　２φＩ＝０．７８ボルトか得られる。

図３Ａはアクセプタ濃度Ｎ、の種々の値について式１２をＦ（Ｏ≦Ｆ≦１）の関数としてプロットしたものである。図３Ｂは種々の基板アクセプタ濃度Ｎ、についてゲート電圧Ｖ１をＦの関数として０≦Ｆ≦１０の範囲に亘りプロ・ソトしたものである。

Ｆ＞１の場合、過剰キャリアは打込みチャネル内に存在し、これによりチャネル電流が増大する。Ｆ＞１に対しＶ、か直線性を示す。この直線性はフェルミＦＥＴの特に有用な利点である。

式１３Ａ−１３Ｄは慣例のＭＯＳＦＥＴと、理想的なフェルミＦＥＴ及びチャネル打込み中に誤差か導入される結果得られる浅いチャネル及び深いチャネルのフェルミＦＥＴのしきい値電圧の比較を示すものである。

■１−２φ、　公称フェルミＦ　Ｅ　Ｔ　（１３Ｂ）深いフェルミＦＥＴ　（１３Ｃ）図４を参照して本発明フェルミＦＥＴの製造方法を以下に説明する。図示の方法ではＰ型ポリシリコンゲートをＮチャネルフェルミＦＥＴに設ける。逆に、Ｎ型ポリシリコンゲートをＰチャネルフェルミＦＥＴに設ける。以下に詳述するように、金属−半導体接触電位かフェルミＦＥＴを含む任意のＦＥＴのしきい値電圧に著しい影響を及はし得る。しきい値電圧のこの変化を避けるために、ポリシリコンゲートを設ける。

先ず図４Ａにつき説明する。アクセプタ濃度Ｎ、を有するＰ型基板領域の１１の一部分か示されている。この基板領域はシリコン、サファイヤ又は他の基板上に成長させた４μの真性シリコンエピタキシャル層のマスクしてない部分内にドーパントを打込み、拡散させることにより形成することができる。厚い酸化層１７及び薄い酸化層１４も示されている。全てのＰチャネル装置はフォトレジスト材料（図示せず）で被覆すると共に、低エネルギーＮ型イオン（例えばリン又はヒ素）を矢印２６で示す方向に薄い酸化層１４を通してＰドープ基板の表面内に打込む。この打込みにより適切な深さＹ。を有するＮ型チャネル領域１５を得る。

この際、打込みドーズ量も平均ドーピング値か式３Ｃで定義されたＮ、′＝αＮ、の条件を満たすように割部する必要かある。Ｐチャネルの打込みは反対導電型のイオンを打込む点を除いて同様に実行し得る。この打込み工程はＰチャネル装置及びＮチャネル装置の双方に対し臨界的である。適切な打込みエネルギー及びドーズ量を達成するよう注意する必要かある。

図４Ｂにおいて、薄い酸化層１４を通してＰ又はＮチャネル１５を適切にマスクし打込んだ後に、全てのホトレジスト材料を除去し、真性ポリシリコン１８をウェファの全表面上に堆積する。

ウェファにはＰ及びＮチャネル領域の両方を設けることかできる点に注意されたい。これらの図にはＮチャネル領域のみを示すか、Ｐチャネル領域を次のようにして形成することかてきる。例えば予定のＰチャネル装置を含むウェファの領域をフォトレジスト材料でマスクすると共にＮチャネル装置を覆うポリシリコンは露出したままとする。次にＰ型イオン（例えばホウ素）を露出ポリシリコン閣内に打込んで真性ポリシリコンをＰり型に変換する。次にＰチャネル装置を覆うフォトレジストマスク材料を除去し、新しいホトレジスト材料のマスク層を全てのＮチャネル装置上に堆積する。次いてＮ型イオンをＰチャネル装置を覆う露出ポリノリコン内に打込んでこれらポリシリコン領域をＮ＝梨に変換する。両ドーパントの打込みエネルギーは所定の厚さのポリシリコン層に対し十分低くしてドーパントかこの層の全厚を貫通しないようにする必要かある。次にホトレジスト材料を除去する。次に全露出ポリシリコン表面をホトレジスト材料で被覆する。その厚さは十分に厚くして後続の打込みかこの障壁層の残在領域に侵入するのを阻止する。

図４０において、次に自己整列ポリゲートマスク２７を設ける。

このゲートマスクは打込みＰ及びＮチャネル装置の中心部に整列し、ポリシリコンゲートの境界を定める。次に露出障壁及びポリシリコン層の全てを、図４０に示すようにフォトレジスト層２７て覆われた、適切にドープされたポリシリコンゲート領域を残してエッチ除去する。

図４Ｄにおいて、次にホトレジスト材料をＰチャネル装置上に被覆してこれをマスクすると共に、トレイン及びソース接点領域１２及び１３並びにオプションの電界低減領域２８及び２９をＮチャネル装置内に打込む。電界低減領域２８及び２９の機能については後に説明する。次にこのフォトレジスト材料をＰチャネル装置から除去し、新しいフォトレジスト材料をＮチャネル装置上に被覆する。次にＰチャネル装置のＰ型ソース及びドレイン領域を打込む。次にＮチャネル装置をマスクするフォトレジストを除去し、Ｐチャネル装置のソース及びトレイン領域を形成する。

次に酸化工程により先に形成したポリシリコンゲートの側壁上に酸化物を形成すると共に打込み領域をアニールすることかできる。この酸化処理はソース及びトレイン領域上の酸化層を厚くする。残りの工程は慣例のＦＥＴ装置の既知の製造工程であるため説明を省略する。これらの工程はソース、トレイン、ゲート及び基板接点領域上の酸化層の除去、表面不活性化層の被覆及びこれら露出接点領域への接点金属の被覆である。

次に、ポリゲートドーピングを用いる本発明フェルミＦＥＴの他の製造方法について説明する。この方法では、Ｐ及びＮチャネルを適切にマスクし薄い酸化層を経て打込んだ後に、全てのフォトレジスト材料を除去し、Ｐ′″　ドープポリシリコン層を図４Ｂに示すようにウェファの全表面上に堆積する。Ｐ“ポリシリコンのドーパント濃度は十分に高くしてその表面にオーミイソク金属接点を形成し得るようにする。Ｐチャネル領域はＮチャネル領域と同様に次のようにして形成することかできる。予定のＮチャネル装置を含むウェファの領域をフォトレジスト材料でマスクし、Ｐチャネル装置を覆うポリシリコンを露出したままにする。

次にソリコン又はヒ素のようなＮ型イオンを露出ポリシリコン層内に打込んでＰ＋ドープシリコンをＮ゛型に変換する。Ｎ１ポリシリコンのドーパント濃度は十分に高くしてその表面にオーミイック金属接点を形成し得るようにする。

次にＮチャネル装置を覆うフオトレジスマスク材料を除去する。ドーパントの打込みエネルギーは所定の厚さのポリシリコン層に対し十分低くして打込みドーパントかこの層を貫通しないようにする。次にアニール処理してこの打込み濃度を一様にする。次にフォトレジスト材料を除去する。次に露出ポリシリコンの全表面をフォトレノスト材料で被覆する。その厚さは十分に厚くして後続の打込みかこの障壁層の残存領域に侵入しないようにする。次に自己整列ポリゲートマスクを設ける。残りの工程は前の方法と同一である。

フェルミＦＥＴチャネルのドーピング濃度チャネル打込み濃度Ｎ、＝αＮ、の効果はフェルミＦＥＴ装置のドレイン電流特性に著しい効果を及はす点にある。α ＝１の特定の場合に対するピンチオフ電圧については既に説明した。

この場合には打込み濃度を基板濃度に等しい濃度に限定する（式３Ｃ）と共に打込み深さをこの条件に固有の臨界値に限定する。以下に、１〉α〉１の範囲内の αに対するピンチオフ電圧の一般式を与える（図６）ｏ　Ｎ−＝１ｅ１７及びｃｚ＝０．２．１．０及び５．０の場合のＮチャネル装置の特性のコンピュータ計算プロットも図５Ａ〜５Ｃに示す。これらの図から、低いピンチオフ電圧を有するフェルミＦＥＴ装置はα〉■のとき得られることかわかる。好適値はα＝２である。このα値はサブミクロンチャネル長装置に対し高い相互コンダクタンスと低い飽和ドレインコンダクタンスを導く。

ヒンチオフ電圧の一般式は次の通りである。

ここで、図５Ａはチャネル長＝　Ｉ　ａｍ、μ。＝７５０、Ｎ、　＝　Ｉ　Ｘｌ０１７、Ｔｏ、＝２００人及びα＝０．２の場合についてドレイン電流及びドレイン電圧の関数としてプロットしたゲート電圧を示す。ゲート電圧はＯｖから出発して０．５ボルトのステップで示しである。

図５Ｂはα＝１．０を除き同一の条件の下で同一にプロットした特性を示す。図５０はα＝５．０の場合の同一の特性を示す。

図６のコンピュータ計算プロットはチャネル打込み濃度比αかフェルミＦＥＴ装置の電流上昇（低ドレイン電圧）特性に及ぼす影響を示す。図６ＡはＶ、＝ＩＶ、Ｌ＝０．５　μ、Ｚ＝３μｍ、Ｎ、＝５Ｘ１０”、１１　ｏｏ＝　１２００　、Ｅ　＋　＝２゜５×１０″Ｖ　／　ｏｎの場合についてドレイン電流をチャネル打込み濃度比αの関数として１ボルト／ステツプのゲートを圧で示すものである。図６ＢはＶｍ　＝０．５Ｖ、　Ｌ＝０．５　μｍ　５Ｚ＝３μｍ　、　ＮＡ　＝５Ｘ１０”、ｕｏｏ”　１２００　、Ｅ　Ｉ＝２．５　ＸＩＯ’　Ｖ／ａｎ（７）場合ニツイテドレイン電流をチャネル打込み濃度比αの関数としてｌボルト／ステップのゲート電圧で示すものである。変化の殆んとはα＝Ｎ。

／Ｎ、＜２において生じる。即ちドレイン抵抗値がαの増大に伴い減少する。Ｎ４は打込みチャネル不純物濃度であり、Ｎ。

は基板不純物濃度（イオン／ａｎ’）である。従って、フェルミＦＥＴ装置の設計においては約２，０のチャネル打込み濃度比を用いるようにすべきである。

図７は図ＩＡの打込みチャネル１５と基板１１との間の接合部を示す。打込みチャネルと基板との間の接合部におけるピーク電界Ｅ、及び電位φ。も示す。基板内の空乏領域の深さをＹ、とし、空乏化された打込みチャネルの深さをＹ、、とする。

ｅ。

φ０は表面電位φ、て表わすことかできる。図７から次式か得られる。

Ｅｏに式Ｉ５を代入すると： φ０の定義に基ついて次式か得られる。

同様にここで、打込み濃度Ｎ、（Ｙ）か深さにより変化する場合。

式２４全体にＹ、、を乗算すると、式２５の後者の積分は平均値を表わす。従って、従って、深さＹ。に対するチャネル打込みの必要条件はアニール処理後の深さの広がりを予測すると、式２８及び２９の積分は電荷が保存されるために同一であるはず基板内の空乏領域の深さＹＰは、総打込み電荷か変化しない表２及び３は種々の値のα及びＮ、に対する打込みチャネル深さＹｏ（ｏｎ）の値を示す。

表２ α＝　Ｎａ　／Ｎ、Ｙｏ（Ｎ、＝　ｌ　Ｘ　１０”）　ＹＯ（Ｎ、＝　Ｉ　Ｘ　１０”）１、０００００００　２．０８７８４５７Ｘ　１０−５７．１４６０５＋３　Ｘ　１０−’１．２５０００００　１．７６７７６５８ＸＩＯ−’　６．０４７４３６６ＸＩＯ−’１、５００００００　１．５３６０８２１　Ｘ　１０ −５５．２５２２９７５　Ｘ　１０−６１．７５０００００　１゜３５９７８６４Ｘ　１０−５４．６４７５９９０　ｘ　１０−６２、０００００００　１．２２０７７８６Ｘ　１０”　４．１７１０２７６　Ｘ　１０−’２、２５０００００　１．１０８１７２１　Ｘ　ＩＦ５３．７８５１２８３　ｘ　１０−’２．５００００００　１．０１４９９＋９Ｘ１０−５３．４６５９１６４Ｘ１０−６２．７５０００００　９．３６５４６８４ＸＩＯ−’　３．１９７２６８６Ｘ１０ −’３．０００００００　８．６９５５８２５Ｘ１０−’　２．９６７９２００Ｘ１０−’３．２５０００００　８．１１６６１２７ｘｌＯ−’　２．７６９７４９０ｘｌＯ−＠３．５００００００　７．６１１０５１９Ｘ１０−’　２．５９６７４４９ＸＩＯ−’３．７５０００００　７．１６５６４９１Ｘ１０−’　２．４４４３５９７ＸｌＯ−’４．０００００００　６．７７０］８２９Ｘ１０ −”　２．３０９０８５９Ｘ１０−”４．２５０００００　６．４１６６３７４ｘｌＦ’　２．１８８１７３８ｘｌＯ−’４．５００００００　６．０９８６３５３Ｘ１０−’　２．０７９４３６１　Ｘｌ０−”４、７５０００００　５．８１１０３７１　Ｘ　１０−’　１．９８１１１０５　Ｘ　１０−’５、０００００００　５．５４９６５３７ｘ　１０−’　１．８９１７６０８　ｘ　１０−’ ５．２５０００００　５．３１１０３５４ＸＩＯ−’　１．８１０２０４６Ｘ１０−’５．５００００００　５．０９２３１５０ｘｌＯ−’　１．７３５４５９３ｘｌＯ−’５、７５０００００　４．８９１０８９４Ｘ　１０−’　１．６６６７０１４　ｘ　１０−”表３ａ　”　Ｎ−’Ｎ、Ｙｏ（Ｎ、　”　３　ＸＩＯ”）　Ｙｏ（Ｎ、　＝　６　Ｘｌ０１６）０．５０００００００　２．０２２６８８５ＸＩＦ５１．４６４８３９８ＸｌＯ−６０，７５００００００１，５３９９１３９Ｘ１０−５１．１１４８４５１　Ｘｌ０−’１．０００００００　１．２５３７０３０Ｘ１０−５９．０７４３１０４Ｘ１０−’］、　２５０００００　１．０６１２７２４　Ｘ　１０−５７．６８０１６００　Ｘ　１０−’１、５００００００　９．２１９４９８０Ｘ　ＩＦ５６．６７０９８１７　Ｘ　１０−’］、　７５０００００　８．１５９６６３３Ｘ　ｌ（１”　５．９０３４２１４　Ｘ　１０−’２．０００００００　７．３２４＋９９０Ｘ１０−５５．２９８４３９５Ｘ１０−’２、２５０００００　６．６４７５５５５　Ｘ　ＩＦ５４．８０８５２１８　Ｘ　１０− ’’２．５００００００　６．０８７７４６３Ｘ　１０−５４．４０３２３８６　Ｘ　１０−’２、７５０００００　５．６１６５４０６　Ｘ　１０−５４．０６２１３２３　Ｘ　１０−＠３．０００００００　５．２＋４２１０４Ｘ１０− ５３．７７０９０８８ＸＩＣ１−’３、２５０００００　４．８６６５３００Ｘ　１０−５３．５１９２６１６　Ｘ　１０−’３、５００００００　４．５６２９６９３Ｘ　ＩＦ５３．２９９５６２４　Ｘ　１０−６３．７５０００００　４．２９５５５９７Ｘ１０−’　３．１０６０３９２Ｘ１０−’４、０００００００　４．０５８１５５０　Ｘ　１０−５２．９３４２４０２　Ｘ　１０−’４．２５０００００　３．８４５９３６２Ｘ１０−５２．７８０６７５２ＸＩＯ−’ ４．５００００００　３．６５５０６９４Ｘ１０−’　２．６４２５６７７ＸｌＯ−’４、７５０００００　３．４８２４６５５Ｘ　１０−５２．５１７６８０６　Ｘ　１０−’５、０００００００　３．３２５６０６９　Ｘ　ＩＦ５２．４０４１９０８　Ｘ　１０−’５、２５０００００　３．１８２４２０２ｘ　１０ −５２．３００５９７３　Ｘ　１０−’パンチスルー及びアバラン逃降服電圧の割部短チャネルＦＥＴの成功を妨げるける２つの電圧降服現象がある。トレインを取り囲む空乏領域境界が接地ソースを取り囲む空乏領域境界に接触するときパンチスルーが生ずる。この状懸はソース−基板接合に注入を生せしめる。ドレイン電圧かドしインと基板との間の接合部において電子−正孔対を発生させる値に到達すると衝突イオン化か生ずる。電子−正孔対の発生はアバランイ降服を生せしめトレイン電流の急増を発生する。

アバランイ降服かトレイン電流を増大すると基板電流が流れる。

本発明においては、基板ドーパントレベルとサブ拡散−ドレイン打込みドーピング濃度比に、とを同時に用いて両電圧降服を抑制する。

図８はパンチスルー及びアバラン之降服を抑制するサブ拡散領域を有するＦＥＴ構造を示す。Ｐドープ基板１１はアクセプタ濃度Ｎ、を有する。ソース及びドレイン領域１２及び１３は高ドープＮ型領域である。Ｎドープチャネル１５はドーピング濃度Ｎ。

を有する。好適実施例ではチャネルＩ５はフェルミＦＥＴの式３Ａの要件を満足するものとするか、慣例のＦＥＴを用いることもてきる。トナードーピング濃度Ｎ、＝に、Ｎ、を有するソース及びトレインサブ拡散領域２８及び２９をソース１２及びドレイン１３とそれぞれ関連させる。当業者であれば、パンチスルー及びアバラン之降服はソースよりもドレインにおいて起り易いため、トレインサブ拡散領域２９のみを用いてもよいこと明らかである。

サブ拡散打込みドーピング濃度比に、の値について説明する。

パンチスルー降服電圧を増大させるには基板ドーピング濃度Ｎ６を増大させる必要かある。他方、衝突イオン化による降服電圧は基板ドーピング濃度に逆比例する。この矛盾に対する解決策は、サブ拡散領域の基板近くにおけるドーパント濃度Ｋｄを基板−サブ拡散領域接合を検切るピーク電界が所定のドレイン電圧に対し最小になるように洞部するものである（図８）。

最終的には、所定のドレイン電圧に対し約３Ｘ１０５ポルト／ｃｍのイオン化電界にする。この目的はできるだけ高いドレイン電圧でフェルミＦＥＴ装置をこの電界値以下で動作させることにある。下記の式３３はアバランス降服電圧をイオン化電界Ｅ２、基板ドーピング濃度及び拡散ドーピング濃度比に、の関数として示すものである。

式（３４）はパンチスルーによる降服電圧Ｖ、を示す。これら降服電圧の基板ドーピング濃度に対する依存性は逆に作用する。

一方の降服電圧が増大すると他方の降服電圧が減少する。式３３及び３４か所定のサブ拡散濃度比に６に対し等しいとき最大基板ドーピング濃度か生ずる。ドレインサブ拡散濃度比ＫｄかフェルミＦＥＴの打込みチャネル領域の下側のドーノくント濃度に対しトレイン降服電圧に著しい効果を及ぼす。この効果を図９Ａに示す。濃度比に、の種々の値について降服電圧を示しである。

シリコンに対する公称値Ｅ１は基板ドーピング濃度Ｎ、の計算範囲ては室温て２．５　ｘｔｏ５Ｖ／ａｎである。チャネル長りは０．５μｍである。サブ拡散打込み深さＷ、、０の最小値（図８）を、■。

＝１０Ｖ及び６ｖのドルイン電圧で完全に空乏化するものと仮定して計算すると共にＮ、及びに、の関数として図９Ｄ及び９Ｅに示す。

図９Ａにはパンチスルー降服電圧（上昇曲線）及びアノくラン４降服電圧（下降曲線）かに、及びＮ、の関数として示されている。これら曲線の交点か両降服電圧を同時に最大にする最大基板ドーピングレヘルＮ、を決定する。濃度比に、は０．２＜Ｋｄくｌの範囲内である。Ｋａ＝０．２のとき高い降服電圧か生ずる。

チャネルは０．５μｍ長である。このチャネル長に対し２０ボルトの降服電圧を得ることかできること明らかである。イオン化電界はＥ、　＝２．５　ＸＩＯ３である。

図９Ｂもパンチスルー降服電圧（上昇曲線）及びアバランス降服電圧（下降曲線）を示す。これら曲線の交点が両降服電圧を最大にする最大基板トーピングレヘルＮ、を決定する。Ｋ、は０．２＜Ｋｄ＜１の範囲内である。Ｋ、＝０．２のとき最高降服電圧か生ずる。チャネルは０．３μ長である。このチャネル長に対し２０ポルトの降服電圧を得ることかできること明らかである。

図９Ｃはチャネル長Ｌ＝１μｍの場合のパンチスルー降服電圧（上昇曲線）及びアバラン埴降服電圧（下降曲線）を示す。図９Ｄ及び９Ｅは１０ボルト及び６ホルトのトレイン電圧で完全に空乏化される場合のサブ拡散領域の最小深さＷａＯを示す。最高ランニングパラメータはに、＝０．２である。最低ランニングパラメータはＫａ＝ｌである。

サブ拡ｈａ度比ｋａはチャネル長りの数値の約２倍にする必要かある。例えばＬ＝０．５μｍの場合にはＫｄ＝１にする。この場合には、Ｅ：　＝２．５　ｘｌＯ５Ｖ／ｃｍに対し降服電圧は約１０Ｖである。公称基板ドーパント濃度Ｎ、はＬ＝０．５μｍのチャネル長に対し４．６　ＸＩＯ”であり、Ｌ＝０．３μｍのチャネル長に対しＮ、　＝　８　Ｘｌ０１８てあり、且つＬ＝１μｍのチャネル長に対しＮ、　＝　２　ＸＩＯ＋６である。

フェルミＦＥＴのチャネル打込み比αは基板濃度Ｎ３及び所望のチャネル深さＹ。に基つく。αの公称値は約２．０である。

高ドープ１〜レイン及びソース接点拡散領域（図８）はチャネルと同一の深さにすると共に２００Ω／四以下の抵抗値を有するものとする必要がある。この深さの若干の許容度かチャネル打込み比αの選択により与えられる。例えばソース及びドルイン接点拡散領域をチャネル深さＹ。の２倍までとすることかできる。

基板電圧に伴うしきい値電圧か変化するフェルミＦＥＴ本体効果はチャネル打込み濃度比αにより著しく影響される。このαによる影響はフェルミＦＥＴに特有のもので、これをＮ、　＝Ｎ、　＝　５　ｘｌＯ”／ａｍ’の場合について図９Ｆに示す。図９ＦはランニングパラメータとしてＮ、＝５ＸＩＯ”及びチャネル打込み濃度比α＝ａ”　ｎ、　ａ　＝０．５を与えた場合のしきい値電圧を基板電圧の関数として示す。しきい値はα”０．７．　Ｔｏｘ＝　１２０人の場合にかなり平坦になる。

オーム接触接合電位補償オーミイック金属半導体接点の接合電位かしきい値電圧及びＦＥＴ設計に与える影響について説明する。図１０Ａ−１０Ｄは基板−金属接合、拡散−金属接合及びポリシリコンゲート−金属接合に生ずる種々の接触電位を示す。図１０Ａ−１０ＢはＮチャネル装置を示し、図１０Ｃ−１０ＤはＰチャネル装置を示す。

前述の解析ではドレイン、ソース及びゲート電圧は基板電位を基準にしている。

金属接触電位差の影響は含めてない。以下の解析から明らかとなるように、慣例のＦＥＴ装置及びフェルミＦＥＴ装置の双方に対し金属−ポリゲート接触電位を用いて金属一基板フラットバンド電圧を補償することかできる。Ｐチャネル及びＮチャネル装置の双方に対しドーピング極性及び濃度を適切に選択して基板接触電位を補償し、しきい値電圧のこの不所望な項を除去することかできる。

Ｎチャネル技術（図１０Ａ及びｌ０Ｂ）につき説明すると、基板１１に対する接点は基板１１の表面に設けた高ドープＰ″“領域２１上に金属２２を堆積することにより形成される。このＰ　＋０領域−金属接合間に電位か発生する。金属− Ｐ及びＮ型拡散領域接合に対するこの電位Ｖ　ｚｘは下式て与えられる。

Ｎ、はｐ　＋４領域のアクセプタ濃度、Ｎ６はドナー濃度及びＮＡは接触金属内の伝導電子の実効密度である。金属−半導体接合のオーミイック接触特性を達成するためには金属接点により生ずるｐ　＋＋領域内の空乏領域の深さを浅くして電子のつき抜けか生ずるように設計する必要かある。Ｐ＋＋領域内の空乏領域の深さは次の近似式で与えられる。

この空乏深さはつき抜は現象を維持するためには約１．５Ｘ１０−’Ｃｍ以下にする必要かある。Ｎ−＝１０”ａｎ−’及びＮ、　＝１０”ａｎ−３であるものとすると、Ｖ、、＝１．１７ボルト、Ｘ、　＝　１．１７Ｘ　１０−’−及び接合部の電界ＱＮ、　Ｘ　ｍ　／ｅ、　＝１．８７Ｘ１０”　Ｖ／ａｎになる。

アルミニウム基板接点を接地すると重要な結果か実現される。

この接地により基板電位が真の接地電位より低くなり、■１１−■１．になる。

従って、真のＭＯＳＦＥＴ　Ｌきい値電圧を評価するにはゲート電圧に対する基板電位を考慮する必要かある。図１０Ａにおいて、Ｎポリシリコンゲート−金属接触電位ＫＴ／ｑＩ！、　（Ｎ″／Ｎ、　）は無視てき（１５０ｍい、■、６に比較して小さいものとする。従って、ゲートを接地すると基板電圧に対しＶ、、＝１．０２ボルトの正味の正ゲート電圧か生ずる。これがため、総合ＭＯＳＦＥＴ　ｌ、きい値電圧は接触電位の差Ｖ　、　、　−Ｖ　、　、たけ減少することになる。Ｎポリゲートか設けられたソース接地のＮチャネルフェルミＦＥＴてはしきい値電圧Ｖ１はｖ、＝２φｌ　Ｖ　Ｉ　１になり、しきい値電圧か正味の負値になる。

図１０８ではポリゲート１８はＰ″１にドープされる。このポリゲート領域のドーピング濃度を基板ドーピング濃度に等しくし、且つ両接点２２及び２３にアルミニウムを用いるとポリシリコン−アルミニウム接触電位Ｖ１１は金属一基板接合電圧Ｖ　Ｉ　ｓに一致する。この場合にはデー１−電極２３を接地すると、接点により生ずる正味のしきい値電圧分はＶ、、−Ｖ、、＝Ｏになる。従って、Ｐポリシリコンゲートを設けたＮチャネルＭＯ３ＦＥＴにおいては接点により追加のしきい値電位か生ずることはない。ソース接地フェルミＦＥＴはＶ１＝２φ、のしきい値電圧を有するだけである。これかため、ＮチャネルフェルミＦＥＴ構造は接触電位かしきい値電圧に及はす影響を除去するためにＰポリシリコンゲートを必要とする。

Ｎチャネル装置のソース及びドレイン開放拡散電位■、はＶ。

＝Ｖｏ−Ｖ、、である。ここて、Ｖｏはソース又はトレイン拡散領域一基板接合電位である。接点１９から接点２２まての基板内の電位分布の積分は、両接点に同一の金属を用いる場合には零である。拡散領域−アルミニウム接点及び拡散領域一基板接点を接地すると拡散領域一基板接合か僅かに逆）くイアスされる。

図１０Ｃ及び１００にはＰチャネル装置か示されている。基板接点はＮｕ基板ｌｌの表面に打込まれたＮ　＋　（″領域２１上にアルミニウム２２を堆積して形成される。このオーム接触の接合電位ｖＩは式３８Ｂにより与えられ、これは両材料ともＮ型であるためである。従って、アルミニウム接点２２を接地すると、ゲートの下側の基板表面は接地電位より僅かに低（なる。

図１０Ｃではアルミニウム接点２３はＰポリシリコンゲートに接触する。この接点には図１０ＢのＰ基板−アルミニウム接点に生ずる接合電位Ｖ　Ｉ　ｚか発生する。従って、Ｐチャネルゲートを接地するとゲート電位か基板の表面電位より低い−Ｖ、１になる。

これはＰチャネル装置のしきい値電圧をこの接合電位たけ低くする。このしきい値電圧のオフセットは図１０Ｄに示す構造により除去される。この構造ではＰチャネル装置に対しＮポリゲートを用いる。アルミニウムーＮポリシリコン接合間の接合電位Ｖ　、＋　１はアルミニウムー基板接合電位■１．に等しくすることができる。Ｎポリゲート上のアルミニウム接点を接地するとゲート−基板電位か除去され、従って金属接点による不所望なしきい値電圧の項か除去される。

要するに、大きな接触電位がアルミニウムとＰ−半導体材料との間に存在する。

この接触電位かしきい値電圧の一部として導入されないようにするには次のＦＥＴ条件を満足させる必要かある。即ちＮチャネルＦＥＴはＰポリシリコンゲートを必要とし、ＰチャネルＦＥＴはＮポリシリコンゲートを必要とする。

上述したように打込みドーピングのマツチングをとることによりしきい値電圧並びに熱的に導入される変化を除去することかできる。当業者であれば、従来ては金属−半導体接触電位（フラットハンド電圧）かしきい値電圧に密接に関係することは無視されていたか全く理解されていなかったこと明らかである。

式（４０）および（４６）はＮおよびＰチャネル電界効果トランジスタ装置に対するしきい値電圧のすへての重要なソースｖ　＝Ｑ　金属ゲートの場合　（４３）ｇＶ　≧Ｏ金属ゲートの場合　（４９）ｇ従来の接地ソース型電界効果トランジスタに対しては４つの個別のしきい値電圧項か存在する。これらは左から右に向かって、表面電位φ８、酸化物電位Ｖ、８、基板−金属オーミック接点におけるフラットバンド電圧Ｖ　ｅ　ｌおよびポリシリコンゲートオーミック接点におけるフラットバンド電圧Ｖ　ｅ　ｔである。

ＮおよびＰチャネル装置に対し式４０および式４６を比較する所から明らかなように、両フラットバンド電圧項の極性は不変である。しかし、その大きさは相違する。

本発明フェルミ電界効果トランジスタ装置の設計によって酸化物電位Ｖ　６　Ｘ、即ち、式４０および４６の第２項を完全に除去する。しかし、フェルミ電界効果トランジスタのチャネルを常規値よりも大きなドーズ量で打ち込む場合には、酸化物電位項の分数か再び表われるかその極性はフェルミ電界効果トランジスタのしきい値電圧を変更することに関して以下に説明するように、式４０および４６に示される極性とは逆となる。

式４０および４６から明らかなように、基板および多重ゲートフラットハンド電圧の双方が互いに打ち消される場合にはフェルミ電界効果トランジスタに対するしきい値電圧は表面電位φ８まて減少する。式４３ないし４５はＮチャネル装置、即ち、金属ゲートおよびＮ３またはＰ″″″ポリシリコンゲートするポリゲートフラットバンド電圧Ｖｃｇを示す。式４８ないし５ＩはＰチャネル装置に対するポリゲートフラットハンド電圧を示す。Ｎチャネル装置にＰポリゲートを設け、Ｐチャネル装置にＮポリケートを設ける場合には、正味のフラットハンド電圧、ＶＬｂ＝Ｖｃ、−ＶＣ，は零に近似する。ポリゲートの表面のドーパント濃度はオーミック金属接点を得るために充分な程度高くする必要かある。ポリシリコンの固有のキャリア濃度Ｎｌ’は結晶シリコンのキャリア濃度よりもほぼ１桁大きい。このポリシリコンの固有のキャリア濃度Ｎｌ”は、３００ケルビン温度てほぼ１．８　Ｘ　Ｉ　Ｏ”ｃｍ−”である。この値は金属ポリゲート接合でフラットバンド電圧を計算する場合に用いる。

最後に、上記解析から明らかなように、従来のＮチャネルおよびＰチャネル電界効果トランジスタ装置は金属ゲートを用いることかできない。その代わりにこれら電界効果トランジスタ装置では対称製造を行いかつしきい値電圧を等しくするために、逆ドープされたポリゲートを設ける。しかし、フェルミ電界効果トランジスタ装置の設計のみによってしきい値を表わす式から酸化物電圧を除去し、これによって前述した性能の利点の全部を得ることかできる。上記解析は以下に示すように特定の零に適用することかできる。ケース１：金属ゲートＰおよびＮチャネルＭＯ３装置。

金属ゲートＮおよびＰチャネルＭＯ３装置のしきい値電圧は次式で表わすことかできる。

Ｎチャネル−基板接点のフラットバンド電圧ｙ　ｃｍはほぼ１．　ＯＶてあり、基板アクセプタ濃度Ｎ、に依存する。Ｐチャネル装置に対しては表面電位をφ８＝２φ１、従ってほぼ０．７Ｖとすると、ドナー濃度Ｎｄに依存してほぼ０．２Ｖとなる。Ｎチャネル装置に対するしきい値電圧は次式で示すようになる。

Ｐチャネル装置に対するしきい値電圧は次式で示すようになる。

酸化物電位項の全部はしきい値電圧を制御するために残存させる。Ｎチャネルの場合には酸化物電位は反転層でほぼ１．ＯＶとする必要かある。この電圧を得るためには２つのオプション、即ち、厚い酸化物を用いる、および／またはチャネル表面に追加のアクセプタイオンを打ち込むことかできる。Ｎチャネルしきい値電圧に対するこの解決策によって短いチャネルおよびボッｌ−電子効果に極めて敏感な装置を得ることができる。Ｐチャネル装置は他の問題を有している。即ち、酸化物電位か零の場合でもしきい値電圧か高すぎる。従来のＰチャネル装置の実際の解決はＮ−ポリ−ゲートを用いてフラットバンド電圧効果を除去することである。この結果を次式に示す。

ＰおよびＮチャネル装置に対しＮ−ポリ−ゲートを用いる。

ケースｌの場合のように、Ｐチャネル装置に対し正味のフラットバンド電圧を零とする。従ってそのしきい値電圧の式は次に示すようになる。

酸化物電位項の影響を減少するために、チャネル領域における基板の表面をドナーイオンで補償して酸化物電位項の影響を低減し得るようにする。

Ｎチャネル装置は他の問題を有している。正味のフラ・ノトノくンド電圧（−Ｖｃ、＋Ｖｃオ）はほぼ０．８ｖである。この場合のしきい値電圧は次式で表わすことができる。

酸化物電位項はチャネル領域のドナー濃度Ｎ、を増大させることによってケースｌの場合のように調整することかできる。ケースｌの場合のように、これは弱い解決策である。その理由は酸化物電位項か大きいため、その理由はかいまだ短いチャネルおよびホット電子効果に敏感であるからである。

ケース３・Ｐ−ポリゲートを有するＮチャネル装置およびＮ−ポリゲートを有するＰチャネル装置。

これらの組み合わせによってフラットバンド電圧を除去し、ＰおよびＮチャネル装置に対するしきい値電圧を平衡させるようにする。

Ｎチャネル装置に対し基板ドーピングＮ１を増大し、かつＰチャネルに対し基板ドーピングＮ、を増大することは短いチャネル装置に対するバンチスルー電圧を制御する１つの方法である。

しかし、この技術によれば、これを従来の電界効果トランジスタ装置に対し用いる場合、酸化物電位を増大し従って上記影響を最小にするために用いるチャネル表面の補償を必要とする。

ケース４逆にドープしたポリシリコンゲートを有するフェルミ電界効果トランジスタ。

ＮおよびＰチャネル装置に対するしきい値電圧は次式で表わすことかできる。

Ｖ　ｌ　ｆｉ　＝＋φ、＝２φ。

かように式が簡潔となる理由は酸化物電位を設計により零とし、かつ全てのフラットバンド電圧を消去し得るからである。これらの理想的な状況もちとでは、ＰおよびＮチャネルフェルミ電界効果トランジスタの双方はしきい値電圧に影響を与える事なく、パンチスルーおよびアバランシェエ降服に対し最適となるとともに相互コンダクタンスに対し最大とすることができる。

さらに重要なことはホット電子トラッピングを含む短いチャネル効果に対する不感性である。最後に、０．３μの短いチャネル長さで製造されたフェルミ電界効果トランジスタ装置は５ｖの標準電力供給電圧をスケールダウンする必要はない。

フェルミＦＥＴのしきい値電圧変更回路設計によってはデプレッションモードのフェルミＦＥＴ装置を製造するのが所望される。デプレッションモードの装置は、式３Ａにより規定される臨界的なイオン打込み深さを達成するのに必要とするのと同じ打込みエネルギーを維持しながらチャネルのイオン打込みドーズ量をファクタＧ１だけ増やす以外はエンハンスメントモードのフェルミＦＥＴ装置と同様に製造される。

ドーズ量をファクタＧまたけ増やす場合のＸ−０における表面電位を計算するのにポアソン式を用い、且つ公称打込み深さＹ。を決めることにより、デプレッションモード、即ち低しきい値装置に対するしきい値電圧Ｖ　Ｌ　ａを次式のように過剰打込みファクタＧ、により規定することができると言える。

上式５２を図１１Ａにプロットしてあり、これはシリコン基板を５ｅ１６アクセプタイオン／ｃｍ３でドープし、酸化物層の厚さを１２０人とする場合の様々な値のチャネル打込み／ファクタαに対する式５２をＧ１の関数としてプロットしたものである。負値を呈する全ての−きい値電圧値は打込みチャネルの非空乏化部分の導通に応答し得る等測的な仮想ゲート電圧に相当する。Ｎチャネル装置の場合にはチャネルを遮断するのに負電圧か必要である。例えば、基板の不純物濃度を５ｅ”／ｃｍ３、Ｇ＋　：＝４及びα＝２とすれば、エンハンスメント装置にしきい値電圧よりも１．３Ｖ高い実効ゲート電圧か供給されるかのようにチャネルは導通ずる。Ｎチャネルの導通を止めるには−１，３ボルトのゲート電圧か必要である。従って、図１１ＡはフェルミＦＥＴ装置かデプレッションモートの特性を有するか、又はその正のしきい値電圧かフェルミ値φ、以下に低くなるように変更するのに必要とされる追加の打込みドースファクタＧ１を規定している。

図１．１Ｂ及び図１１ＣにはＮチャネルフェルミＰＥＴ装置に対する正のしきい値電圧、即ちフェルミ値φ、以下のしきい値を達成し得ることを示しである。これは約２．０より小さい値に限定した過剰打込みドーズファクタＧ、を用いて達成する。図１１８はＶ、とＧ、のスケールを代えた以外は図１１Ａと同じパラメータを用いている。図１１ＣはＮ　ａ　−２ｅ　”とした以外は図１１Ａ及び図１１Ｂと同じパラメータを用いている。同じ過剰ドーズ処理を用いてＰチャネルフェルミＦＥＴ装置のしきい値電圧を下げることができる。Ｐチャネル装置には反対の電圧特性を用いるようにする。

ＦＥＴの実効チャネル長以前の解析には実効チャネル長Ｌ＊を用いた。この実効チャネル長の語源を、空乏領域が既にドレイン及びソース拡散領域を包囲している場合にゲート電圧を印加することによりチャネルを形成するのと関連（＝トナで説明する。

図１２Ａには、チャネルかなく、接地電位のソース１２及びドレインＩ３と、しきい値電圧以下の電圧をかけるゲート２３とを宵している空乏構造のＭＯＳＦＥＴを示しである。図１２Ａにはソース及びトレイン拡散領域１２及び１３のＰＮ接合により、これらの領域をそれぞれ囲む空乏領域３１及び３２を基板Ｉｌ内に示しである。拡散領域と基板との間の確率的接合個所の拡散部に接合電圧Ｖ。が現れる。この電圧により接合間のフェルミ電位が一定となる。急激な接合部に対する接合電圧Ｖ。を下記に示す。

ドレイン又はソース拡散領域からＰ形の基板内に延在する空乏領域（３１又は３２）の幅Ｗ、は次のように表わされる。即ち、トレイン及びソース拡散領域のドナー濃度Ｎ、かアクセプタ濃度Ｎ、よりも遥かに大きい場合には、式５３を単純化することができ、この単純化を式（５４）に用いると次のようになる。即ち、チャネル形成時におけるこれらの空乏領域の効果につき説明する。ゲート電圧をかけたら、均一の等電位状態が生じ、チャネルの下側の等電位線か拡散領域を既に囲んでいる等電位線と混じり合うようにする必要がある。この結果を図１２１１１に示しである。等電位基準を満足させるためには、ゲート電圧をかけたことによりゲート酸化物層の下側のイオン化Ｐ領域が拡散領域にまで延在しないようにする。これはチャネル１５がそうするのではない。

チャネル及びその関連する空乏領域がドレイン及びソース空乏領域内に浸入する距離Ｘ６は次のように計算することができる。接合部を急激なものとする場合におけるソース又はドレイン空乏領域の確率的接合からの距離に対する電圧の関係を図１３に示しである。

ポアソン式から、接合接点電位■。及び拡散空乏領域の端部から測定した位置Ｘにおける電位Ｖ（Ｘ）は次式のように表わされる。

ここに、Ｖｏ”ＫＴ／　ｑＬ−（Ｎ、Ｎｄ／Ｎ＋　”）　（５８Ａ）Ｘ＝Ｗｄ−８（５８Ｂ）Ｓ−チャネルと拡散領域の間隔　（５８Ｃ）Ｗ、及び■。によってＶ（Ｘ）に対する式５６及び５７を解くと次のよＷ。

式５８１１によって与えられる式を用いると、式５９は次のようになる。

Ｓを解くに当り、チャネル離間距離Ｓは位置Ｘにおける空乏領域の電位Ｖ（Ｘ）により次のように表わすことができる。

トレイン及びソース拡散領域を囲む空乏領域内に等電位線を確立させる（図１２Ｂ）ためには、電圧Ｖ（Ｘ）をチャネル領域の端部における電位φ、（Ｘ）に等しくする必要かある。φ、に対する式は以前にも示したが、便宜上下記に繰り返し記載する。

ここに、Ｗ、。は酸化物層の下側の基板内における空乏領域の深電位φ、は拡散空乏領域の電位Ｖ（Ｘ）と等しくする必要がある。

従って弐６２及び６０から次のようにある。

Ｓ／Ｗａに対する弐６４を解くと、空乏領域の幅に対するチャネルと拡散領域との間隔の比が次のように得られる。

φＳ　＝Ｖ０とすると、チャネル離間間隔がな（なることが上式６５から判る。

このためにはＮ−”　−Ｎａとする必要があり、これは決して起こり得ない状態である。実際上、表面電位φ、はゲート電圧のあらゆる実際値に対してフェルミ電位の２倍の値、つまり２φ、に近い値となる。これがため、式６５は便宜上次のように近似させることかできる。

従って、しきい値電圧ではチャネルの各端部に式６６により特定化される値を有するチャネル−拡散領域離間距離がある。このチャネル−拡散領域離間距離Ｓはアクセプタ濃度Ｎ、を高めるか、又は軽ドープドレイン及びソース延長領域を用いることにより空乏領域の幅Ｗ、を小さくすることによって最小化することかできる。

上述した解析ではトレイン及びソース拡散領域に電圧をかけ、　ないものとした。これらの領域に電圧Ｖをかけると拡散空乏領域の幅が大きくなる。この効果は、式６６により与えられる。

上記解析は印加電圧■。に対して繰り返すことができる。この結果、離間距離Ｓ ″、は電圧Ｖにより空乏領域の幅かＷａ　＞Ｗａ。

となること以外は弐６６と同じとなる。

従って、実効チャネル長Ｌ１は次式のように表わすことができる。

Ｌ”　＝Ｌ　（Ｓａ　＋Ｓ−）　（６９）ここに、Ｓ、は表面におけるチャネル −拡散領域の離間距離であり、Ｓ４はドレイン領域におけるチャネル−拡散領域の離間距離である。

チャネルが長い装置の場合、Ｓ、及びＳ、は厚さＬの僅か数分の１である。しかし、チャネルが短い装置の場合、（Ｓ、＋Ｓ、）は特にドレイン電圧を印加する場合に、拡散離間距離りのかなりを占めることになる。例えば、ドレイン電圧をＶ４≦Ｖ　ｄ　ｍ　ａ　Ｌとすると、チャネルのドレイン端における電圧はファクタ２φ＋／Ｖ。で増加する。従って、次のように表わされる。

Ｖ（ｘ）＝　（２φｔ　／Ｖｏ）　Ｖｔ　（７０）ピンチ−オフ電圧には次の条件を適用する。

（２φｒ　／Ｖｏ）　＝　（Ｖ、Ｖｔ　）　（７１）ピンチ−オフ電圧に対する式（７０）を解くと、文献に報告されている値よりも大きな値が得られる。即ち、ドレイン電圧がピンチ−オフ電圧以上となると、ドレイン拡散領域付近の空乏領域が拡がり、チャネル領域の端部がソース領域の方へと逆滑りして、電位の均衡を保って、Ｖ（Ｘ）＝　（Ｖ、　−Ｖｌ）となるようにする必要がある。この効果がドレインコンダクタンスの起源であり、即ち次式のように表わされる。

なお、２φＩ　＝ＶＯの場合には、ドレインコンダクタは０となる。

アクセプタ濃度Ｎ、か高過ぎる場合には、チャネルに隣接するトレイン拡散領域付近にて衝撃電離降服が比較的低いドレイン電圧で生ずる。

要するに、実効チヤネル長Ｌ＊のために、慣例のＦＥＴでは意図したチャネル領域付近におけるドレイン又はソース拡散領域を囲むセルフ空乏領域があるため、反転チャネルかドレイン又はソース拡散領域に接触することは決してない。チャネルを導通させるにはソースにキャリヤを注入する必要がある。実効チヤネル長Ｌ１はしよりもチャネル離間ファクタの和Ｓａ＋Ｓ−たけ短いことも明らかである。従って、チャネル縮小効果は、この効果を州立てるのに基板のドーピング濃度を高めなくても済むため、慣例の短チヤネルＦＥＴ装置にとっては有意義である。

Ｌ″はチャネル長及びドレイン電圧と共にしきい値電圧が変化する起源となる。

フェルミＦＥＥＴか総体的にこのような問題を除外することは当業者にとって明らかである。最後に、関連のＦＥＴではピンチ−オフ電圧が（Ｖ、−Ｖ、）よりもファクタＶ。／２φ【だけ大きくなるように設計している。

重ゲートフェルミＦＥＴＦ、ＥＴの多くの用途にとって、トランジスタを直列に接続する必要があることは当業者に明らかである。例えば、ＣＭＯ３（相補形ＭＯ３）論理技術はトランジスタを直列に接続して、本来ゼロのアイドル電力を維持しながら所望な論理機能を達成する必要がある。代表的な（非フェルミ）　ＦＥＴの場合、トランジスタの直列接続が回路の動作特性を様々に制限している。先ず各直列トランジスタに対するしきい値電圧は、総チャネル長が全直列トランジスタのチャネル長の和に等しい単一トランジスタのゲートに沿うしきい値電圧に高々相当するに過ぎない。これに対し、フェルミＦＥＴについて計算されるしきい値電圧は代表的なＰ及びＮチャネル装置に対するチャネルに沿う位置の関数として図１４に示すようになる。これから明らかなように、しきい値電圧は全チャネル長の８０％に沿ってＶｄｄ／２以下に留まる。上述したことに基づいて、本発明によればフェルミＦＥＴのチャネルのドレイン端に別のゲートを設け、その電位を常に完全なｒオン」電圧値にすることができる。特に、斯かる電位はＮチャネル装置にとっては電源電圧Ｖｄｄとし、Ｐチャネル装置に対しては接地電位とする。このゲートを加速電極と称し、これを図１５に２３ａにて示しである。１８ａはポリシリコンゲート接点である。

残りのゲート、即ちフェルミＦＥＴ装置のチャネルに沿って位置するゲートに対するしきい値電圧は加速ゲート技法を用いることにより実質上低減される。これにより、ターン・オン時の遅延が最小となる。直列接続したトランジスタのしきい値電圧の不一致は回路の応答時間を遅らせ、これは慣例のＣＭＯ３構造の各ゲート入力機能部の立上り時間に依存する。直列接続したトランジスタの電流可能出力は単一トランジスタの導通可能出力のＮ分の１に縮小する。スイッチング周波数はチャネル長の２乗に反比例し、従ってＮ２に反比例し、ここにＮは直列に接続されるトランジスタの個数である。これがため、応答時間はＣＭＯＳファン −インファクタの２乗、即ちＮ２で直接変化する。慣例のＦＥＴ　ｌ−ランジスタに沿う電圧降下分には、拡散領域が基板に接触していることによるチャネル両端部における空乏化電位の差か含まれる。フェルミＦＥＴ装置は斯かる電位降下を全くなくすため、関連のＦＥＴ装置よりもＣＭＯ５にとってずっと好適である。

フェルミＦＥＴの自己空乏化打込みチャネルに伝導キャリヤを充満させる非反転機構によって図１６Ａに示すマルチ−ゲートＦＥＴを構成することができる。図１６Ｂはビンチーオフ電圧で作動するマルチ−ゲート構造を示す。

斯かるマルチ−ゲート構造は論理回路又はＣＭＯ３のようにトランジスタを直列に接続する必要のある他の用途にとって理想的なものである。マルチ−ゲート構造は１つのトランジスタのチャネル領域を他のものから分離する拡散レール３３ａ、　３３ｂを有している。これらの拡散レールには直列に接続した個々のトランジスタによって必要とされるような接点金属を設ける必要がない。拡散レールの深さはソース及びドレイン領域の深さと同じとし、名目上その深さは形成されるチャネルと同じ深さＹ。とする。ソース、ドレイン及びレール領域の抵抗値は２００Ω／口以下とすべきである。ソース、ドレイン及びレール領域はチャネルよりも深く、例えばチャネルよりも２倍深くすることもできる。拡散レール領域を設けることにより拡散容量が低下し、１個のトランジスタ領域当りの拡散個所を減らすことができるため、回路が占めるスペースを最小にすることができる。

各ポリゲート領域の端部は幅がＷで、長さがＬのレール領域にオーバラップさせて、ゲート誘起チャネルに伝導キャリヤを充満させるようにする。図１６Ａは装置の最小化構造を示してなく、この場合にはレール幅Ｗをチャネルの長さしと同じとする。

基板バイアス電圧本発明によれば、フェルミＦＥＴの基板をバイアスするのに直流電圧を用いて、打込みチャネルの臨界深さＹｏをファクタＪ］＝「一＝＝Σ７丁５−だけ増大させることができる。このように打込みチャネルの深さを深くすることにより、バイアスをかけた場合にトレインの初期導通性が改善され、これは強制的に打込みを浅くして製造し易くするのに用いることができる。

チャネルは、フェルミＦＥＴ基準が満足され、即ち基板にバイアスをかけた場合に、ソース接地したフェルミＦＥＴのしきい値電圧で基板と薄い酸化物層との界面に垂直方向の電界が存在しないようにするために深くする必要がある。基板電圧Ｖ　＊　ｕ　ｂにより臨界的な打込み深さＹｏが変化する式は次の通りである。

につき前述したようなものである。

基板のバイアス電圧の極性は、拡散領域と基板との接合を逆バイアスする極性とする必要がある。従って、Ｎチャネル装置の場合には基板バイアス電圧を負とし、又Ｐチャネル装置の場合には基板バイアス電圧を正とする。基板バイアス電圧の値は高過ぎないようにする。その理由は、このバイアス電圧は拡散領域と基板との接合部に衝撃電離を最初に起こす最大ドレイン電圧を直線的に下げるからである。基板バイアス電圧は絶対値で２Ｖ以下とするのが最適であると考えられる。

図１９図１０及び図１６を参照するに、基板接点２２はこれらの図に示すように接地せずに、基板バイアス電圧Ｖ、。、を基板接点２２に供給するのが良い。本発明によるように基板にバイアス電圧を印加すると次のような利点がある。先ず、フェルミＦＥＴ基準をずっと維持しつつ、基板にバイアス電圧を印加する場合に、チャネルの深さが深くなってもフェルミＦＥＴ基準が満足される。

従って装置の製造が容易となる。さらに、好適実施例ではソース及びドレイン拡散領域の深さをチャネル打込みの深さと同じとするため、ソース及びドレインの拡散深さを深くして、基板にバイアスをかける場合のチャネルの深さに等しくするのが好適である。従って、Ω／口で測定されるソース及びドレイン拡散領域の抵抗値は低くなる。接地電位での拡散容量も、基板バイアス電圧により空乏層の深さが深くなるために低減する。基板をバイアスすることにより、接地面ノイズが基板と拡散領域との接合をランダムに順方向にバイアスするようなこともなくなる。ゲート容量も、それがチャネルの深さに反比例するために低減する。

基板をバイアスすることの欠点は、装置の相互コンダクタンスが基板バイアス電圧の増加に伴って低下すると云うことにある。しかし、基板をバイアスするフェルミＦＥＴ装置のトグルレートは、基板をバイアスしないフェルミＦＥＴと本来同じである。

その理由は、縮小容態ローディングが相互コンダクタンスの低下を補うからである。

パンチスルーを減らすための空乏境界の連続化数に説明したように、基板のドーパントレベル及び基板−ドレイン打込みドーパントファクタに４を用いて、フェルミＦＥＴ装置のパンチスルー及びアバランシェ降服の双方を同時に制御することができる。本発明によれば、しきい値電圧での基板中の空乏領域の深さが、ドレイン及びソース拡散領域の下側と、打込みチャネル領域の下側で同じ深さとなるようにすることによりＦＥＴ装置のパンチスルーをさらに低減させることができる。

空乏領域の深さの均等化はパンチスルーを制御する以外に、ドレイン電圧により要求される空乏電荷が空乏化チャネルの下側の平衡空間電荷と衝突しないようにもする。このような妨害現象は、ソース及びドレイン拡散領域の深さがチャネルの深さよりも大きい場合に起こる。

慣例のＭＯ３ＥＦＴでは強力な反転で誘起されるチャネルの深さが１００人程度であることは当業者に明らかである。金属接点を良好に設けることのできる拡散領域に対する実際の最小深さは約１０００人である。従って、関連のＭＯ３ＦＥＴ装置でパンチスルーを制御するのにチャネル−拡散領域の深さを等しくすることはできない。

フェルミＦＥＴにおけるパンチスルーは、ドレイン拡散領域を囲む空乏領域の境界がチャネル領域の下側を横切って、接地されているソース拡散領域を囲む空乏領域の特定の境界部分に達して触れる場合に生ずる。この接触が起こると、ソース拡散領域が少数キャリヤを注入し始め、パンチスルーが開始する。パンチスルーは、ソース拡散領域の下側の空乏領域の深さが基板内でチャネルのソース端の下側に誘起される空乏領域の深さよりも深くなる場合にしか起こらない。このような状態はＭＯ３装置では反転層が浅いために常に生ずる。

図１７Ａ及び図１７Ｂは、チャネル領域を基板に比べて軽度にドープする（図１７Ｂ）か、又は基板よりも高度にドープした（図１７Ａ）慣例のＭＯ３装置に対するパンチスルーのメカニズムを示している。軽ドープチャネル領域の場合には、ゲート電圧がしきい値以下となるとチャネル領域内にてパンチスルーが生ずる。これによりサブしきい値電流を無視する高い漏れ電流か生ずる。

高ドープチャネル領域の場合には、パンチスルーが先ずチャネル領域の下側にて生ずる。パンチスルーの断面を図１７に示してあり、これはトレイン拡散領域に対向するソース空乏境界領域であり、ここで、接線方向の空乏領域の境界干渉が発生する。

フェルミＦＥＴでは空乏領域の深さをソース及びチャネル領域の個所で連続させる。図１８はフェルミＦＩＥＴの断面図である。フェルミＦＩＥＴのドレイン及びソース電圧がゼロの場合にこれらの拡散領域間で、しかも深さがＹ。の打込みチャネルの下側における空乏領域の境界を４３にて示しである。

図１８に示すように、ソース１２およびドレイン２１の拡散深さはチャネル１５の深さＹｏとそれぞれ同じである。連続する空乏領域の境界・４３はパンチスルーの断面をなくし、これは基板にエンノーンスメントポケッＩ−領域４１及び４２を設け、これらのポケット領域内にソース拡散領域１２及びドレイン拡散領域２１をそれぞれ打込むようにして実現する。ポケット領域４１及び４２は基板と同じ導電形とし、且つ１・−ピングファクタβは基板よりも大きくする。ソース拡散領域１２の下側の空乏領域の深さは次式のように表わされる。

なお、この場合に空乏層の深さをポケット領域に留める場合にはＶ。は次のように表わされる。

Ｎ、＝基板の不純物濃度；Ｎ、＋＝反対導電形の拡散不純物濃度；Ｎ、＝真性キャリヤ濃度； β＝ポケット打込みファクタ。

フェルミチャネルの下側の空乏領域の深さは次のように表わα＝チャネル打込みファクタ；ｅ、＝基板の誘電定数パンチスルーはＷｄｌ＝Ｗｄｅの場合に阻止される。この条件はファクタβをとする場合に成立する。

Ｖｏ及びφ、に対する定義からすると、式（７７）の解は次のような超越式となる。

ポケット打込みファクタβに対する解法点を図１９にてプロットした２つの関数の交点に示しである。プロットするに当り、Ｎｄ＋＝　Ｉ　ＸＩＯ”、ｒ’Ｆ　＝　５　Ｘｌ０１５．　Ｎ１　＝１．５　ｘｌｏＩＱとし、且つαの範囲をα＝１〜５とした。

図１９から明らかなようにポケット打込みファクタβはあまり大きくない。例えば、α＝１ではβ＝２．８６．α＝２ではβ＝２．０６である。残存する電圧降服メカニズムはドレイン拡散領域の下側のこの拡散領域とポケット領域との接合個所で起こり得るアバランシェ降服だけであるから、ポケット打込みファクタβ の値は低いのか望まし１図２０は電離電界を２，５　Ｘｌ０５Ｖ／ｃｍとするポケット不純物濃度ファクタβの関数としてプロットしたアバランシェ降服電圧を示す。

例えば、基板の不純物濃度を５Ｘ１０”及びβ＝２．８６とする場合、ポケット領域の不純物濃度は１．４３Ｘ１０”とする。図２０によると、アバランシェ降服はチャネル打込みファクタをα＝　１．０゜β＝　２．８６とし、且つ基板ドーピングを５Ｘ１０”とする場合に１４ボルトにて生ずる。降服電圧はαが大きくなると高くなり、基板の不純物か増えると低下する。公称基板不純物濃度Ｎ、は約５　Ｘ　１０１５７　ｃｍ３である。この値は０．５μｍ以下のチャネル長に対して８Ｘ１０”に高めることができる。この範囲の基板ドーピングによってフェルミチャネルの深さＹｏを約２０００人にすることかできる。この深さは基板バイアス電圧及びこのバイアス電圧により補償されチャネル深さによりさらに深くすることかできる。

図２１Ａは、チャネル長及びチャネル幅を０．５μｍ１チャネル打込みファクタを２、基板ドパント濃度を５Ｘ１０”アクセプタ／、ｃｍ３、薄い酸化物層の厚さを１２０人、拡散ポケット領域のドパント濃度をｌＸｌ０”アクセプタ／　Ｃｍ３、チャネルの深さを１６８２人とする場合のＮチャネルフェルミＦＥＴのドレイン電流とトレイン電圧をコンピュータで計算してプロットした図である。

図２１１３はチャネル長及びチャネル幅が０．５μｍのＰチャネルフェルミＦＥＴについてドレイン電流及びドレイン電圧をプロットした図である。この図２１Ｂは反対導電形の材料を用いた以外は図２１Ａの場合と同じパラメータを用いた。

フェルミＦＥＴにおけるチャネル漏れ電流の計算につき説明する。主漏れ電流はゲート電圧がしきい値電圧以下の時にソースとドレインとの間に流れる。この漏れ電流はチャネル空間電荷領域内に流れる。発生電流密度は本来真性値ＮＩである。シリコンの場合にはＮ　＋　＝　１．５　ｘ　１０”　／ｃｍ”である。チャネルの下側の空間電荷領域は基板領域に接しているドレイン又はソース拡散領域を横切ってキャリヤが拡散しないように調整する。この領域内の拡散速度はキャリヤの寿命により制限される。この領域内の漏れ電流値はチャネル領域の漏れ電流に比べて数桁低い値であるため、無視することができる。

ドレイン電圧を印加した場合のチャネル漏れ電流は次のように計算することができる。この解析に当たっては、ソースは接地電位にあるものとする。チャネル漏れ電流ＩＬは次のように定義される。

面積Ａはチャネルの深さＹｏとチャネルの幅Ｚとの積である。

この解析の目的のために、ドリフト及び拡散項は等しいものとする。これがため次式か成立する。

ｄＮ／ｄｘをめるには、 ■＝μＥ＋　’　（８４）しきい値電圧以下では、チャネル内の横方向の電界はＶｄ　／してあり、ここにＶ４はドレイン電圧であり、Ｌはチャネル長である。

従って次のようになる。

式（８０）から拡散電流を計算する。即ち、式（８７）を評価する際には注意する必要がある。所定のドレイン電圧Ｖ、の場合には移動度μを任意の値にしてはならない。

実際上、ドレイン電圧か臨界値以上になると、空乏化チャネル内のキャリヤか熱飽和速度Ｖ、、　＝　１　ｘｌＯ’ｃｍ／秒に達する。従って、最大漏れ電流を次式のように飽和速度によって表わすのか一層適切である。

ＩＬ　＝２Ｙｏ　ｚ、　Ｖａａｔ　Ｎｌ　（８８）チャネル深さＹ。は次のように表わされる。

１．５　Ｘｌ０１０．　ａ＝　１．　Ｙ、　＝２．９　ＸＩＯ”−５ｃｍとして式（８８）を査定すると、漏れ電流は１．５　Ｘｌ０−”アンペアとなる。

λＩＯ３ＦＥＴ装置とは異なり、この漏れ電流はしきい値電圧以下のゲート電圧には本来無関係である。フェルミＦＥＴに対するしきい値電圧は表面電位φ、に等しいゲート電圧値として定義される。測定される漏れ電流は予測値よりも高くなり得る。その主たる理由は、チャネルの打込み後に成る程度格子欠陥が生じ、これか実効真性キャリヤ濃度を高めるからである。

図２２Ａ〜２２ＦはＭＯＳＦＥＴ及びフェルミＦＥＴの双方に対するドレインコンダクタンスをトレイン及びゲート電圧の関数として示したものである。測定量は２Ｖのドレイン電圧でのドレインコンダクタンスに対する初期ドレインコンダクタンスの比である。

例えば、フェルミＦＥＴの比はＭＯＳＦＥＴの比の３倍よりも大きい。

本発明は上述した例のみに限定されるものでなく、幾多の変更を加え得ること勿論である。

Ｖｓ　、、□　Ｖｇ　−ＯＶｄ　−ＯＶｓ−ｏＶｇ　＞　ＶＩ　Ｖｄ　−０Ｆｉｇｕｒｅ　２−△　ｆ＋ｔ４ル４大ＢＦｉｇｕｒｅ　２−Ｅ３　李、ｅＪ手ｐｆｌＬ杖ＨＦＩＧ、２−ＣＩ：西＋ｗ＃ｎ、ＭＵＦｌｑｕｒｅ　２−Ｄ工／バンズＦ＋ヤ半ル状ゼオ、Ｉ叶Ｆ＝Ｎｐ舛／ＮａＦｌｇｕｒｅ　Ｊ−ＡＦｌｇｕｒｅ　４ＢＦｌｇｕｒｏ　４ＤＦｉｇｕｒｅ　５ＣＦｉｇｕｒｅ　６ＡＦｉｇｕｒｅ　６ＢＳ′蛋ター値、Ｖ芝（声ｍ１ｓｕｔｑ　ハＩ／＋スルーｌプ７へう／／鐸Ｖ電反村にｄｂ゛鳩Ｆｉｇｕｒｅ　９ＡＦｌｇｕｒｅ　１０ＣＦｉｇｕｒｅ１００ＦｌｏｏＦｌ　１１　ＡＦｉｇｕｒｅ　１２Ｂｆ圧Ｆｉｇｕｒｅ　１３Ｆｌｇｕｒｅ　１４Ｆｌｇｕｒｏ　１０ボケ、トオＴ結−・ファクタρ Ｆｌｇｕｒｏ　１９Ｆｌｌ電電圧”１ｇｕｒｅ　２０ドレイン電圧（ホ“ンしトンＦｌｇｕｒｏ　２仏ドレイ７電ｆｉ（ボルト）Ｆｌｇｕｒｏ　２１Ｂシ）−千− Ｆｌｇｕｒｅ　２２Ａミリー千− Ｌ　＝　Ｚ　−１，０ｍｍ、Ｎａ−５ｅ１５．　、　Ｔａｘ−１２０Ａ　ＭＯＳＦＥＴＦｌｇｕｒｅ　２２１１Ｓリ−七− Ｌ　＝　Ｚ　＝　０．５ｍｍ、Ｎａ＝５ｅ　１５．　、　Ｔｏｘ−１２０Ａ　ＭＯＳＦＥＴＦｌｇｕｒａ　２２Ｃ；　ｒ−ｔ− Ｌ　−Ｚ　−０，５ｍｍ、Ｎａ＝５ｅ１５９．Ｔｏｘ−１２０Ａ　７ｐルミ　ＦＥＴ　ＮＦｌｇｕｒｏ　２２Ｄミリ−そ− Ｌ　−Ｚ　＝　０．５ｍｍ、Ｎａ＝５ｅ　１５．に−３Ｔｏｘ−１２０Ａ　７エルミ　ＦＥＴ　ＰＳり一七− Ｌ　＝　Ｚ　−０，５ｍｍ、Ｎａ＝５ｏ１５．　Ｔｏｘ−１２０Ａ　ＭＯＳＦＥＴ　ＰＦｉｇｕｒｅ　２２Ｆ国際調査報告１１１＋＊ｌ’階師−ムーＭ、、、、ＩＩ＋＋、ＰＣＴ／ＵＳ　９０１０１１５Ｂｗ−ｍ−ｍ　Ｍｅｂｅａｍ、Ｎａ　ＰＣＴ／ＵＳ　９０１０１１５ＢＳ＾　３５５２８

Claims

【特許請求の範囲】

１．第１のドーパント濃度に不純物がドープされ、第１の表面を有する半導体基板と、前記半導体基板の第１表面に形成したソース領域及びドレイン領域と、前記半導体基板の第１表面のソース領域とドレイン領域との間に形成され、前記第１の表面から予め定めた深さを有し、第２のドーパント濃度にドープされたチャネルと、前記半導体基板の第１表面上に前記チャネルと隣接するように形成したゲート絶縁層と、前記ソース領域、ドレイン領域及びゲート絶縁層に対してそれぞれ電気的に接続を行なうためのソース接点、ドレイン接点及びゲート接点とを具え、少なくとも前記第１及び第２のドーパント濃度並びに前記チャネルの予め定めた深さを、前記チャネルとゲート絶縁層との間の第１表面の電界が零となるように選択したことを特徴とする電界効果トランジスタ。
２．請求項１に記載の電界効果トランジスタにおいて、前記半導体基板中に前記ドレイン領域と隣接するドレインサブ拡散領域をさらに有し、このドレインサブ拡散領域が前記ドレイン領域と同一の導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ドレイン領域と基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
３．請求項２に記載の電界効果トランジスタにおいて、前記基板中に前記ソース領域と隣接するソースサブ拡散領域をさらに有し、このソースサブ拡散領域が前記ドレインサブ拡散領域と同一の導電型で前記第１のドーパント濃度の前記倍数倍のドーパント濃度を有することを特徴とする電界効果トランジスタ。
４．請求項１又は２に記載の電界効果トランジスタにおいて、前記半導体基板が第１導電型の第１半導体材料で構成され、前記ゲート接点が前記第１導電型の第１半導体材料で構成されると共に、前記第１ドーパント濃度にドープされ、前記半導体基板に対して電気的接続を行なうための基板接点をさらに有することを特徴とする電界効果トランジスタ。
５．請求項４に記載の電界効果トランジスタにおいて、前記半導体基板を１００配向を有する単結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
６．第１のドーパント濃度に不純物がドープされ、第１の表面を有する半導体基板と、前記半導体基板の第１表面に形成したソース領域及びドレイン領域と、前記半導体基板の第１表面のソース領域とドレイン領域との間に形成され、前記第１の表面から予め定めた深さを有し、第２のドーパント濃度にドープされたチャネルと、前記半導体基板の第１表面上に前記チャネルと隣接するように形成したゲート絶縁層と、前記ソース領域、ドレイン領域及びゲート絶縁層に対してそれぞれ電気的に接続を行なうためのソース接点、ドレイン接点及びゲート接点とを具え、少なくとも前記第１及び第２のドーパント濃度並びに前記予め定めた深さを、電界効果トランジスタに対して前記半導体基板のフェルミィ準位の２倍のしきい値電圧が生ずるように選択したことを特徴とする電界効果トランジスタ。
７．請求項６に記載の電界効果トランジスタにおいて、前記半導体基板中に前記ドレイン領域と隣接するドレインサブ拡散領域をさらに有し、このドレインサブ拡散領域が前記ドレイン領域と同一の導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ドレイン領域と基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
８．請求項７に記載の電界効果トランジスタにおいて、前記基板中に前記ソース領域と隣接するソースサブ拡散領域をさらに有し、このソースサブ拡散領域が前記ドレインサブ拡散領域と同一の導電型で前記第１のドーパント濃度の前記倍数倍のドーパント濃度を有することを特徴とする電界効果トランジスタ。
９．請求項６又は７に記載の電界効果トランジスタにおいて、前記半導体基板が第１導電型の第１半導体材料で構成され、前記ゲート接点が前記第１導電型の第１半導体材料で構成されると共に、前記第１ドーパント濃度にドープされ、前記半導体基板に対して電気的接続を行なうための基板接点をさらに有することを特徴とする電界効果トランジスタ。
１０．請求項９に記載の電界効果トランジスタにおいて、前記半導体基板を１００配向を有する単結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
１１．第１ドーパント濃度にドープされ、第１の表面を有する半導体基板と、前記半導体基板の第１表面に形成したソース領域及びドレイン領域と、前記半導体基板の第１のソース領域とドレイン領域との間に形成され、前記第１表面から予め定めた深さを有し、第２のドーパント濃度にドープされると共に、前記ソースからドレインまでの予め定めた長さを有するチャネルと、予め定めた厚さを有し、前記第１表面上に前記チャネルと隣接するように形成したゲート絶縁層と、前記ソース領域、ドレイン領域及びゲート絶縁層に対してそれぞれ電気的接続を行なうためのソース接点及びゲート接点とを具え、電界効果トランジスタとして少なくとも前記第１及び第２のドーパント濃度並びに前記予め定めた深さを、前記予め定めた長さ及び前記予め定めた厚さに対して依存しないしきい値電圧が生ずるように選択したことを特徴とする電界効果トランジスタ。
１２．請求項１１に記載の電界効果トランジスタにおいて、前記半導体基板中に前記ドレイン領域と隣接するドレインサブ拡散領域をさらに有し、このドレインサブ拡散領域が前記ドレイン領域と同一の導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ドレイン領域と基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
１３．請求項１２に記載の電界効果トランジスタにおいて、前記基板中に前記ソース領域と隣接するソースサブ拡散領域をさらに有し、このソースサブ拡散領域が前記ドレインサブ拡散領域と同一の導電型で前記第１のドーパント濃度の前記倍数倍のドーパント濃度を有することを特徴とする電界効果トランジスタ。
１４．請求項１１又は１２に記載の電界効果トランジスタにおいて、前記半導体基板が第１導電型の第１半導体材料で構成され、前記ゲート接点が前記第１導電型の第１半導体材料で構成されると共に、前記第１ドーパント濃度にドープされ、前記半導体基板に対して電気的接続を行なうための基板接点をさらに有することを特徴とする電界効果トランジスタ。
１５．請求項１４に記載の電界効果トランジスタにおいて、前記半導体基板を１００配向を有する単結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
１６．第１のドーパント濃度Ｎａにドープされ、第１の表面を有し、誘電定数ｅａ及び温度Ｔ°ＫにおいてＮｉの真性キャリヤ密度を有する第１導電型の半導体基板と、前記半導体基板の第１表面に形成した第２導電型のソース領域及びドレイン領域と、前記半導体基板の第１表面のソース領域とドレイン領域との間に形成したチャネルと、前記半導体基板の第１表面上に前記チャネルと隣接するように形成したゲート絶縁層と、前記ソース領域、ドレイン領域及びゲート絶縁層に対してそれぞれ電気的接続を行なうためのソース接点、ドレイン接点及びゲート接点とを具え、前記チャネルが前記第１のドーパント濃度Ｎａのα倍の第２のドーパント濃度にドープされると共に、前記第１の表面から予め定めた深さＹｏを有し、ここで、 φｓ＝（ＫＴ／ｑ）ｌｎ（Ｎｓ／Ｎｉ）２＋（ＫＴ／ｑ）ｌｎαとし、ｑ＝１．６×１０−１９クーロンとし、Ｋ＝１．３８×１０−２３ジュール／°Ｋとした場合に、前記Ｙｏを、Ｙ０＝√（（２ｅｓφｓ）／（ｑＮｓα（α＋１）））とするように構成したことを特徴とする電界効果トランジスタ。
１７．請求項１６に記載の電界効果トランジスタにおいて、前記半導体基板中に前記ドレイン領域と隣接するドレインサブ拡散領域をさらに有し、このドレインサブ拡散領域が前記ドレイン領域と第２導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ドレイン領域と基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
１８．請求項１７に記載の電界効果トランジスタにおいて、前記半導体基板中に前記ソース領域と隣接するソースサブ拡散領域をさらに有し、このソースサブ拡散領域が第２導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ソース領域と基板との間のパンチスルー降服電圧及びアバランシェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
１９．請求項１６又は１７に記載の電界効果トランジスタにおいて、前記ゲート接点が前記第１導電型の半導体基板と同一の半導体材料で構成されると共に前記第１のドーパント濃度にドープされ、前記半導体基板に対して電気的接続を行なうための基板接点をさらに有することを特徴とする電界効果トランジスタ。
２０．請求項１９に記載の電界効果トランジスタにおいて、前記半導体基板を単結晶シリコンで構成し、前記ゲート接点を多結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
２１．請求項１６に記載の電界効果トランジスタにおいて、前記倍数αを２に等しくしたことを特徴とする電界効果トランジスタ。
２２．請求項１６に記載の電界効果トランジスタにおいて、前記第１のドーパント濃度Ｎａが、５×１０１５イオン／ｃｍ３と１×１０１７イオン／ｃｍ３との間にあることを特徴とする電界効果トランジスタ。
２３．請求項１６に記載の電界効果トランジスタにおいて、前記ソース領域及びドレイン領域が、前記第１の表面から前記Ｙｏの２倍以下の予め定めた深さを有することを特徴とする電界効果トランジスタ。
２４．請求項１６に記載の電界効果トランジスタにおいて、前記ソース領域及びドレイン領域が、前記第１の表面からＹｏに等しい予め定めた深さを有することを特徴とする電界効果トランジスタ。
２５．請求項１６又は１７に記載の電界効果トランジスタにおいて、前記チャネルには、前記予め定めた深さＹｏを達成できるエネルギーで第２導電型の別のドーパントがドーズファクタＧｉでドープされ、これによりデプレッションモードの電界効果トランジスタを構成することを特徴とする電界効果トランジスタ。
２６．請求項２５に記載の電界効果トランジスタにおいて、Ｖｔ＝φｓ−Ｇｉ［（φｓ／（α＋１）＋（ｌ／Ｃｉ）√（２ｑＮｓｅｓ（α／α＋１）φｓ）］φ ｓ＝２φｒ＋（ＫＴ／ｑ）ｌｎ（α）φｒ＝（ＫＴ／ｑ）ｌｎ（Ｎｓ／Ｎｉ）Ｃｉ＝ｅｉ／ＴｏｘＴｏｘ＝絶縁体の厚さｅｉ＝絶縁体の誘電定数とし、ここで、Ｔｏｘをゲート絶縁層の厚さとし、ｅｉを前記ゲート絶縁層の誘電定数とした場合に、前記ドーズファクタＧｉが、デプレッションモード電界効果トランジスタのしきい値電圧Ｖｉが零よりも大きくなるように制御されることを特徴とする電界効果トランジスタ。
２７．請求項２５に記載の電界効果トランジスタにおいて、前記ドーズファクタＧｉを値αとしたことを特徴とする電界効果トランジスタ。
２８．請求項２５に記載の電界効果トランジスタにおいて、前記ドーズファクタが、前記ソース領域とドレイン領域との間のチャネル長の２倍に等しい値を有することを特徴とする電界効果トランジスタ。
２９．第１の表面を有し、第１のドーパント濃度にドープされている第１導電型の第１の半導体材料の基板と、前記基板の第１の表面に形成した第２導電型のソース領域及びドレイン領域と、前記基板の第１表面のソース領域とドレイン領域との間に形成された第２導電型のチャネルと、前記第１の表面上に前記チャネルと隣接するように形成したゲート絶縁層と、前記ソース領域及びドレイン領域に対してそれぞれ電気的接続を行なうためのソース接点及びドレイン接点と、前記基板に対して電気的接続を行なうと共に基板接点電位を発生させる基板接点と、前記基板接点電位と等しい大きさで反対極性のゲート接点電位を発生させる導電型及びドーパント濃度を有するように選択され、前記ゲート絶縁層に対して電気的接続を行なうための半導体ゲート接点とを具え、前記ゲート接点電位及び基板接点電位とが互いに相殺されるように構成したことを特徴とする電界効果トランジスタ。
３０．請求項２９に記載の電界効果トランジスタにおいて、前記半導体ゲート接点を、前記第１導電型で第１のドーパント濃度に不純物がドープされた前記第１の半導体材料で構成したことを特徴とする電界効果トランジスタ。
３１．請求項２９に記載の電界効果トランジスタにおいて、前記半導体基板を単結晶シリコンで構成し、前記ゲート接点を多結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
３２．請求項２９に記載の電界効果トランジスタにおいて、前記基板接点が、基板上に形成した第１金属から成る層を有し、前記半導体ゲート接点が、前記半導体ゲート接点上に形成した前記第１金属から成る層をさらに有することを特徴とする電界効果トランジスタ。
３３．請求項３２に記載の電界効果トランジスタにおいて、前記第１金属をアルミニウムとしたことを特徴とする電界効果トランジスタ。
３４．請求項２９に記載の電界効果トランジスタにおいて、前記電界効果トランジスタをフェルミ電界効果トランジスタとしたことを特徴とする電界効果トランジスタ。
３５．請求項３２に記載の電界効果トランジスタにおいて、前記第１ドーパント濃度を、前記第１金属に対してオーミックコンタクトが形成されるように十分に高い濃度としたことを特徴とする電界効果トランジスタ
３６．第１の表面を有し、第１のドーパント濃度Ｎａにドープされている第１導電型の第１の半導体材料の基板と、前記基板の第１の表面に形成した第２導電型のソース領域及びドレイン領域と、前記基板の第１表面のソース領域とドレイン領域との間に形成された第２導電型のチャネルと、前記第１の表面上に前記チャネルと隣接するように形成したゲート絶縁層と、前記ソース領域及びドレイン領域に対してそれぞれ電気的接続を行なうためのソース接点及びドレイン接点と、前記ゲート絶縁層に対して電気的接続を行なうためのゲート接点と、前記半導体基板中に前記ドレイン領域と隣接するように形成され、このドレインサブ拡散領域が前記第２導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ドレイン領域と基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
３７．請求項３６に記載の電界効果トランジスタにおいて、前記電界効果トランジスタをフェルミィしきい値電界効果トランジスタとしたことを特徴とする電界効果トランジスタ。
３８．請求項３６に記載の電界効果トランジスタにおいて、前記基板中に前記ソース領域と隣接するソースサブ拡散領域をさらに有し、このソースサブ拡散領域が前記ドレインサブ拡散領域と同一の導電型で前記第１のドーパント濃度の前記倍数倍のドーパント濃度を有することを特徴とする電界効果トランジスタ。
３９．請求項１，６，１１，１６，２９又は３６に記載の電界効果トランジスタにおいて、前記ソース領域及びドレイン領域が、オーミィック金属接点を形成できる程度に十分に高いドーパント濃度を有することを特徴とする電界効果トランジスタ。
４０．請求項１，６，１１，１６，２９又は３６に記載の電界効果トランジスタにおいて、前記ソース領域及びドレイン領域の抵抗を２００Ω／□以下としたことを特徴とする電界効果トランジスタ。
４１．請求項１，６，１１，１６，２９又は３６に記載の電界効果トランジスタにおいて、前記ゲート絶縁層及びゲート接点が、前記第１表面に形成したソース領域及びドレイン領域と僅かにオーバラップすることを特徴とする電界効果トランジスタ。
４２．請求項１，６，１１，１６，２９又は３６に記載の電界効果トランジスタにおいて、前記ゲート絶縁層を、前記半導体基板の酸化物で構成したことを特徴とする電界効果トランジスタ。
４３．請求項１，６，１１，１６，２９又は３６に記載の電界効果トランジスタにおいて、前記半導体基板を、１００配向を有する単結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
４４．第１のドーパント濃度に不純物がドープされ、第１の表面を有する半導体基板と、前記半導体基板の第１表面に形成したソース領域及びドレイン領域と、前記半導体基板の第１表面のソース領域とドレイン領域との間に形成され、第２のドーパント濃度にドープされ、前記第１の表面から予め定めた深さを有すると共に、レール領域によって互いに分離されている複数のチャネルと、前記基板の第１表面に前記チャネルと隣接するように形成したゲート絶縁層と、前記ソース領域及びドレイン領域に対して電気的接続を行なうためのソース接点及びドレイ接点と、前記複数のチャネルの各々の上にそれぞれ形成され、前記ゲート絶縁層に対して電気的接続を行なうための複数のゲート接点とを具え、少なくとも前記第１及び第２不純物濃度並びに前記チャネルの予め定めた深さを、前記チャネルとゲート絶縁層との間の第１表面の電界が零となるように選択したことを特徴とする電界効果トランジスタ。
４５．請求項４１に記載の電界効果トランジスタにおいて、前記半導体基板中に前記ドレイン領域と隣接するドレインサブ拡散領域をさらに有し、このドレインサブ拡散領域が前記ドレイン領域と同一の導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ドレイン領域と基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
４６．請求項４５に記載の電界効果トランジスタにおいて、前記基板中に前記ソース領域と隣接するソースサブ拡散領域をさらに有し、このソースサブ拡散領域が前記ドレインサブ拡散領域と同一の導電型で前記第１のドーパント濃度の前記倍数倍のドーパント濃度を有することを特徴とする電界効果トランジスタ。
４７．請求項４４又は４５に記載の電界効果トランジスタにおいて、前記半導体基板を第１導電型の第１の半導体材料で構成し、前記複数のゲート接点を、前記第１のドーパント濃度にドープされた第１導電型の第１の半導体材料で構成し、さらに前記基板に対して電気的接続を行なうための基板接点を有することを特徴とする電界効果トランジスタ。
４８．請求項４７に記載の電界効果トランジスタにおいて、前記半導体基板を１００配向を有する単結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
４９．第１のドーパント濃度に不純物がドープされ、第１の表面を有する半導体基板と、前記半導体基板の第１表面に形成したソース領域及びドレイン領域と、前記半導体基板の第１表面のソース領域とドレイン領域との間に形成され、第２のドーパント濃度にドープされ、前記第１の表面から予め定めた深さを有すると共に、レール領域によって互いに分離されている倍数のチャネルと、前記基板の第１表面に前記チャネルと隣接するように形成したゲート絶縁層と、前記ソース領域及びドレイン領域に対して電気的接続を行なうためのソース接点及びドレイ接点と、前記複数のチャネルの各々に重畳され、前記ゲート絶縁層に対して電気的接続を行なうための複数のゲート接点とを具え、少なくとも前記第１及び第２のドーパント濃度並びに前記予め定めた深さを、電界効果トランジスタに対して前記半導体基板のフェルミィ準位の２倍のしきい値電圧が生ずるように選択したことを特徴とする電界効果トランジスタ。
５０．請求項４９に記載の電界効果トランジスタにおいて、前記半導体基板中に前記ドレイン領域と隣接するドレインサブ拡散領域をさらに有し、このドレインサブ拡散領域が前記ドレイン領域と同一の導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ドレイン領域と基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
５１．請求項５０に記載の電界効果トランジスタにおいて、前記基板中に前記ソース領域と隣接するソースサブ拡散領域をさらに有し、このソースサブ拡散領域が前記ドレインサブ拡散領域と同一の導電型で前記第１のドーパント濃度の前記倍数倍のドーパント濃度を有することを特徴とする電界効果トランジスタ。
５２．請求項４９又は５０に記載の電界効果トランジスタにおいて、前記半導体基板を第１導電型の第１の半導体材料で構成し、前記複数のゲート接点を、前記第１のドーパント濃度にドープされ、第１導電型の第１の半導体材料で構成し、さらに前記基板に対して電気的接続を行なうための基板接点を有することを特徴とする電界効果トランジスタ。
５３．請求項５２に記載の電界効果トランジスタにおいて、前記半導体基板を、１００配向を有する単結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
５４．第１のドーパント濃度に不純物がドープされ、第１の表面を有する半導体基板と、前記半導体基板の第１表面に形成したソース領域及びドレイン領域と、前記半導体基板の第１表面のソース領域とドレイン領域との間に形成され、第２のドーパント濃度にドープされ、前記第１の表面から予め定めた深さを有すると共に、レール領域によって互いに分離されている複数のチャネルと、前記基板の第１表面に前記チャネルと隣接するように形成したゲート絶縁層と、前記ソース領域及びドレイン領域に対して電気的接続を行なうためのソース接点及びドレイ接点と、前記復数のチャネルの各々の上方にそれぞれ形成され、前記ゲート絶縁層に対して電気的接続を行なうための複数のゲート接点とを具え、少なくとも前記第１及び第２のドーパント濃度並びに前記予め定めた深さを、電界効果トランジスタに対して前記予め定めた結合長及び予め定めた厚さに依存しないしきい値電圧が形成されるように選択したことを特徴とする電界効果トランジスタ。
５５．請求項５４に記載き電界効果トランジスタにおいて、前記半導体基板中に前記ドレイン領域と隣接するドレインサブ拡散領域をさらに有し、このドレインサブ拡散領域が前記ドレイン領域と同一の導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ドレイン領域と基板との間のパンチスルー降服電圧及びアバランシェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
５６．請求項５５に記載の電界効果トランジスタにおいて、前記基板中に前記ソース領域と隣接するソースサブ拡散領域をさらに有し、このソースサブ拡散領域が前記ドレインサブ拡散領域と同一の導電型で前記第１のドーパント濃度の前記倍数倍のドーパント濃度を有することを特徴とする電界効果トランジスタ。
５７．請求項５４又は５５に記載の電界効果トランジスタにおいて、前記半導体基板を第１導電型の第１の半導体材料で構成し、前記復数のゲート接点を、前記第１のドーパント濃度にドープされた第１導電型の第１の半導体材料で構成し、さらに前記基板に対して電気的接続を行なうための基板接点を有することを特徴とする電界効果トランジスタ。
５８．請求項５７に記載の電界効果トランジスタにおいて、前記半導体基板が、１００配向を有する単結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
５９．第１のドーパント濃度Ｎａにドープされ、第１の表面を有し、誘電定数ｅａ及び温度Ｔ°ＫにおいてＮｉの真性キャリヤ密度を有する第１導電型の半導体基板と、前記半導体基板の第１表面に形成した第２導電型のソース領域及びドレイン領域と、前記半導体基板の第１表面のソース領域とドレイン領域との間に形成されレール領域によって互いに分離されている復数のチャネルと、前記半導体基板の第１表面上に前記複数のチャネルと隣接するように形成したゲート絶縁層と、前記ソース領域及びドレイン領域に対して電気的接続を行なうためのソース接点及びドレイン接点と、前記複数のチャネルの各々の上にそれぞれ形成され、前記ゲート絶縁層に対して電気的接続を行なうための複数のゲート接点とを具え、前記複数のチャネルが前記第１のドーパント濃度Ｎａのα倍の第２のドーパント濃度にドープされると共に、前記第１の表面から予め定めた深さＹｏを有し、ここで、 φｓ＝（ＫＴ／ｑ）ｌｎ（Ｎｓ／Ｎｉ）２＋（ＫＴ／ｑ）ｌｎαとし、ｑ＝１．６×１０−１９クーロンとし、Ｋ＝１．３８×１０−２３ジュール／°Ｋとした場合に、前記Ｙｏを、Ｙ０＝√（（２ｅｓφｓ）／（ｑＮｓα（α＋１）））とするように構成したことを特徴とする電界効果トランジスタ。
６０．請求項５９に記載の電界効果トランジスタにおいて、前記半導体基板中に前記ドレイン領域と隣接するドレインサブ拡散領域をさらに有し、このドレインサブ拡散領域が前記ドレイン領域と同一の導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ドレイン領域と基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
６１．請求項６０に記載の電界効果トランジスタにおいて、前記半導体基板中に前記ソース領域と隣接するソースサブ拡散領域をさらに有し、このソースサブ拡散領域が前記ドレイン領域と同一の導電型で前記第１ドーパント濃度の倍数倍のドーパント濃度を有し、この倍数を、前記ドレイン領域と基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧が同時に最大となるように選択したことを特徴とする電界効果トランジスタ。
６２．請求項５９又は６０に記載の電界効果トランジスタにおいて、前記ゲート接点が、前記半導体基板と同一の半導体材料で構成され、さらに、基板に対して電気的接続を行なう基板接点を有することを特徴とする電界効果トランジスタ。
６３．請求項６２に記載の電界効果トランジスタにおいて、前記半導体基板を単結晶シリコンで構成し、前記複数のゲート接点を多結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
６４．請求項５９に記載の電界効果トランジスタにおいて、前記倍数αを２にしたことを特徴とする電界効果トランジスタ。
６５．請求項５９に記載の電界効果トランジスタにおいて、前記第１のドーパント濃度Ｎａが、５×１０１５イオン／ｃｍ３から１×１０１７イオン／ｃｍ３までの間にあることを特徴とする電界効果トランジスタ。
６６．請求項５９に記載の電界効果トランジスタにおいて、前記ソース領域、ドレイン領域及びレール領域が、前記第１の表面からＹｏの２倍以下の予め定めた深さを有することを特徴とする電界効果トランジスタ。
６７．請求項５９に記載の電界効果トランジスタにおいて、前記ソース領域、ドレイン領域及びレール領域が、前記第１の表面からＹｏに等しい予め定めた深さを有することを特徴とする電界効果トランジスタ。
６８．請求項５９又は６０に記載の電界効果トランジスタにおいて、前記復数のチャネルには、前記予め定めた深さＹｏを達成できるエネルギーで第２導電型の別のドーパントがドーズファクタＧｉでドープされ、これによりデプレッションモードの電界効果トランジスタを構成することを特徴とする電界効果トランジスタ。
６９．請求項６８に記載の電界効果トランジスタにおいて、Ｖｔ＝φｓ−Ｇｉ［（φｓ／（α＋１）＋（ｌ／Ｃｉ）√（２ｑＮｓｅｓ（α／α＋１）φｓ）］φ ｓ＝２φｒ＋（ＫＴ／ｑ）ｌｎ（α）φｒ＝（ＫＴ／ｑ）ｌｎ（Ｎｓ／Ｎｉ）Ｃｉ＝ｅｉ／ＴｏｘＴｏｘ＝絶縁体の厚さｅｉ＝絶縁体の誘電定数とし、ここで、Ｔｏｘをゲート絶縁層の厚さとし、ｅｉを前記ゲート絶縁層の誘電定数とした場合に、前記ドーズファクタＧｉが、デプレッションモード電界効果トランジスタのしきい値電圧Ｖｉが零よりも大きくなるように制御されることを特徴とする電界効果トランジスタ。
７０．請求項６８に記載の電界効果トランジスタにおいて、前記ドーズファクタが値αを有することを特徴とする電界効果トランジスタ。
７１．請求項６９に記載の電界効果トランジスタにおいて、前記ドーズファクタが前記ソース領域とドレイン領域との間の前記復数のチャネルの結合長の２倍に等しい値を有することを特徴とする電界効果トランジスタ。
７２．第１の表面を有し、第１のドーパント濃度にドープされた第１導電型の第１半導体材料の基板と、前記基板の第１の表面に形成した第２導電型のソース領域及びドレイン領域と、前記基板の第１の表面の前記ソース領域とドレイン領域との間に形成され、互いにレール領域によって分離されている第２導電型の複数のチャネルと、前記第１の表面上に前記複数のチャネルと隣接するように形成したゲート酸化層と、前記ソース領域及びドレイン領域に対して電気的接続を行うためのソース接点及びドレイン接点と、前記基板に対して電気的接続を行うと共に基板接続電位を発生させる基板接点と、前記ゲート絶縁層に対して電気的接続を行うための復数の半導体ゲート接点とを具え、前記複数のゲート接点の各々が、各チャネル上にそれぞれ形成され、前記複数の半導体ゲート接点が、前記基板接点電位と大きさが等しく反対極性のゲート接点電位を発生させる導電型及びドーパント濃度を有するように選択され、前記ゲート接点電位と基板接点電位とが互いに相殺されるように構成したことを特徴とする電界効果トランジスタ。
７３．請求項７２に記載の電界効果トランジスタにおいて、前記複数の半導体ゲート接点を、前記第１導電型で前記第１ドーパント濃度にドープされた第１半導体材料で構成したことを特徴とする電界効果トランジスタ。
７４．請求項７２に記載の電界効果トランジスタにおいて、前記半導体基板を単結晶シリコンで構成し、前記複数のゲート接点を多結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
７５．請求項７２に記載の電界効果トランジスタにおいて、前記基板接点が前記基板上に形成した第１金属の層を有し、前記複数の半導体ゲート接点が前記第１金属の複数の層を有し、前記複数の層の各々が各半導体ゲート接点上にそれぞれ位置することを特徴とする電界効果トランジスタ。
７６．請求項７５に記載の電界効果トランジスタにおいて、前記第１の金属をアルミニウムとしたことを特徴とする電界効果トランジスタ。
７７．請求項７５に記載の電界効果トランジスタにおいて、前記電界効果トランジスタをフェルミ電界効果トランジスタとしたことを特徴とする電界効果トランジスタ。
７８．請求項７５に記載の電界効果トランジスタにおいて、前記第１のドーパント濃度を、前記第１の金属とオーミィク接点を形成するように十分に高い濃度としたことを特徴とする電界効果トランジスタ。
７９．第１の表面を有し、第１のドーパント濃度にドープされた第１導電型の第１半導体材料の基板と、前記基板の第１の表面に形成した第２導電型のソース領域及びドレイン領域と、前記基板の第１の表面の前記ソース領域とドレイン領域との間に形成され、互いにレール領域によって分離されている第２導電型の複数のチャネルと、前記第１の表面上に前記復数のチャネルと隣接するように形成したゲート酸化層と、前記ソース領域及びドレイン領域に対して電気的接続を行うためのソース接点及びドレイン接点と、各々が前記各チャネルのそれぞれの上に形成され、前記ゲート絶縁層に対して電気的接続を行うための復数のゲート接点と、前記半導体基板中に前記ドレイン領域と隣接するように形成され、第２導電型で前記第１のドーパント濃度の倍数倍のドーパント濃度を有するドレイン領域サブ拡散領域とを具え、前記倍数を、前記ドレイン領域と基板との間にパンチスルー降服電圧及びアバランシェェ降服電圧が同時に最大になるように選択したことを特徴とする電界効果トランジスタ。
８０．請求項７９に記載の電界効果トランジスタにおいて、前記電界効果トランジスタをフェルミしきい値電界効果トランジスタとしたことを特徴とする電界効果トランジスタ。
８１．請求項７９に記載の電界効果トランジスタにおいて、前記基板中にソース領域と隣接するソースサブ拡散領域をさらに有し、このソースサブ拡散領域が、第２導電型で前記第１のドーパント濃度の倍数倍のドーパント濃度を有することを特徴とする電界効果トランジスタ。
８２．請求項４４，４９，５４，５９，７２又は７９に記載の電界効果トランジスタにおいて、前記ソース領域及びドレイン領域が、オーミィク金属接点を構成するのに十分に高い濃度としたことを特徴とする電界効果トランジスタ。
８３．請求項４４，４９，５４，５９，７２又は７９に記載の電界効果トランジスタにおいて、前記ソース領域、ドレイン領域及びレール領域の抵抗を２００Ω ／□以下としたことを特徴とする電界効果トランジスタ。
８４．請求項４４，４９，５４，５９，７２又は７９に記載の電界効果トランジスタにおいて、前記ゲート絶縁層がソース領域及びドレイン領域とわずかにオーバラップし、前記ゲート接点の各々が、ソース領域、ドレイン領域及びレール領域の少なくとも２個とわずかにオーバラップしていることを特徴とする電界効果トランジスタ。
８５．請求項４４，４９，５４，７２又は７９に記載の電界効果トランジスタにおいて、前記ゲート絶縁層を、前記半導体基板の酸化物としたことを特徴とする電界効果トランジスタ。
８６．請求項４４，４９，５４，７２又は７９に記載の電界効果トランジスタにおいて、前記半導体基板を、１００配向を有する単結晶シリコンで構成したことを特徴とする電界効果トランジスタ。
８７．請求項４４，４９，５４，５９，７２及び７９のいずれか一項に記載の電界効果トランジスタにおいて、前記のレールは前記の復数のチャネルと同じ導電型の、多量にドーピングした拡散レールを有していることを特徴とする電界効果トランジスタ。
８８．請求項４４，４９，５４，５９，７２及び７９のいずれか一項に記載の電界効果トランジスタにおいて、前記のドレイン接点に最も近いゲート接点が加速電極を有していることを特徴とする電界効果トランジスタ。
８９．請求項８８に記載の電界効果トランジスタにおいて、前記の加速接点が前記のドレイン接点と同じ電圧に保たれていることを特徴とする電界効果トランジスタ。
９０．第１ドーパント濃度でドーピングされた、第１表面を有する半導体基板と、前記の第１表面で前記の基板中に設けたソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられ、前記の第１表面からの所定の深さを有し、第２ドーパント濃度でドーピングされたチャネルと、前記の第１表面で前記のチャネルに隣接して前記の基板上に設けたゲート絶縁層と、前記のソース領域、ドレイン領域及びゲート絶縁層にそれぞれ電気接触を行なうソース接点、ドレイン接点及びゲート接点とを具え、前記の基板、ソース領域、ドレイン領域、チャネル及びゲート絶縁層のうちの少なくとも１つを、前記のチャネル及びゲート絶縁層間で前記の第１表面における電界が零となるように選択したことを特徴とする電界効果トランジスタ。
９１．請求項９０に記載の電界効果トランジスタにおいて、前記のドレイン領域に隣接して前記の半導体基板中に設けられたドレインサブ拡散領域を具え、このドレインサブ拡散領域は前記のドレイン領域と同じ導電型でそのドーパント濃度は前記の第１ドーパント濃度のある倍数とし、この倍数は前記のドレインと前記の基板との間のパンチスルー降服電圧及びアバランシェ降服電圧を同時に最大とするように選択されていることを特徴とする電界効果トランジスタ。
９２．請求項９１に記載の電界効果トランジスタにおいて、前記の基板中に前記ソース領域に隣接して設けられたソースサブ拡散領域を具え、このソースサブ拡散領域は前記のドレインサブ拡散領域と同じ導電型であり、このソースサブ拡散領域のドーパント濃度は前記の第１ドーパント濃度の前記の倍数倍であることを特徴とする電界効果トランジスタ。
９３．請求項９０又は９１に記載の電界効果トランジスタにおいて、前記の半導体基板が第１導電型の第１半導体材料を有し、前記のゲート接点が、前記の第１ドーパント濃度でドーピングされた第１導電型の前記の第１半導体材料を有し、電界効果トランジスタが前記の基板に電気接触する基板接点を有していることを特徴とする電界効果トランジスタ。
９４．請求項９３に記載の電界効果トランジスタにおいて、前記の半導体基板が１００配向の単結晶シリコンを有していることを特徴とする電界効果トランジスタ。
９５．第１ドーパント濃度でドーピングされた、第１表面を有する半導体基板と、前記の第１表面で前記の基板中に設けたソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられ、前記の第１表面からの所定の深さを有し、第２ドーパント濃度でドーピングされたチャネルと、前記の第１表面で前記のチャネルに隣接して前記の基板上に設けたゲート絶縁層と、前記のソース領域、ドレイン領域及びゲート絶縁層にそれぞれ電気接触を行なうソース接点、ドレイン接点及びゲート接点とを具え、前記の基板、ソース領域、ドレイン領域、チャネル及びゲート絶縁層のうちの少なくとも１つを、前記の半導体基板のフェルミ電位の２倍である、前記の電界効果トランジスタに対するしきい値電圧を生じるように選択したことを特徴とする電界効果トランジスタ。
９６．請求項９５に記載の電界効果トランジスタにおいて、前記のドレイン領域に隣接して前記の半導体基板中に設けられたドレインサブ拡散領域を具え、このドレインサブ拡散領域は前記のドレイン領域と同じ導電型でそのドーパント濃度は前記の第１ドーパント濃度のある倍数とし、この倍数は前記のドレインと前記の基板との間のパンチスルー降服電圧及びアバランシェ降服電圧を同時に最大とするように選択されていることを特徴とする電界効果トランジスタ。
９７．請求項９６に記載の電界効果トランジスタにおいて、前記の基板中に前記ソース領域に隣接して設けられたソースサブ拡散領域を具え、このソースサブ拡散領域は前記のドレインサブ拡散領域と同じ導電型であり、このソースサブ拡散領域のドーパント濃度は前記の第１ドーパント濃度の前記の倍数倍であることを特徴とする電界効果トランジスタ。
９８．請求項９５又は９６に記載の電界効果トランジスタにおいて、前記の半導体基板が第１導電型の第１半導体材料を有し、前記のゲート接点が、前記の第１ドーパント濃度でドーピングされた第１導電型の前記の第１半導体材料を有し、電界効果トランジスタが前記の基板に電気接触する基板接点を有していることを特徴とする電界効果トランジスタ。
９９．請求項９８に記載の電界効果トランジスタにおいて、前記の半導体基板が１００配向の単結晶シリコンを有していることを特徴とする電界効果トランジスタ。
１００．第１ドーパント濃度でドーピングされた、第１表面を有する半導体基板と、前記の第１表面で前記の基板中に設けたソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられ、前記の第１表面からの所定の深さと、前記のソースから前記のドレインまでの所定の長さとを有し、第２ドーパント濃度でドーピングされたチャネルと、前記の第１表面上に前記のチャネルに隣接して設けられ、所定の厚さを有するゲート絶縁層と、前記のソース領域、ドレイン領域及びゲート絶縁層にそれぞれ電気接触を行なうソース接点、ドレイン接点及びゲート接点とを具え、前記の基板、ソース領域、ドレイン領域、チャネル及びゲート絶縁層のうちの少なくとも１つを、前記の所定の長さ及び所定の厚さに依存しない、前記の電界効果トランジスタに対するしきい値電圧を生じるように選択したことを特徴とする電界効果トランジスタ。
１０１．請求項１００に記載の電界効果トランジスタにおいて、前記のドレイン領域に隣接して前記の半導体基板中に設けられたドレインサブ拡散領域を具え、このドレインサブ拡散領域は前記のドレイン領域と同じ導電型でそのドーパント濃度は前記の第１ドーパント濃度のある倍数とし、この倍数は前記のドレインと前記の基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧を同時に最大とするように選択されていることを特徴とする電界効果トランジスタ。
１０２．請求項１０１に記載の電界効果トランジスタにおいて、前記の基板中に前記ソース領域に隣接して設けられたソースサブ拡散領域を具え、このソースサブ拡散領域は前記のドレインサブ拡散領域と同じ導電型であり、このソースサブ拡散領域のドーパント濃度は前記の第１ドーパント濃度の前記の倍数倍であることを特徴とする電界効果トランジスタ。
１０３．請求項１００又は１０１に記載の電界効果トランジスタにおいて、前記の半導体基板が第１導電型の第１半導体材料を有し、前記のゲート接点が、前記の第１ドーパント濃度でドーピングされた第１導電型の前記の第１半導体材料を有し、電界効果トランジスタが前記の基板に電気接触する基板接点を有していることを特徴とする電界効果トランジスタ。
１０４．請求項１０３に記載の電界効果トランジスタにおいて、前記の半導体基板が１００配向の単結晶シリコンを有していることを特徴とする電界効果トランジスタ。
１０５．第１ドーパント濃度でドーピングされた、第１表面を有する半導体基板と、前記の第１表面で前記の基板中に設けたソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられ、前記の第１表面からの所定の深さを有し、第２ドーパント濃度でドーピングされ、レール領域により互いに分離された複数のチャネルと、前記の第１表面で前記の復数のチャネルに隣接して前記の基板上に設けたゲート絶縁層と、前記のソース及びドレイン領域に電気接触を行なうソース及びドレイン接点と、前記のゲート絶縁層に電気接触を行なう複数のゲート接点であって、これら複数のゲート接点の各々が前記の復数のチャネルの各々の上方にそれぞれ位置している当該復数のゲート接点とを具え、前記の基板、ソース領域、ドレイン領域、復数のチャネル及びゲート絶縁層のうちの少なくとも１つを、前記の復数のチャネル及び前記のゲート絶縁層間で前記の第１表面における電界が零となるように選択したことを特徴とする電界効果トランジスタ。
１０６．請求項１０５に記載の電界効果トランジスタにおいて、前記のドレイン領域に隣接して前記の半導体基板中に設けられたドレインサブ拡散領域を具え、このドレインサブ拡散領域は前記のドレイン領域と同じ導電型でそのドーパント濃度は前記の第１ドーパント濃度のある倍数とし、この倍数は前記のドレインと前記の基板との間のパンチスルー降服電圧及びアバランシェ降服電圧を同時に最大とするように選択されていることを特徴とする電界効果トランジスタ。
１０７．請求項１０６に記載の電界効果トランジスタにおいて、前記の基板中に前記ソース領域に隣接して設けられたソースサブ拡散領域を具え、このソースサブ拡散領域は前記のドレインサブ拡散領域と同じ導電型であり、このソースサブ拡散領域のドーパント濃度は前記の第１ドーパント濃度の前記の倍数倍であることを特徴とする電界効果トランジスタ。
１０８．請求項１０５又は１０６に記載の電界効果トランジスタにおいて、前記の半導体基板が第１導電型の第１半導体材料を有し、前記の複数のゲート接点が、前記の第１ドーパント濃度でドーピングされた第１導電型の前記の第１半導体材料を有し、電界効果トランジスタが前記の基板に電気接触する基板接点を有していることを特徴とする電界効果トランジスタ。
１０９．請求項１０８に記載の電界効果トランジスタにおいて、前記の半導体基板が１００配向の単結晶シリコンを有していることを特徴とする電界効果トランジスタ。
１１０．第１ドーパント濃度でドーピングされた、第１表面を有する半導体基板と、前記の第１表面で前記の基板中に設けたソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられ、前記の第１表面からの所定の深さを有し、第２ドーパント濃度でドーピングされ、レール領域により互いに分離された複数のチャネルと、前記の第１表面で前記の複数のチャネルに隣接して前記の基板上に設けたゲート絶縁層と、前記のソース及びドレイン領域に電気接触を行なうソース及びドレイン接点と、前記のゲート絶縁層に電気接触を行なう複数のゲート接点であって、これら複数のゲート接点の各々が前記の複数のチャネルの各々の上方にそれぞれ位置している当該複数のゲート接点とを具え、前記の基板、ソース領域、ドレイン領域、複数のチャネル及びゲート絶縁層のうちの少なくとも１つを、前記の半導体基板のフェルミ電位の２倍である、前記の電界効果トランジスタに対するしきい値電圧を生じるように選択したことを特徴とする電界効果トランジスタ。
１１１．請求項１１０に記載の電界効果トランジスタにおいて、前記のドレイン領域に隣接して前記の半導体基板中に設けられたドレインサブ拡散領域を具え、このドレインサブ拡散領域は前記のドレイン領域と同じ導電型でそのドーパント濃度は前記の第１ドーパント濃度のある倍数とし、この倍数は前記のドレインと前記の基板との間のパンチスルー降服電圧及びアバランシェェ降服電圧を同時に最大とするように選択されていることを特徴とする電界効果トランジスタ。
１１２．請求項１１１に記載の電界効果トランジスタにおいて、前記の基板中に前記ソース領域に隣接して設けられたソースサブ拡散領域を具え、このソースサブ拡散領域は前記のドレインサブ拡散領域と同じ導電型であり、このソースサブ拡散領域のドーパント濃度は前記の第１ドーパント濃度の前記の倍数倍であることを特徴とする電界効果トランジスタ。
１１３．請求項１１０又は１１１に記載の電界効果トランジスタにおいて、前記の半導体基板が第１導電型の第１半導体材料を有し、前記のゲート接点が、前記の第１ドーパント濃度でドーピングされた第１導電型の前記の第１半導体材料を有し、電界効果トランジスタが前記の基板に電気接触する基板接点を有していることを特徴とする電界効果トランジスタ。
１１４．請求項１１３に記載の電界効果トランジスタにおいて、前記の半導体基板が１００配向の単結晶シリコンを有していることを特徴とする電界効果トランジスタ。
１１５．第１ドーパント濃度でドーピングされた、第１表面を有する半導体基板と、前記の第１表面で前記の基板中に設けたソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられ、前記の第１表面からの所定の深さと前記のソース領域から前記のドレイン領域までの所定の合計の長さとを有し、第２ドーパント濃度でドーピングされ、レール領域により互いに分離された復数のチャネルと、前記の第１表面上に前記の複数のチャネルに隣接して設けられ、所定の厚さを有するゲート絶縁層と、前記のソース及びドレイン領域に電気接触を行なうソース及びドレイン接点と、前記のゲート絶縁層に電気接触を行なう復数のゲート接点であって、これら複数のゲート接点の各々が前記の複数のチャネルの各々の上方にそれぞれ位置している当該復数のゲート接点とを具え、前記の基板、ソース領域、ドレイン領域、複数のチャネル及びゲート絶縁層のうちの少なくとも１つを、前記の所定の合計の長さ及び前記の所定の厚さに依存しない、前記の電界効果トランジスタに対するしきい値電圧を生じるように選択したことを特徴とする電界効果トランジスタ。
１１６．請求項１１５に記載の電界効果トランジスタにおいて、前記のドレイン領域に隣接して前記の半導体基板中に設けられたドレインサブ拡散領域を具え、このドレインサブ拡散領域は前記のドレイン領域と同じ導電型でそのドーパント濃度は前記の第１ドーパント濃度のある倍数とし、この倍数は前記のドレインと前記の基板との間のパンチスルー降服電圧及びアバランシェ降服電圧を同時に最大とするように選択されていることを特徴とする電界効果トランジスタ。
１１７．請求項１１６に記載の電界効果トランジスタにおいて、前記の基板中に前記ソース領域に隣接して設けられたソースサブ拡散領域を具え、このソースサブ拡散領域は前記のドレインサブ拡散領域と同じ導電型であり、このソースサブ拡散領域のドーパント濃度は前記の第１ドーパント濃度の前記の倍数倍であることを特徴とする電界効果トランジスタ。
１１８．請求項１１５又は１１６に記載の電界効果トランジスタにおいて、前記の半導体基板が第１導電型の第１半導体材料を有し、前記の複数のゲート接点が、前記の第１ドーパント濃度でドーピングされた第１導電型の前記の第１半導体材料を有し、電界効果トランジスタが前記の基板に電気接触する基板接点を有していることを特徴とする電界効果トランジスタ。
１１９．請求項１１８に記載の電界効果トランジスタにおいて、前記の半導体基板が１００配向の単結晶シリコンを有していることを特徴とする電界効果トランジスタ。
１２０．第１ドーパント濃度でドーピングされた、第１表面を有する半導体基板と、前記の基板に電気接触を行なう基板接点と、前記の基板接点に基板バイアス電圧を印加する電圧印加手段と、前記の第１表面で前記の基板中に設けたソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられ、前記の第１表面からの所定の深さを有し、第２ドーパント濃度でドーピングされたチャネルと、前記の第１表面で前記のチャネルに隣接して前記の基板上に設けたゲート絶縁層と、前記のソース領域、ドレイン領域及びゲート絶縁層にそれぞれ電気接触を行なうソース接点、ドレイン接点及びゲート接点とを具え、少なくとも、前記の第１及び第２ドーパント濃度、前記の基板バイアス電圧及び前記の所定の深さを、前記のチャネル及びゲート絶縁層間で前記の第１表面における電界が零となるように選択したことを特徴とする電界効果トランジスタ。
１２１．請求項１２０に記載の電界効果トランジスタにおいて、前記のソース及びドレイン領域にそれぞれ隣接して前記の半導体基板中に設けられた第１及び第２基板エンハンスメントポケット領域を具え、これら基板エンハンスメントポケット領域は前記の基板と同じ導電型であり前記の第１ドーパント濃度のある倍数倍のドーパント濃度を有し、この倍数は前記の第１表面からの第２の所定の深さで前記のソース領域、ドレイン領域及びチャネル領域の下側に連続的な空乏領域を生じるように選択したことを特徴とする電界効果トランジスタ。
１２２．請求項１２０に記載の電界効果トランジスタにおいて、前記のチャネルがＮ型で、前記の基板バイアス電圧が正であることを特徴とする電界効果トランジスタ。
１２３．請求項１２０に記載の電界効果トランジスタにおいて、前記のチャネルがＰ型で、前記の基板バイアス電圧が負であることを特徴とする電界効果トランジスタ。
１２４．請求項１２０に記載の電界効果トランジスタにおいて、前記の基板電圧の絶対値が２ボルトよりも小さいことを特徴とする電界効果トランジスタ。
１２５．第１ドーパント濃度でドーピングされた、第１表面を有する半導体基板と、前記の基板に電気接触を行なう基板接点と、前記の基板接点に基板バイアス電圧を印加する電圧印加手段と、前記の第１表面で前記の基板中に設けたソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられ、前記の第１表面からの所定の深さを有し、第２ドーパント濃度でドーピングされたチャネルと、前記の第１表面で前記のチャネルに隣接して前記の基板上に設けたゲート絶縁層と、前記のソース領域、ドレイン領域及びゲート絶縁層にそれぞれ電気接触を行なうソース接点、ドレイン接点及びゲート接点とを具え、少なくとも、前記の第１及び第２ドーパント濃度、前記の基板バイアス電圧及び前記の所定の深さを、前記の半導体基板のフェルミ電位の２倍である、前記の電界効果トランジスタに対するしきい値電圧を生じるように選択したことを特徴とする電界効果トランジスタ。
１２６．請求項１２５に記載の電界効果トランジスタにおいて、前記のソース及びドレイン領域にそれぞれ隣接して前記の半導体基板中に設けられた第１及び第２基板エンハンスメントポケット領域を具え、これら基板エンハンスメントポケット領域は前記の基板と同じ導電型であり前記の第１ドーパント濃度のある倍数倍のドーパント濃度を有し、この倍数は前記の第１表面からの第２の所定の深さで前記のソース領域、ドレイン領域及びチャネル領域の下側に連続的な空乏領域を生じるように選択したことを特徴とする電界効果トランジスタ。
１２７．請求項１２５に記載の電界効果トランジスタにおいて、前記のチャネルがＮ型で、前記の基板バイアス電圧が負であることを特徴とする電界効果トランジスタ。
１２８．請求項１２５に記載の電界効果トランジスタにおいて、前記のチャネルがＰ型で、前記の基板バイアス電圧が正であることを特徴とする電界効果トランジスタ。
１２９．請求項１２５に記載の電界効果トランジスタにおいて、前記の基板電圧の絶対値が２ボルトよりも小さいことを特徴とする電界効果トランジスタ。
１３０．第１ドーパント濃度でドーピングされた、第１表面を有する半導体基板と、前記の基板に電気接触を行なう基板接点と、前記の基板接点に基板バイアス電圧を印加する電圧印加手段と、前記の第１表面で前記の基板中に設けたソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられ、前記の第１表面からの所定の深さと前記のソース領域から前記のドレイン領域までの所定の長さとを有し、第２ドーパント濃度でドーピングされたチャネルと、前記の第１表面上に前記のチャネルに隣接して設けられ、所定の厚さを有するゲート絶縁層と、前記のソース領域、ドレイン領域及びゲート絶縁層にそれぞれ電気接触を行なうソース接点、ドレイン接点及びゲート接点とを具え、少なくとも、前記の第１及び第２ドーパント濃度、前記の基板バイアス電圧及び前記の所定の深さを、前記の所定の長さ及び所定の厚さに依存しない、前記の電界効果トランジスタに対するしきい値電圧を生じるように選択したことを特徴とする電界効果トランジスタ。
１３１．請求項１３０に記載の電界効果トランジスタにおいて、前記のソース及びドレイン領域にそれぞれ隣接して前記の半導体基板中に設けられた第１及び第２基板エンハンスメントポケット領域を具え、これら基板エンハンスメントポケット領域は前記の基板と同じ導電型であり前記の第１ドーパント濃度のある倍数倍のドーパント濃度を有し、この倍数は前記の第１表面からの第２の所定の深さで前記のソース領域、ドレイン領域及びチャネル領域の下側に連続的な空乏領域を生じるように選択したことを特徴とする電界効果トランジスタ。
１３２．請求項１３０に記載の電界効果トランジスタにおいて、前記のチャネルがＮ型で、前記の基板バイアス電圧が負であることを特徴とする電界効果トランジスタ。
１３３．請求項１３０に記載の電界効果トランジスタにおいて、前記のチャネルがＰ型で、前記の基板バイアス電圧が正であることを特徴とする電界効果トランジスタ。
１３４．請求項１３０に記載の電界効果トランジスタにおいて、前記の基板電圧の絶対値が２ボルトよりも小さいことを特徴とする電界効果トランジスタ。
１３５．第１ドーパント濃度でドーピングされた、第１表面を有する第１導電型の半導体基板であって、温度Ｔ°Ｋで真性キャリア濃度Ｎｉを、又誘電率ｅａを有する当該半導体基板と、前記の基板に電気接触を行なう基板接点と、前記の基板接点に基板バイアス電圧Ｖｓｕｂを印加する電圧印加手段と、前記の第１表面で前記の基板中に設けた第２導電型のソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられ、前記の第１ドーパント濃度Ｎａの倍数の倍である第２ドーパント濃度でドーピングされた第２導電型のチャネルであって、 φｓを（ＫＴ／ｑ）ｌｎ（Ｎｓ／Ｎｉ）２＋（Ｋｔ／ｑ）ｌｎαとし、ｑを１．６×１０−１９クーロンとし、Ｋを１．３８×１０−２３ジュール／° Ｋとした場合に、Ｙｏ＝√（（２ｅｓ（φｓ＋｜Ｖｓｕｂ｜））／（ｑＮｓα（α＋１）））である前記の第１表面からの所定の深さＹｏを有する当該チャネルと、前記の第１表面で前記のチャネルに隣接して前記の基板上に設けたゲート絶縁層と、前記のソース領域、ドレイン領域及びゲート絶縁層にそれぞれ電気接触を行なうソース接点、ドレイン接点及びゲート接点とを具えたことを特徴とする電界効果トランジスタ。
１３６．請求項１３５に記載の電界効果トランジスタにおいて、前記のソース及びドレイン領域にそれぞれ隣接して前記の半導体基板中に設けられた第１及び第２基板エンハンスメントポケット領域を具え、これら基板エンハンスメントポケット領域は前記の基板と同じ導電型であり前記の第１ドーパント濃度のある倍数倍のドーパント濃度を有し、この倍数は前記の第１表面からの第２の所定の深さで前記のソース領域、ドレイン領域及びチャネル領域の下側に連続的な空乏領域を生じるように選択したことを特徴とする電界効果トランジスタ。
１３７．請求項１３５に記載の電界効果トランジスタにおいて、前記のチャネルがＮ型で、前記の基板バイアス電圧が負であることを特徴とする電界効果トランジスタ。
１３８．請求項１３５に記載の電界効果トランジスタにおいて、前記のチャネルがＰ型で、前記の基板バイアス電圧が正であることを特徴とする電界効果トランジスタ。
１３９．請求項１３５に記載の電界効果トランジスタにおいて、前記の基板電圧の絶対値が２ボルトよりも小さいことを特徴とする電界効果トランジスタ。
１４０．請求項１３５に記載の電界効果トランジスタにおいて、前記のソース及びドレイン領域がＹｏの２倍よりも浅い前記の第１表面からの所定の深さを有していることを特徴とする電界効果トランジスタ。
１４１．請求項１３５に記載の電界効果トランジスタにおいて、前記のソース及びドレイン領域がＹｏに等しい前記の第１表面からの所定の深さを有していることを特徴とする電界効果トランジスタ。
１４２．第１ドーパント濃度Ｎａでドーピングされた、第１表面を有する第１導電型の半導体基板と、前記の第１表面で前記の基板中に設けた第２導電型のソース及びドレイン領域と、前記の第１表面で且つ前記のソース及びドレイン領域間で前記の基板中に設けられた第２導電型のチャネルと、前記の第１表面で前記のチャネルに隣接して前記の基板上に設けたゲート絶縁層と、前記のソース及びドレイン領域にそれぞれ電気接触を行なうソース及びドレイン接点と、前記のゲート絶縁層に電気接触を行なうゲート接点と、前記のソース及びドレイン領域にそれぞれ隣接して前記の半導体基板中に設けられた第１及び第２基板エンハンスメントポケット領域とを具え、これら基板エンハンスメントポケット領域は第１導電型であり前記の第１ドーパント濃度のある倍数倍のドーパント濃度を有し、この倍数は前記の第１表面からの第２の所定の深さで前記のソース領域、ドレイン領域及びチャネル領域の下側に連続的な空乏領域を生じるように選択したことを特徴とする電界効果トランジスタ。
１４３．請求項１４２に記載の電界効果トランジスタにおいて、前記の電界効果トランジスタはフェルミしきい値電界効果トランジスタであることを特徴とする電界効果トランジスタ。