JPS5816565A - 絶縁ゲ−ト形電界効果トランジスタ - Google Patents

絶縁ゲ−ト形電界効果トランジスタ

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JPS5816565A
JPS5816565A JP56113692A JP11369281A JPS5816565A JP S5816565 A JPS5816565 A JP S5816565A JP 56113692 A JP56113692 A JP 56113692A JP 11369281 A JP11369281 A JP 11369281A JP S5816565 A JPS5816565 A JP S5816565A
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transistor
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Yoshio Sakai
芳男 酒井
Tsuneo Funabashi
船橋　恒男
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、定電流特性を有する絶縁ゲート形電界効果ト
ランジスタ（以下ＭＯ８）ランジスタと略記する）に関
するものである。
従来、高速ＭＯ８インバータ回路として、第１図に示す
ように、ノーマリオン形のディブレショアＭＯ８）ラン
ジスタ１１を負荷とし、ノーマリオフ形のエンハンスメ
ント形ＭＯ８）ランラスタ１２ｆニドライバーとしたＥ
／Ｄ形ＭＯＳインバータ回路が用いられてきた。このＥ
／Ｄ形ＭＯＳインバータは、負荷ＭＯ８）ランジスタが
デプレシジン形ＭＯ８）ランジスタであるため、その理
想的な場′合の負荷電流曲＃は第２図（４）に示すよう
に、定電流特性になり、回路の負荷容量を充電する速度
が非常に速くなる。しかし、従来の回路では、負荷であ
るデプレション間Ｏｓトランジスタｔｉｔ、４３図に示
すような構造を有しており、基板が接地（あるいはある
電位に固定）されている、このため、ソースと基板との
間の電位差が大きくなった場合には、基板効果とよばれ
る現象で、負荷ＭＯ８）ランジスタのしき込値電圧が大
きくなる。
したがって、負荷トランジスタを流れる負荷電流が小さ
くなり、負荷電流曲線は５ｇ２図■に示すように、定電
流特性とは異なってくる。回路の負荷電ｔを充電する時
間（インバータのター７オフ時間）は、負荷電流工りを
電圧で積分した値／ＩＬｄＶに比糟するため、定電流特
性からずれた負荷電流特性では、回路のスピードが低下
し、高速性が損われる。
集積回路の集積密度を上げるため、ＭＯＳトランジスタ
が微細化されると、上述の基板効果は次第に顕著になり
、デプレションＭＯ８）ランジスタの負荷電流特性は定
電流性を失うようになり、その結果、Ｅ／Ｄ回路の高速
性も失なわれる。
本発明の目的は、上記従来技術の欠点を改善するため、
基板効果がなく定電流負荷特性を有するＭＯＳ）ランジ
スタを提供することにある。本目的を達成するため、本
発明のＭＯＳ　）ランジスタは、基板半導体とは反対導
電形の低濃度不純物領域表面に形成されたソース、ドレ
イン間に、上記低濃度不純物領域ｑ開口部が存在し、そ
の開口部に空乏層が形成される様にしたことを特徴とし
ている。
以下、本発明を実施例にて説明していく。
実施例１ 第４図は、本発明による基鈑効果のないＭＯＳトランジ
スタのデバイス構造の１例を示すものである。ｎ形シリ
コンを基板として用いた場合について説明する。１０１
４〜１０’　”ｃｍ−’の低い不純物議Ｋｆ：有°する
ｎ形シリコツ基板４１の表面に形成された開口部４７を
有し、深さ３〜４μｍ１不純物ａｌｌ　カ１０’　”　
〜１０”　＠ｃｍ−’　（７）　ｐ形不Ｈｅ１Ｊ　ｌＪ
域４２（以下、ｐウェルと略記する）の中に、ソース、
ドレイン領域となるｎ０層４３．４４を形成し、さらに
ゲート酸化膜４５、ゲート電極４６を形成し、ｎチャネ
ルＭＯＳ）ランジスタが構成されている。ゲート電極４
６直下の領域には、上記ｐウェル４２の開孔ｆＢ４７が
設けられており、ゲート電極下にはｎ形基板領域が現わ
れている。ｐウェル４２とｎ形シリコン基板４１との間
には、空乏層４８が形成されるが（ｐウェル電位Ｖｍｍ
は接地又は負電位、基板電位ＶａＢは正直位、例えば電
源電圧Ｖｏ）、ｎ形シリコン基板４１の不純物濃度がｐ
ウェル４２よシも低いために、空乏層４８ＩＩｉ’ｎ形
基板４１側によシ深く形成される。従って、ソース４３
、ドレイン４４間のｐウェル開ロ部４７内には、空乏層
４８が形成されている。もし、ｐウェル開口部４７の太
き％ａが、空乏層の伸びｄの２倍、即ち２ｄよシも小さ
い場合には、ゲート下のｐウェル開ロ部４７内は全て空
乏化されて、ゲート４６下には、（ｐウェル４２の採さ
十空乏層４８の幅）に相当する探い空乏層が形成される
ことになる。さらに、との空乏層内には、ｎ形基板のド
ナー不純物がイオン化した正の電荷が存在する。従って
、本構造のＭＯＳ）ランジスタのしきい値電圧は、負と
なシ、デプレッション形となる。このような構ｉＸを有
するＭＯＳ）ランジスタを流れる負荷電流は、第５図の
（２）に示すように、印加電圧Ｖｍｍによらずほぼ一定
であシ、基板効果がなくなっている。これに対して、第
３図に示す構造の従来デッグビションＭＯ８）ランジス
タは、！５図の■に示すように、その負荷電流は基板電
圧Ｖｍｓに大きく依存し、基板効果が太きｈことを示し
ている。即ち、第４図のような構造を有するＭＯＳ）ラ
ンジスタは、本発明の目的とする基板効果のない定電流
負荷特性を有するデバイスとなっている。このような特
性が得られる理由としては、ＭＯＳ）ランジスタのしき
い値電圧を決めるゲート直下の領域に厚い空乏層が形成
されているため、基板シリコンに電圧を印加しても、基
板電圧のゲート直下に及ぼす効果が小さくなるためと考
えられる。なお、本素子構造では、負荷電流を決めるＭ
ＯＳ）ランジスタのしきい値電圧は、ｐウェル開口部内
Ｑｎ形基板領域の不純物濃度を変えることによって制御
でき、ｎ形基板領域の不純物濃ｆｔ？高くすると、しき
い値゛電圧はよシ負の方向にいき、大きな負荷電流が流
れる。
第６図は、本トランジスタの平面構造を示すものであｈ
、ｐウェル開口部の形状を示している。
ｐウェル開口部４７は、ゲート電極４６下の動作領域を
おおうように形成されている。ゲート電極４６とｐウェ
ル開口部４７の端の間隔ｔは１〜２μｍのマスク合せズ
レ分を取ればよい。
本発明による基板効果のなｌ、ｎ’ＭＯ８）ランジスタ
を用いて回路を構成することにより、回路の動作速度は
従来回路に比べ約２倍に高速化され、さらに、小さなト
ランジスタ面積でも従来素子に劣らない負荷電流を流す
ことができるので、高集積化の点でも本発明は有効であ
る。
尚、本素子では、ｐウェル開口部内４７に延びている空
乏層４８の深さは、ｎ形基板４１とｐウェル４２との間
に印加される電圧を変えることでも制御できる。
実施例２ 前記実施例では、ソース・ドレイン間のｐウェル開孔部
が全て空乏化してお、り、ＭＯＳ）ランジスタを流れる
電流はソース・ドレイン間を流れる電流のみであった。
本実施例は、第７図に示すように、ｐウェル開ロア１内
に横方向から延びてきた空乏層７２が互いについてはお
らず、ゲート電極７６下のｐウニ化量ロ部７１が全て空
乏化していない構造を有するＭＯｉ９）ランジスタに関
するものである。このＭＯＳ）ランジスタは、実施例１
に示した素子と同じように、ディブレジョン形で基板効
果がなく、ゲート電圧によって制御される電流がソース
７３・ビレ４フフ４間ｔ−流れる。
しかし、この素子では、ｐウェル開ロ部７１が完全に空
乏化していないために、正の電位が印加されたｎ形基板
７５からｐウェル開ロ部７１１！−通ってソー゛スフ３
へ流れこむ電流も存在する。このＭＯＳ）ランジスタの
等価回路は、第８図に示すように、本発明のディブレジ
ョン形のＭＯＳ）う／ジスタフ８と、ｎ形基板７５ｔ−
ドレインとし、ｐウェル７０をゲートとし　ｎｄｐ層７
３をソースとするｎチャネルの縦形の接合形ＦＥＴ７９
が並列に接続されていると考えられる。このような素子
を負荷に用いた場合には、２つの素子を通して負荷電流
が流れるので、負荷容量の充電能力が大きく、回路の高
速化が図れる。本素子は、縦形の接合形ＦＥＴがゲート
電極下に埋め込まれるように立体的に形成されているた
め、素子面積に対する負荷電流供給能力が大きく、集積
度の点でも有効である。
本素子は２つの方法によって実現することができる。そ
の帛１の方法は、ゲート電極下のｐウェル開ロ部７１の
大きさを、横方向から延びてきた空乏層７２の深さの２
倍以上にすることである。
例えば５Ｘ１０”ｃＩｎ−”の不純物濃匿合有する深さ
４μｍのｐウェルが接地されていて、５ｘ１０１４ｃｒ
Ｉｒ１の不純物濃度を有するｎ形基板が５■に印加され
ている場合、ｐウェル開口部の大きさが１０μｍ以上あ
る場合には、ｐウェル開口部内は完全には空乏化されず
、本実施例のような素子構造となる。
本素子構造を実現する第２の方法は、ｐウェル開口部内
のｎ形基叛領域の不純物濃度を大きくし、ｐウェル開口
部内の空乏層の延びを小さくすることである。これは空
乏層の延びは不純物濃度の平方根に比例することに基づ
いているものであシ、例えばｎ形基飯の不純物濃度が上
記第１の方法の場合よシも１桁大きくして、５Ｘ１０”
ｃｒｒｌ−’とした場合には、ｐウニへ開口部は５μｍ
以上の大きさであれば本実施例の素子構造となる。
実施例３ 前記の２つの実施例は、いずれもディブレジョン形のＭ
ＯＳ）ランジスタであったが、本実施例は基板効果がな
いエンハンスメント形（７）ＭＯＳ）２ンジスタに関す
るものである。第９図は本実施例の素子構造を示すもの
であり、基本的には第４図に示す前実施例と＃１ぼ同じ
構造を有しておシ、ｐウニ゛ル開ロ部９７内は完全に空
乏化されているが、トランジスタのしきい値゛電圧をエ
ンハンスメント形にするため、ゲート電極下のｐウェル
開ロｍ９７表面に、ｐ形不純゛物層９９がイオン打ち込
み等により形成されてい名。このような素子構造では、
ｐ形不線動層９９が０．５μｍ以上に深くなると、基板
効果が次第に大きくなってくるので、基板効果を無くす
ために、ｐ形不線動層９９はできるだけ洩＜、０．ｓμ
ｍ以下にするのが望ましい。
実施例４ 、本実施例は、ｐウェル開孔部表面にｐ形不線動層を形
成することなく、無基板効果ＭＯ８）ランジスタをエン
ハンスメント形にする方法に関するものである。素子構
造は、ゲート電極を除いて、実施例１を示す第４図と同
じであるが、ゲート電極として仕事関数が大き艷材料、
例えば高濃度ｐ形多結晶シリコン等を用いることによシ
、シきい１ｒｊｊＬ電圧をエンハンスメント形にできる
。
実施例５ 本発明の無基板効果ＭＯ８）ランジスタは、ウェハの内
に作゛られるため、第１０図に示すようにウェルを有す
る相補形ＭＯ８）ランジスタ（以下ＣＭＯ８と略記する
）と同一チップ上に形成することができ、極々の回路応
用が可能になる。第１０図において、ｎ形３ｉ基板２０
上にｐチャネルＭＯ８）ランジスタ２１が形成されてお
り、”基板内のｐウェル２２の中には従来構造のれチャ
ネルＭＯ８）９ノジスタ２３が形成されており、さらに
前記ｐウェル２２と同時に形成されたｐウェル２４ｔ−
用いて本発明による無基板効果のｎチャネルＭＯ８）ラ
ンジスタ２５が形成されている。
２６Ｆｉ素子間分離用、の厚いＳｔＯ，膜である。前述
の如く、無基板効果ＭＯ８）ランジスタにより、亮速動
作の回路が形成でき、さらＫＣＭＯ８では低消費電力の
＠路が形成できるので、両者を組み合せ併用するこ七に
よシ、高速でかつ低消費電力の高性能ＭＯ８！Ｉｌｉ何
路が構成できる。
実施例６ 本実施例では、本発明による無基板効果ＭＯＳトランジ
スタの一造方法について第１１図を用イて説明テる。ま
ず、不純物＃厩が１０１４〜１０’　”ｃｍ−”のｎ形
基板３０表面のｐウェル開口部に相当する場所に、０．
５〜１．０μｍの厚さの５ｔｏｔ膜のパターン３１を形
成し、このパターンをマスクにしてボロ７等のｐ形不線
動３２　ｔ−１０’　”　〜１０”　ｃｍ−”イオン打
ち込みし、その後、１ｉｏｏ〜１２００Ｃの高温で熱拡
散して深さ３〜４μｍのｐウェル３３を形成する（第１
１図Ａ）、その後、３ｉＱ、膜３１を除去し、ｐウェル
領域のみをホトレジスト膜３４でおおい、ｐウェル開口
部内にシんなどのｎ形不線動３５を１０’　”　〜１０
’　”　ｃｍ−’イオン打ち、込みして、ｐウェル開口
部内の不純物濃度を所望の値に設定する（第１１図Ｂ）
。ホトレジスト膜３４を除去した後、選択酸化法によっ
て厚さ０．５〜１．０μｍのフィールド酸化膜３６を形
成するＣａｇｌ１図Ｃ）。この時、ｐウェル開口部のイ
オン打ち込みされたｎ形不線動は３５１に示す様に０．
５〜１．５μｍ程度拡散する（第１１図Ｃ）。次に、厚
さ２０〜１００１ｍの薄いゲート酸化膜３７、多結晶シ
リコンや金楓から成るゲート電極３８を形成する。なお
、ｐウェル開口部内の表面にｐ影領域を形成する場合に
はゲート電極３８を形成する前にボロン等のｐ形不線動
をイオン打ち込み等によシ添加する。さらに、高濃度ｎ
影領域を形成する以外の領域をホトレジスト膜やＳｉｆ
ｔＭｌ　Ｓｉ、Ｎ、躾等のマスク３９によっておおい、
シんやひ素によってｎｏ領域５０を形成する（第１１図
Ｄ）。次にマスク３９を除去し、再びホトレジスト膜％
８１０！膜、５１ｍＮａ膜等のマスク５１を用いて尚濃
度ｐ０領域５２ｔｌ−形成する（第１１図Ｅ）。このｐ
４に領域はｐウェルへ電極を取るための領域にも々す、
さらにＣＭＯ８ｔ−＠Ｗするためのｐチャネルトランジ
スタのソース、ドレインとなる。次に、マスク５１を除
去した後、ＰＥＧ膜などの表面保藷膜５３を形成し、電
極穴を開け、電極５４ｆ：形成して本発明による素子を
作る。
第１１図に示した製造法では、ｐウェル開口部内にｎ形
不線動を添加するのに、イオン打ち込みのマスクになる
ホトレジスト膜３４をホトレジ工程によ゛つて形成した
が、このホトレジ工程を用いることなく、自己整合的に
ｐウェル開口部内にｎ形不線動を重加する製造法を第１
２図及び第１３図に示す、第１２図ではｎ形シリコン基
板３０表面に厚さ２０〜１００ｎｍ（１００ｎ＊膜５５
ｔ−介してＳ輸Ｎ、膜５６、ホトレジス）Ｍ５７Ｏパタ
ーンをｐウェル開口Ｓを形成する領域に形成し、このパ
ターンをマスクにしてｐ彫工線動３２をイオン打を込み
し、その後熱拡散してｐウェル３３を形成する（第１２
図Ａ）。次に、ホトレジスト膜５７を除去した後、Ｓｉ
、Ｎ、膜５６をマスクにして選４１’［化し、厚す０．
２〜０．５μｍのＳ’Ｏｔ膜５８全５８する。この後、
ｓｔ、Ｎ、膜５６を除去し、ｎ彫工線動３５をイオン打
ち込みすると、ホトレジ工程を増やすことなく％　ｐウ
ェル開口部内にｎ−形不線動を自己整合的に添加できる
（第１２図Ｂ）、その後ＳｔＯ，膜５８を除去し、第１
１図Ｃと同じ工程でフィールド８１０．膜３６を形成す
る（６ｇ１２図Ｃ）、この時、ｐウェル開口部のｎ形不
線動は０．５〜１．５μｍに拡散されて、ｎ影領域３５
１が形成される。
第１３図に示す製造法では、ｐウェル開口部を形成する
領域内の８−Ｎ、膜５６、ホトレジスト膜５７を除去し
、ｎ彫工線動３５をイオン打ち込゛みする（第１３図Ａ
）。次に、ホトレジスト膜５７を除去した後、Ｓｉ、Ｎ
４膜５６をマスクとして選択酸化し、厚さ０．１〜０．
４ａｍＯ８ｉ　Ｏｔ膜５９を形成し、Ｓ’ｍＮａ膜５６
を除去した後Ｓ１０！膜５９をマスクにしてｐ彫工線動
３２をイオン打ち込みしく第ｉ　ａ図Ｂ）、その後高温
の熱拡散によって深さ３〜４μｍのｐウェル３ｉとｎ影
領域３５１を形成する（第１３図Ｃ）。この製造法では
、ｐウェル内のｎ形不線動層はほぼｐウェルと同じ深さ
になる。
以上説明してきたように、本発明によって基板効果のな
いＭＯ８）う／ジスタが実現でき、このトランジスタを
用いることによシ高速、高集積の集積回路が実現できる
。尚、本発明は本発明の技術的思想から逸脱しない範囲
において変更が可能であシ、例えば本実施例ではｎチャ
ネルＭＯ８）ランジスタのみについて説明したが、ｐチ
ャネルＭＯ８）う／ジスタでも本発明は適用される。
第１４図、第１５図は、本発明のＭＯ８）ランジスタを
用い九各種回路を示す。
第１４図（２）は第４図のＭＯＳ　）ランジスタロ１を
用いたインバータ（６２はエンハンスメント形ＭＯ８）
ランジスタ）、第１４図■は第７図のＭＯ８）ランジス
タロ３を用いたインバータ（６４はエンハンスメント形
ＭＯ８）ランジスタ）である。
第１５図は本発明のＭＯ８）ランジスタを転送ゲート（
トランスファー・ゲート）に用いた例であり、１例とし
て、スタティックＭＯ８−ＲＡＭの転送ゲートＴ１．Ｔ
２に本発明のＭＯ８）う／ジスタを用いた例である１図
において、Ｖｃｃは電源ライン、Ｗはワード線、Ｄ、Ｄ
はデータ線、ル１゜Ｒ２は抵抗、８１．８２はスイッチ
用ＭＯ８）ランジスタである。
【図面の簡単な説明】
８ｇ１図はＥ／Ｄ形ＭＯＳインバータ回路の回路図、第
２図は負荷電流曲線図、第３図は従来のディブレジョン
ＭＯ８）ランジスタの断面図、第４図は本発明のＭＯ８
）う／ジスタの１実施例の素子断面図、第５図は負荷電
流の基板バイアス依存性を示す図、第６図は本発明によ
る５ｇ４図の素子の平面図、第７図は本発明のＭＯ８）
う／ジスタの他の実施例の素子Ｗｒ面図、第８図は第７
図の素子の等価回路図、第９図は本発明のＭＯ８）ラン
ジスタの他の実施例の素子断面図、第１０図は本発明に
よるＭＯ８）ランジスタ金相補形ＭＯ８）ランジスタの
中に集積化した集積回路の断面図、第１１図から第１３
６図は本発明のＭＯ８）ランジスタの製造工程を示す断
面図、第１４図、第１５図は本発明のＭＯ８）ランジス
タを用いた回路例を示す回路図である。 ４０・・・９ｍ８１基板、２０，４１，７５．９１・・
・ｎ型ＳＩ基板、２２，２４，４２．７０．９２・・・
ｐ型ウェル、４３．７３．９３・・・Ｈ’Ｗｋ−型ソー
ス領域、４４，７４．９４・・・ｎ０型ドレイン領域、
４ｓ、７７．９ｓ・・・ゲート絶縁膜（Ｓ過０３等）、
４６、’７６．９６・・・ゲート１！極（ポリＳ’、金
属等）、４７．７１．９７・・・ｐ型ウェルの開口部（
ｎ型領域）、４８．７２．９８・・・空乏層、４９第　
　４　　因 →釘ｓｏｔ五Ｖｓａ ￥１６　　図 （Ａ） （Ｂ） 第７図 ＶＳ賦ｓ（７の 第　？　図 ￥’］　１０図 １ｆＪｒ＋　　　図 ￥５７３図

Claims (1)

  1. 【特許請求の範囲】 １、第１導電形半導体基板の表面領域に設けられ、１部
    に開口部を有する第２導電形のウェル領域と、該ウェル
    領域の前記開口ｔ！１５ｆ、介して対向する第１４電形
    のソース領域、ドレイン領域と、該ソース領域、ドレイ
    ン領域間の前記基板表面上にゲート絶縁膜を介して設け
    られたゲート電極とを有することを特徴とする絶縁ゲー
    ト形電界効果トランジスタ。 ２６上記ソース領域、ドレイン領域間の上記基板表面領
    域には、＠２導電形の不純物層が設けられてなることを
    特徴とする特許請求の範囲第１項記載の絶縁ゲート形電
    界効果トランジスタ。 ３、上記基板を第１極性電位に設定し、上記ウェル領域
    を第２極性電位又は接地電位に設定するバイアス手段を
    有することｔ−特徴とする特許請求の範囲第１項又は第
    ２項記載の絶縁ゲート形電界効果トランジスタ。 ４、上記バイアス手段により、上記ウェル領域の開口部
    が空乏層により満されることを特徴とする特許請求の範
    囲第３項記載の絶縁ゲート形電界効果トランジスタ。 ５、上記バイアス手段により、上記ウェル領域の開口部
    の１部分に空乏層が形成されること１ｋＷ徴とする特許
    請求の範囲第３項記載の絶縁ゲート形電界効果トランジ
    スタ。
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