JP2006510225A - ウェル注入を用いた集積回路の改変 - Google Patents

Abstract

集積回路構造を偽装するための技術および構造。この集積回路構造は、ゲート領域の下方に、第１の導電型の複数の活性領域に隣接して配置された第１の導電型のウェルを有するように形成される。このウェルは、集積回路構造に印加される適正な如何なる電圧にもかかわらず、それらの活性領域の間に電気経路を形成する。

Description

本発明は、一般に、集積回路および半導体デバイス（ＩＣ）、およびそれらの製造方法に関し、本発明では、集積回路および半導体デバイスに偽装(camouflaging)技術を用いて、リバースエンジニアが、半導体デバイスがどのように製造されているかを判別し難くするものである。

本発明は、本発明者と同じ発明者数人による、以下の米国特許および特許出願に関連する。

（１）米国特許第５８６６９３３号および同第６２９４８１６号は、ｐ＋およびｎ＋ソース／ドレインマスクを改変して、複数の線をトランジスタ間に注入する（したがって、隠れて埋め込まれる）ことにより、ＣＭＯＳ回路のトランジスタをどのように接続するかを教示している。これらの注入された相互接続部を用いると、リバースエンジニアには３入力のＡＮＤ回路またはＯＲ回路がほぼ同じに見えることになる。また、相互接続部が埋め込まれているので、リバースエンジニアは、トランジスタ間の接続性、したがってそれらの機能を解明するのに、ＩＣをより深くまで調べなければならなくなる。

（２）米国特許第５７８３８４６号、同第５９３０６６３号、および同第６０６４１１０号は、トランジスタの間に注入された接続線が、使用されるＣＭＯＳ技術で可能なほぼ最小のフィーチャ寸法の長さで挿入されたギャップを有するようにソース／ドレイン注入マスクが改変された、他の変形形態を教示している。このギャップがある種類の注入で「充填される」場合、その線は導通するが、別の種類の注入で「充填される」場合は、その線は導通しない。この意図的なギャップは、「チャネルブロック」と呼ばれる。リバースエンジニアは、ＣＭＯＳプロセスに使用される最小のフィーチャ寸法で、注入の種類を分析することによって接続性を判断しなければならなくなる。

（３）米国特許第６１１７７６２号は、半導体集積回路をリバースエンジニアリングから保護する方法および装置を教示している。半導体活性領域が基板上に形成され、シリサイド層が、その半導体活性領域の少なくとも１つの活性領域と、選択された基板領域とのどちらをも覆って形成され、それにより選択された基板領域上に形成されたそのシリサイド領域を介して、その少なくとも１つの活性領域が別の領域と相互接続されることになる。

（４）米国特許第４５８３０１１号は、回路内に追加の擬似ＭＯＳデバイスを実装し、回路内のその位置から、複製を試みる者には、その装置がエンハンスメントモードデバイスに見えるようにすることによって、ＭＯＳ集積回路を複製しようとする試みを阻止する方法および回路構成を開示している。ただし、この擬似ＭＯＳデバイスは、空乏注入によって実装される。

（５）米国特許第５９７３３７５号は、半導体基板内で隣接するトランジスタの注入領域の間の接続が、フィールド酸化物層の下方に埋め込まれた導電性注入物によってもたらされることを開示している。埋込み導電性注入物は、埋込み接点とも呼ばれ、ソース／ドレイン注入物のドーピング濃度と同程度のドーピング濃度を有する。一般の埋込み接点では、ドーピング濃度は１０¹⁸原子／ｃｍ³程度である。

（６）米国特許出願第０９／７５８７９２号は、注入の個々の内容(detail)に応じて、トランジスタをオン／オフにできるダブルポリプロセス技術を開示している。

（７）２００１年６月１５日出願の米国特許出願第０９／８８２８９２号および２００２年６月１３日出願の関連するＰＣＴ出願第ＰＣＴ／ＵＳ０２／１９０７５号は、ゲート領域下で使用される埋込み接点注入部を開示している。この特許出願で使用される埋込み接点構造は、ソース／ドレイン注入物とほぼ同じドーピング濃度およびドーピング深さを有する。

本出願は、２００２年１２月１３日出願の米国仮特許出願第６０／４３３３１４号の利益を主張するものであり、その開示を参照により本明細書に組み込む。

本出願はまた、下記の２００１年６月１５日出願の米国特許出願第０９／７５８７９２号および同第０９／８８２８９２号にも関連する。

複雑な集積回路および半導体デバイスの作成は、この種のデバイスを設計するのに高度な技術を有する技術者が多大な時間をかけて取り組む場合、非常にコストのかかる仕事となり得る。加えて、集積回路は、ソフトウェアがファームウェアの形でその中に符号化された読取り専用メモリを含むことができる。さらに、集積回路は、情報の暗号化が関与する応用例で使用されることが多く、したがって、そのような情報の機密を保持するために、この種のデバイスをリバースエンジニアリングできないようにすることが望ましいことがある。したがって、集積回路および他の半導体デバイスをリバースエンジニアリングから保護するのには、多種多様の理由が挙げられる。

当技術分野では、リバースエンジニアを阻止するために、集積回路をよりリバースエンジニアリングし難くする様々な技術が周知である。使用されている技術の１つは、リバースエンジニアが各トランジスタ（特に、ＣＭＯＳデバイスでは各ＣＭＯＳトランジスタ対）を慎重に分析しなければならないほど、トランジスタ間の接続を判断し難くするとともに、集積回路をリバースエンジニアリングするために、回路およびパターンの自動認識技術を使用できないようにするものである。集積回路は、数十万個さらには数百万個ものトランジスタを有することがあるので、リバースエンジニアがデバイス内の各トランジスタを注意深く分析しなければならなくすることにより、リバースエンジニアが、そのデバイスをうまくリバースエンジニアリングできないようにするのに非常に効果がある。

上述の従来技術では、うまくいけば、リバースエンジニアは、標準の回路の境界を突きとめそれらの機能を解明しようとするのに、金属接続を調べなければならなくなる。例えば、ゲート接続にポリシリコン層（２つ以上のポリシリコン層を有するプロセスの第１のポリシリコン層）を使用することがあり、リバースエンジニアはこれらの接点を探すことになる。というのは、これらのゲート接点は、一般にトランジスタへの入力部、すなわち標準回路への入力部となることを知っているからである。さらに、ソース接点およびドレイン接点は、金属相互接続部を介して基板に作成される。リバースエンジニアが行うであろう手法の１つは、シリコンからゲートへのポリ金属線を探すことによって、セルの境界を探すことである。というのは、それらの線は、１つのトランジスタセルの出力（ドレイン接点）から次のトランジスタセルの入力（ゲート接点）への間の接点である可能性を示唆するからである。これがうまく行われると、リバースエンジニアはそれらのシリコンゲートポリ線からセルの境界を画定することができる。次いで、このセルの境界を注意深く観察する(note)ことにより、リバースエンジニアは、セルの特徴（例えば、トランジスタの寸法や数）を知ることができ、そこからそのセルの機能に関して論理的な推測を立てる。リバースエンジニアは、セルの境界に加えて、トランジスタの寸法およびその位置も利用することがある。例えば、Ｐチャネルデバイス（ＰＭＯＳ）は、Ｎチャネルデバイス（ＮＭＯＳ）よりも大きく、ＰＭＯＳデバイスはすべて１つの行にグループ化されるが、ＮＭＯＳデバイスはすべて異なる行にグループ化される。こういった情報は、その後、他の類似したセルを自動的に分類するためにデータベースに格納することができる。

本発明の目的は、リバースエンジニアリングをより困難にすることであり、具体的には、リバースエンジニアにゲート下の注入部を調べさせることである。

それにより、本発明を使用したチップをリバースエンジニアリングするのに、著しく時間がかかるようにするとともに、不可能でないとしても、おそらく極めて実際的でなくすることにより、リバースエンジニアの作業が一層困難になると思われる。本発明を、上記で示した従来技術の米国特許および特許出願に開示される技術と併せて用いて、リバースエンジニアをさらに惑わせることができる。

図１ａは、従来技術のシングルウェルＣＭＯＳデバイスの簡略断面図を示す。左側に示すＮＭＯＳデバイスでは、活性領域１６ａは一般にｎ型ソース領域であり、活性領域１８ａは一般にｎ型ドレイン領域であり、これらはｐ型基板１２に配置されている。ゲート２０ａは、ゲート酸化物層２１上に配置されたポリシリコン層１９から製作することができる。ゲート２０ａは、２つの活性領域１６ａ、１８ａの間に配置されている。フィールド酸化物１０が、ＮＭＯＳデバイスをＣＭＯＳ対のＰＭＯＳデバイスおよびＩＣ内の他の半導体デバイスから分離している。右側に示すＰＭＯＳデバイスでは、活性領域１６ｂは一般にｐ型ソース領域であり、活性領域１８ｂは一般にｐ型ドレイン領域であり、これらは基板１２のｎ型ウェル４２内に配置されている。ゲート２０ｂは、ゲート酸化物層２１上に配置されたポリシリコン層１９から製作することができる。ゲート２０ｂは、２つのｐ型活性領域１６ｂ、１８ｂの間に配置されている。ｎ型ウェル４２は、ｐ型活性領域１６ｂ、１８ｂをｐ型基板１２から分離している。

図１ｂは、もう１つの従来技術のＣＭＯＳデバイスの簡略断面図を示す。半導体業界の２つの主要な目標は、デジタルまたはアナログ集積回路（ＩＣ）の高密度化、高速化である。高密度化とは、チャネル長およびチャネル幅をより小さくすることである。高度に集積された微細で精密な半導体デバイス素子の分離などの条件を満足にするために、第１の導電型の基板を有するＣＭＯＳ対のいくつかのｎ型デバイスは、その基板と同じ導電型のウェルを有する。図１ｂは、この種の従来技術のＣＭＯＳデバイスの簡略断面図であり、ＮＭＯＳデバイスが左側に示され、ＰＭＯＳデバイスが右側に示されている。ＮＭＯＳデバイスは、第１の導電型の半導体基板１２に形成された第１の導電型のウェル１４を有する。図１ｂに示す例では、基板１２はｐ型半導体基板であり、ウェル１４はｐ型ウェルである。このＮＭＯＳデバイスのソース領域１６ａおよびドレイン領域１８ａは、第２の導電性を有し、好ましくはｎ型である。フィールド酸化物１０が、ＮＭＯＳデバイスをＣＭＯＳ対のＰＭＯＳデバイスから分離するとともに、その半導体デバイスを、ＩＣ内の他の半導体デバイスからも分離している。ゲート２０ａ、２０ｂは、ゲート酸化物層２１上に配置されたポリシリコン層１９から製作されている。ＰＭＯＳデバイスでは、ソース領域１６ｂおよびドレイン領域１８ｂはｐ型である。ソース領域１６ｂおよびドレイン領域１８ｂの下方には、ｎ型ウェル４２がある。

本発明では、好ましくは「ダブルウェルプロセス」と呼ばれる標準のＣＭＯＳ製造プロセスを利用する。このプロセスでは、第１の導電性の半導体基板は、第１の導電型を有するウェルと第２の導電型を有するウェルとを備える。当業者なら、本特許を読めば、本発明は、ダブルウェルプロセス以外の他のＣＭＯＳプロセスも利用できることを理解するであろう。マスクを用いて、第１の導電型ウェルおよび第２の導電型ウェルの位置および形状を決定する。

後で説明するように、それぞれのウェルの位置を変えることによって、ソースとドレインなど２つの活性領域の間に導電経路が形成される。したがって、得られる半導体デバイスは、適正な電圧であれば如何なるゲート電圧でも恒久的にオンになる。したがって、本発明を用いると、従来のいくつかの回路と同じに見えるように回路を構築することができ、選択されたトランジスタの機能は全く異り、したがって、その回路は、見た目で模倣の対象となっている回路とは全く異なるように機能することになる。リバースエンジニアリングプロセスでは、（上部または平面から見て）回路デバイスの繰り返すパターンを探し、それらの繰り返すパターンはすべて同じ回路機能をもたらすと想定するので、リバースエンジニアは、元の集積回路の複製を試みる際に、機能を誤って想定することになる。したがって、本発明がその中に使用されている集積回路の実際の機能は知られることがない。当然ながら、トランジスタのパターンが従来の回路を模倣するが、異なる機能を果たすようにさせるこの技術が、おそらく数百万個ものトランジスタを有する複雑な集積回路で数百回または数千回と用いられる場合、リバースエンジニアは、結局うまく働かないデバイスしか手に入れられないだけでなく、リバースエンジニアリングしようとしたチップを分析する際に自らが立てた仮説のどこが間違っていたのか解明を試みるという面倒な作業を強いられることになる。この余計な作業が行われる場合には、リバースエンジニアは、問題のチップが実際にはどのように構築されているのか解明しようとさらに時間を費やすことを強いられる。

本発明は、リバースエンジニアを惑わせるデバイスおよび方法を提供するだけでなく、リバースエンジニアリングプロセスを阻止する他の方法よりも簡単に実装できる経路も形成する。本明細書に開示する技術を利用すると、まったく新しい別のライブラリを新たに形成するのではなく、特定の製造業者のライブラリ設計を改変することができる。したがって、本発明に伴うコストおよび時間は、集積回路をリバースエンジニアリングから阻止するのに用いられる他の方法よりも少ないことが当業者には理解されよう。

本発明は、問題のチップ上で、半導体デバイスまたはデバイスのパターンらしく見える千もの事例のうちで１度しか使用しなくてもよいが、それでも、リバースエンジニアは、自らが見るそれぞれの半導体デバイスまたはパターンで、それが本発明によって改変されている可能性は非常に低いことを十分に知りながら、それぞれの半導体デバイスまたはパターンを非常に注意深く調べなければならないことに留意されたい。リバースエンジニアは、諺にいう「干し草の山の中の針」を探す（無駄骨を折る）羽目になる。

簡単かつ概括的に述べると、本発明はリバースエンジニアを阻止するために集積回路を偽装する方法を含み、この方法では、ソース領域およびドレイン領域と同じ型のウェルが、ゲート領域の下でソース領域およびドレイン領域に接触して配置される。

他の態様では、本発明は、集積回路構造の偽装を提供する。この集積回路構造は、複数のウェルから形成される。このウェルは、ゲート領域下で、同型のソース領域およびドレイン領域に隣接して配置される。

次に、本発明の好ましい実施形態を示す添付の図面を参照して、本発明を以下でより詳しく説明する。本発明は、多数の異なる形態で実施することができ、ここに述べる実施形態のみに限定されるものと解釈すべきではない。

図２は、図１ｂのＣＭＯＳ内のＮＭＯＳおよびＰＭＯＳデバイスが、そのトランジスタが決してオフになることはないが、リバースエンジニアにはそのトランジスタが機能して見えるようにするために、本発明によってどのように意図的にオンにできるかを示す。

図２に示すように、図１ｂのｐ型ウェル１４がｎ型ウェル７で置き換えられており、図１ｂのｎ型ウェル４２がｐ型ウェル８で置き換えられている。ウェルの型を変更するには、ｐ型ウェル７およびｎ型ウェル８の形成中に、マスクの開口を変更する必要があることが当業者には理解されよう。ｎ型ウェル７がｎ型活性領域１６ａと１８ａとの間にあるようにウェルを変更することにより、印加される電圧の如何にかかわらず、活性領域１６ａと活性領域１８ａとの間に電気経路が形成される。その結果、ゲート２０ａに適正な如何なる電圧が印加されても常にオンになるトランジスタが得られる。さらに、ｐ型ウェル８がｐ型活性領域１６ｂ、１８ｂの間にあるようにウェルを変更することにより、印加される電圧の如何にかかわらず、活性領域１６ｂと活性領域１８ｂとの間に電気経路が形成される。その結果、ゲート２０ｂに適正な如何なる電圧が印加されても常にオンになるトランジスタが得られる。適正な電圧とは、通常のデバイス動作で見られる、ゲート酸化物２１を破壊しない程度の任意のゲート電圧を指す。

図３は、本発明の他の実施形態によるＣＭＯＳデバイスの簡略断面図を示す。図１ｂのＣＭＯＳ対のＮＭＯＳデバイスは、ＣＭＯＳ対のＰＭＯＳデバイスを改変することなく改変できることが当業者には理解されよう。したがって、図３では、図１ｂのｐ型ウェル１４がｎ型ウェル７で置き換えられるが、右側のＰＭＯＳデバイスは図１ｂから図３でそのまま変わらない。

図２および３のデバイスは常にオンになるデバイスを実現するものの、これらのデバイスはリーク問題をももたらす。回路内のすべてのデバイスが改変されるのではない場合、ゲート領域２０ａ、２０ｂ下の、ソース領域およびドレイン領域１６ａ、１８ａ、１６ｂ、１８ｂと同じ導電型であるウェル７、８は、それらが互いに接触するほど近接する場合、電流リークを生じることがある。例えば、図３では、ｎ型ウェル７からの電流がｎ型ウェル４２にリークする可能性があり、それによって図３のＰＭＯＳトランジスタに問題を引き起こす恐れがある。したがって、この種のリーク電流が問題となる場合、ウェル７、８をトランジスタよりも小さく作成して、この種のリークを回避することが好ましい。したがって、図４ａ〜８に示すデバイスは、ゲート領域下の、関連するトランジスタよりも小さいウェルを示す。当業者なら、必ずしもそうする必要はないものの、これによって、本発明により当該の回路内で他のリーク問題が生じないように完全に防止されることを理解するであろう。

図４ａ〜４ｃは、図１ａに示す半導体デバイスが、そのトランジスタが決してオフに制御されることはないが、リバースエンジニアにはそのトランジスタが機能して見えるように、本発明によってどのように意図的にオンにできるかを示す。図４ｃに示すデバイスに達するのに好ましくは使用されるプロセスステップを順に論じることとする。

図４ｃのＣＭＯＳトランジスタ対は、左側に示すＮＭＯＳデバイスと右側に示すＰＭＯＳデバイスとを含む。図４ｃのＮＭＯＳトランジスタは、ｐ型基板１２、２つのｎ型活性領域１６ａ、１８ａ、およびゲート２０ａを有する。図４ｃのＰＭＯＳ電界効果トランジスタは、ｐ型基板１２、ｎ型ウェル４２、２つのｐ型活性領域１６ｂ、ｌ８ｂ、およびゲート２０ｂを有する。２つのｎ型活性領域１６ａ、１８ａは、一般にソース領域およびドレイン領域と呼ばれる。この用語は、常にオンになる本発明のデバイスに関してはその意味を失うことになるが、理解しやすいように、また従来の回路と比較するために、ソースおよびドレインという用語をそのまま使用するものとする。ゲート２０ａの下方には、活性領域１６ａと１８ａとを接続する追加のｎ型ウェル２２がある。この追加ウェル２２は、活性領域１６ａ、１８ａと同じ導電型であり、それによって、印加される電圧の如何にかかわらず、活性領域１６ａと１８ａとの間に導電経路が形成される。その結果、ゲート２０ｂに適正な如何なる電圧が印加されても、常にオンになるトランジスタが得られる。適正な電圧とは、通常のデバイス動作で見られる、ゲート酸化物２１を破壊しない程度の任意のゲート電圧を指す。当業者なら、図４ｃに示すデバイスのフィーチャ寸法は、通常通り平面で見ると、リバースエンジニアにそのデバイスは通常のＮＭＯＳデバイスであると思い込ませるものであることを理解するであろう。

先に論じた米国特許第５９７３３７５号および米国特許出願第０９／８８２８９２号に記載のような従来技術では、複数の活性領域を接続するのに埋込み接点が利用される。ソース注入部またはドレイン注入部のドーピング濃度は、一般にｌ０¹⁹原子／ｃｍ³程度であることが当業者には理解されよう。ウェルのドーピング濃度は、一般に１０¹³原子／ｃｍ³〜１０¹⁵原子／ｃｍ³程度である。埋込み接点のドーピング濃度は、一般に１０¹⁸原子／ｃｍ³程度である。したがって、埋込み接点とは、ウェルよりも高いドーピング濃度を有する注入部を指し、一般には、ソース／ドレイン注入部のドーピング濃度に極めて近い。本発明のデバイスおよび方法では、活性領域間の接続をもたらすのに、ウェルが用いられる。さらに、埋込み接点の深さは、一般にソース／ドレイン注入部の深さと同程度であるが、ウェル注入部は一般にソース／ドレイン注入部よりも深い。また、ウェル２２は、ウェル４２を形成するのと同時に容易に形成することができる。

当業者なら、半導体デバイスを製造するのに多種多様なプロセスを利用できることを理解するであろう。本発明に従って、０．３５μｍプロセスに関する例を挙げて以下に論じる。本発明は、寸法やドーピングレベルなどの精密な詳細は異なることはあるが、同じ基本方法を用いる他のプロセスにも適用することができる。図１ａおよび１ｂに示すデバイスを作成するのに使用されるプロセスステップは、半導体デバイス製造業界で周知であり、したがって、従来のプロセスステップについては詳細には論じない。それよりも、本発明のプロセスステップが、従来のプロセスステップとはどのように異なるかという点から、本発明を実施するのに好ましくは使用されるプロセスステップおよびプロセス特徴を詳しく論じるために、以下で簡単に説明する。

図４ａ〜４ｃは、本発明に従ってデバイスを形成するのに使用できるプロセスを示す。図４ａに移ると、レジストマスク３６がＮＭＯＳトランジスタの基板１２上に形成されている。基板１２は、例えば１０Ω／ｃｍの抵抗率を有する、例えばｐ型シリコン製である。従来のプロセスでは、レジストマスク３６はＰＭＯＳトランジスタの上部でのみエッチングされて除去される。本発明のプロセスでは、レジストマスクは、好ましくは、ＮＭＯＳトランジスタの一部分上で開口３５を形成するようにエッチングされる。開口３５の幅２６は、好ましくは所与のプロセスで最小のｎウェル幅に等しいかそれよりも大きい。０．３５μｍプロセスでは、ｎウェルの最小幅は、一般に０．６μｍである。リンイオン３４を好ましくは基板１２に注入して、リンイオン注入領域を形成する。図４ｂに示すように、ここでは、ＮＭＯＳデバイスではｎウェル２２、ＰＭＯＳデバイスではｎウェル４２と称する。リンイオン３４は、例えば加速電圧１８０ｋｅＶおよびドーズ量約５．０×１０¹³ｃｍ^-2で注入することができる。リンイオンの注入の結果、図４ｂのゲート領域２０の下方にｎウェル２２が配置され、ＰＭＯＳデバイスの下方にｎウェル４２が配置される。一般に、リンイオンの注入後、基板を、好ましくはその基板に所望の深さまでイオンを打ち込むために、温度サイクルにかける。

図４ｂでは、レジストマスク３６は除去されて、ゲート酸化物層２１およびポリシリコン層１９が、基板１２の表面を覆って形成されている。ＮＭＯＳデバイスでは、ゲート２０ａは、好ましくは、ゲート酸化物層２１およびポリシリコン層１９をエッチングして基板１２上に形成される。次いで、例えばリンイオン３８を基板１２に注入して、図４ｃに示すように、ｎ領域１６ａ、１８ａを形成することができる。リンイオン３８は、例えば加速電圧２０ｋｅＶおよびドーズ量５．０×１０¹⁵ｃｍ^-2で注入することができる。当業者なら、ｎ領域１６ａ、１８ａを形成するときのリンイオン３８の濃度は、ｎウェル２２、４２を形成するときのリンイオン３４の濃度に比べてはるかに高いことを理解するであろう。当業者なら、温度およびイオン濃度の組合せは、それぞれの注入部で所望の深さが得られるように、一般の半導体プロセスに従って変えることができることを理解するであろう。好ましくは、温度サイクルおよびイオン濃度は、ｎ型ウェル２２、４２がｎ型のソース領域１６ａおよびドレイン領域１８ａよりも深くなるように選択する。図４ａ〜４ｃに示すＰＭＯＳデバイスは、従来のプロセスステップに従って形成される。

図５ａ〜５ｄは、本発明に従ってダブルウェルＣＭＯＳデバイスを製造するのに使用できる例示的な１組のプロセスステップを示す。図５ａに移ると、レジストマスク３６がＮＭＯＳトランジスタのｐ型基板１２上に形成されている。標準のダブルウェル半導体プロセスでは、レジストマスク３６は、ＮＭＯＳトランジスタ領域全体を覆い、ＰＭＯＳトランジスタ領域の部分だけが覆われないことになる。レジストマスク３６を、好ましくは、ＮＭＯＳトランジスタの一部分上でエッチングして開口３５を形成する。基板１２は、例えば、好ましくは１０Ω／ｃｍの抵抗率を有するｐ型シリコン製である。リンイオン３４を基板１２に注入してリン注入領域を形成し、図５ｂに示すように、ここではｎウェル２２、４４と称する。リンイオン３４は、例えば加速電圧１８０ｋｅＶおよびドーズ量約５×１０¹³ｃｍ^-2で注入することができる。リンイオンの注入の結果、ＮＭＯＳデバイスのゲート領域の下方にｎウェル２２が配置され、ＰＭＯＳデバイスの下方にｎウェル４２が配置される。開口３５の幅２６は、好ましくは所与のプロセスで最小のｎウェル幅に等しいかそれよりも大きい。０．３５のμｍプロセスでは、ｎウェルの最小幅は一般に０．６μｍである。基板を、好ましくは、その基板に所望の深さまでイオンを打ち込むためにサイクル温度にかける。

図５ｂでは、レジストマスク３６は除去され、別のレジストマスク３２が基板１２上に形成されている。本発明の実施形態では、レジストマスク３２の部分が、ｎウェル２２の縁部を越えて距離２４まで延在するように、レジストマスク３２を好ましくはエッチングして２つの開口３３、３７を形成する。０．３５μｍプロセスでは、距離２４は一般に０．１６μｍに等しく、すなわちｎウェルとｐウェルを分離する最小の値である。ホウ素イオン３０を基板１２に注入して、ホウ素注入領域を形成し、図５ｃに示すように、ここではｐウェル１４ａ、１４ｂと称する。ホウ素イオン３０は、例えば加速電圧１００ｋｅＶおよびドーズ量約３×１０¹³ｃｍ^-2で注入することができる。従来技術のプロセスでは、ｎウェル２２を覆うレジストマスク３２は存在せず、したがって、図１ｂに示すように、従来技術のｐウェル１４がゲート領域２０ａの下方に延在する。ｎウェル２２を覆うこのレジストマスク３２によって、ゲート２０ａ下の領域の注入を制御することが可能になる。このホウ素領域１４ａ、１４ｂは、実際には、ツインウェルプロセスのｐウェル注入部にあたる。前の場合と同様に、基板を、一般に、その基板に所望の深さまでイオンを打ち込むためにサイクル温度にかける。

図５ｃでは、レジストマスク３２は除去され、ゲート酸化物層２１およびポリシリコン層１９が基板１２上に形成されている。ＮＭＯＳデバイスでは、ゲート酸化物層２１およびポリシリコン層１９を好ましくはエッチングしてゲート２０ａを形成する。ＰＭＯＳデバイスでは、ゲート酸化物層２１およびポリシリコン層１９が、ＰＭＯＳデバイスを覆うレジストマスクを形成する。例えばリンイオン３８を基板１２に注入して、図５ｄに示すように、ｎ型活性領域１６ａ、１８ａを形成することができる。リンイオン３８は、例えば加速電圧７０ｋｅＶおよびドーズ量５×１０¹⁵ｃｍ^-2で注入することができる。当業者なら、活性領域１６ａ、１８ａを形成するときのリンイオン３８の濃度は、ｎウェル２２、４２を形成するときのリンイオン３４の濃度に比べてはるかに高いことを理解するであろう。当業者なら、温度およびイオン濃度の組合せは、それぞれの領域で所望の深さが得られるように、一般の半導体プロセスに従って変えることができることを理解するであろう。好ましくは、温度サイクルおよびイオン濃度は、ｎ型ウェル２２、４２が、ｎ型のソース領域１６ａおよびドレイン領域１８ａよりも深くなるように選択する。さらに、いくつかの応用例では、温度サイクルおよびイオン濃度は、好ましくは、ｎ型ウェル２２、４２がｐ型ウェル１４ａ、１４ｂよりも深くなるように選択する。

上述するとともに図５ａ〜５ｄで示した製造プロセス以外にも、図５ｄに示すデバイスを形成するのに使用できる他の方法が複数ある。第２の方法を図６ａ〜６ｄに示す。図６ａでは、第１ステップは図５ａに示すステップと同じである。

しかし、図６ｂでは、プロセスステップは図５ｂに示すステップとは異なる。図６ｂでは、レジストマスク３２はＮＭＯＳデバイスのｎ型ウェル２２を覆っては配置されていない。ホウ素イオン３０を基板１２に注入してホウ素イオン注入領域を形成する。図６ｃに示すように、これをここではｐウェル１４と称する。ホウ素イオン３０は、例えば加速電圧１００ｋｅＶおよびドーズ量約３×１０¹³ｃｍ^-2で注入することができる。ｐウェル１４はｎウェル２２を覆って注入されており、したがって、ｎウェル２２を形成するリンイオン３４の濃度は、ｐウェル１４を形成するホウ素イオン３０の濃度よりも高くなければならないことが当業者には理解されよう。したがって、ゲート２０ａ下の領域は、ｎ型ウェル２２があるためｎ型のままである。

図６ｃでは、レジストマスク３２は除去され、ゲート酸化物層２１およびポリシリコン層１９が基板１２上に形成されている。ＮＭＯＳデバイスでは、ゲート酸化物層２１およびポリシリコン層１９を好ましくはエッチングしてゲート２０ａを形成する。ＰＭＯＳデバイスでは、ゲート酸化物層２１およびポリシリコン層１９が、ＰＭＯＳデバイスを覆うレジストマスクを形成する。例えばリンイオン３８を基板１２に注入して、図６ｄに示すようにｎ型活性領域１６ａ、１８ａを形成することができる。リンイオン３８は、例えば加速電圧２０ｋｅＶおよびドーズ量５×１０¹⁵ｃｍ^-2で注入することができる。活性領域１６ａ、１８ａを形成するときのリンイオン３８の濃度は、ｎウェル２２、４２を形成するときのリンイオン３４の濃度に比べてはるかに高いことが当業者には理解されよう。温度およびイオン濃度の組合せは、その領域／ウェルで所望の深さが得られるように、一般の半導体プロセスに従って変動させることができることが当業者には理解されよう。好ましくは、温度サイクルおよびイオン濃度は、ｎ型ウェル２２、４２がｎ型のソース領域１６ａおよびドレイン領域１８ａよりも深くなるように選択する。さらに、いくつかの応用例では、温度サイクルおよびイオン濃度は、好ましくは、ｎ型ウェル２２、４２がｐ型ウェル１４よりも深くなるように選択する。これによって、ｎ型ウェル２２が確実にｐ型ウェル１４の上に重なることになる。

ｐ型ウェル１４ａ、１４ｂは、デバイスを常にオンにするのに必要ではないことが当業者には理解されよう。しかし、従来のデバイスのフィーチャ寸法が小さい場合、図１ｂに示すように、デバイスは基板１２と同じ導電型のｐ型ウェル１４を有するのが一般的である。この好ましい実施形態では、本明細書で説明した技術を、標準のツインウェルＣＭＯＳ製造プロセスで用いること、すなわちｐ型ウェル１４ａ、ｌ４ｂを用いることにより、半導体製造プロセスの不要な改変を回避している。加えて、ｐ型ウェル１４ａ、１４ｂによって、ＮＭＯＳデバイスはより高い印加電圧に耐え得るようになる。さらに、ｐ型ウェル１４ａ、１４ｂは、そのｎ型活性領域１６ａ、１８ａを基板１２から絶縁する助けとなる。しかし、図４ａ〜４ｃに示すように、ｐ型ウェル１４ａ、１４ｂをデバイス中に形成しないように、半導体製造プロセスを改変することもできることが当業者には理解されよう。

本発明の他の実施形態は、恒久的にオンになるＰＭＯＳトランジスタを利用する。本発明によって形成されるＰＭＯＳデバイスは、半導体デバイスの形成に追加のプロセスステップを加えることなく常にオンにすることができるが、このデバイスは基板に短絡する。図１ｂに示すような従来技術のＰＭＯＳトランジスタでは、ｎウェル４２がまず注入される。次いで、ｐ領域１６ｂ、ｌ８ｂを注入して、ＰＭＯＳトランジスタのソースおよびドレインを形成する。

図７は、右側のＰＭＯＳトランジスタが本発明に従って改変されているＣＭＯＳデバイスの断面を示す。その概念およびプロセスは、ＮＭＯＳトランジスタに使用するプロセスと同じである。ただし、ｐウェル５２’がゲート領域２０ｂ下で基板１２に注入されている。ｐウェル５２’を形成するのに、通常のプロセスで使用するホウ素イオンの量で、基板１２の表面に注入されたｎウェル４２に十分打ち勝つ(overcome)ことができる。したがって、ソースｐ領域１６ｂおよびドレインｐ領域１８ｂから、チャネル５２’を通ってｐ型基板１２に達する導電経路が存在することになる。したがって、半導体デバイスは適正なゲート電圧で常にオンになるが、基板１２に短絡することにもなる。

いくつかの応用例では、半導体デバイスが図７に示すように基板に短絡することは望ましくない場合があることが当業者には理解されよう。図８は、右側のＰＭＯＳトランジスタが本発明に従って改変されているＣＭＯＳデバイスの断面図を示す。ここでは、ＰＭＯＳデバイスは基板１２に短絡していない。その概念およびプロセスは、図７に関して先に述べたＰＭＯＳトランジスタに使用するプロセスと同じである。ただし、ｐウェル５２”がゲート領域２０ｂ下で基板１２に注入されている。ｐウェル５２”を形成するのに適量のホウ素イオンを使用すれば、活性領域１６ｂと１８ｂとの間の基板表面上でｎ型ウェル４２に打ち勝つのに十分である。ただし、ｐ型ウェル５２”の深さは、ｎ型ウェル４２よりも僅かに浅く制御されている。したがって、ｎ型ウェル４２は、ｐ型ウェル５２”が基板１２に短絡するのを防止している。このプロセスは、基板表面でｎウェル４２がｐウェル５２”よりも深くなり、ｐウェル５２”がｎウェル４２の上に重なるようになるプロセスステップを既に有することができることが当業者には理解されよう。この場合、プロセスを改変する必要はない。

図７では、ｐウェル５２’はｎウェル４２よりも深く、その上に重なっている。したがって、ｐ型領域１６ｂ、ｌ８ｂのいずれに印加される如何なる電圧も、ｐウェル５２’を通過してｐ型基板１２に短絡することになる。図７では、ｎウェル４２は、回路の動作を変えることはないので、任意選択であることが当業者には理解されよう。図６ｄに示すデバイスが、図７または８のデバイスと同じプロセスで製作され、かつ、製造者がリバースエンジニアをさらに阻止するために、図６ｄのｐ型ウェル１４または図７のｎ型ウェル４２を配置したいと望む場合は、基板１２の表面でｐウェル５２’、５２”が確実にｎウェル４２の上に重なるようにするために追加のプロセスステップが必要となる。図６ｄでは、この擬似トランジスタの動作において、基板１２の表面でｎウェル２２がｐウェル１４の上に重なっていることが重要である。しかし、図７および８では、活性領域１６ｂと１８ｂとの間で電気経路を形成するように、基板１２の表面でＰウェル５２’、５２”がｎウェル４２の上に重なることが重要である。したがって、本発明に従ってＰＭＯＳおよびＮＭＯＳデバイスのどちらをも形成するには、２つの異なるｐウェルステップが必要となる。それぞれのｐ型ウェルステップは、僅かに異なるホウ素イオン濃度および／または異なる温度サイクルを有し、そのため、一方のステップでは図７のｐウェル５２’または図８のｐウェル５２”が確実にｎウェル４２の上に重なるが、他方のステップでは、図６ｄのｐウェル１４が確実にｎウェル２２の上に重ならないようになる。当然ながら、２つの異なるｐウェルプロセスステップを使用する代わりに、２つの異なるｎウェルプロセスステップを使用しても、同じ結果が得られることが当業者には理解されよう。

ＰＭＯＳおよびＮＭＯＳデバイスのどちらをも、追加のプロセスステップを加えずに標準のダブルウェル製造プロセスを使用して製造したい場合は、ｐウェル５２が確実にゲート領域２０ｂの下方に配置されるように、ｎウェル４２は一般に配置されないことが当業者には理解されよう。ただし、図７および８に示す構造は、ダブルウェル製造プロセス中に実現することができる。図７および８に示す構造を製造するのに、追加の製造ステップを必要とするか否かは、実装(implementation)および温度サイクル後の、ｎウェルおよびｐウェルの濃度プロファイルに依存する。

リバースエンジニアが本明細書に開示の技術を検出するのは非常に困難である。例えば、本明細書に開示の技術によって改変された半導体デバイスの回路の上面（平面）を、ＳＥＭ分析のような顕微鏡検査を用いて検査しても、その改変された回路は、他の標準の半導体デバイスと同じに見えるであろう。リバースエンジニアが数百万個すべての半導体デバイスの分析がさらに必要であると判断したとしても、金属層、酸化物層、および絶縁層を注意深く除去しなければならないことになる。次に、リバースエンジニアは、ゲートがあった位置に配置されていたウェル注入部を判断するために、染色(stain)およびエッチングを実施しなければならない。多くの高密度ＩＣでは、ゲート下にはウェル注入部が常に存在するものであり、そのウェル注入部だけが、通常は、ゲート領域に隣接する活性領域とは異なる型であるので、その実施は困難になる。しかし、本発明の場合、ウェルは、ゲート領域に隣接する半導体活性領域と同じ型である。したがって、リバースエンジニアは、ウェルの導電型の間で異なる型を判断することができなければならない。本発明の技術を使用すると、ゲートウェルの注入は低ドーズ量で行われる。したがって、注入された材料の化学特性に依存する化学エッチングはそれほど効果がない。その結果、本発明が使用されていることを検出するのに必要となる技術は、リバースエンジニアを十分阻止できるほど、時間のかかるものと考えられる。複雑な集積回路は、数百万個もの半導体デバイスを含むことがあり、それぞれの半導体デバイスを偽装するために本発明が使用されているか否かを判断するために、リバースエンジニアが各半導体デバイスを注意深く分析しなければならないとなると、そのような集積回路をリバースエンジニアリングするのにつぎ込まれる労力は相当なものになるであろう。

本発明をその特定の実施形態に関して記載してきたが、当業者なら当然、例えば、他のドーズ量または他のタイプの半導体デバイスなどの変形形態を思いつくであろう。したがって、本発明は、添付の特許請求の範囲によって必要とされない限り、開示された実施形態のみに限定されるものではない。

シングルウェルプロセスを用いた従来技術のＣＭＯＳデバイスの簡略断面図である。 ある導電型の基板と、ｎ型デバイスではそれと同型のウェルとを有する、ダブルウェルプロセスで作成された従来技術のＣＭＯＳデバイスの簡略断面図である。 本発明の一実施形態を示すＣＭＯＳデバイスの簡略断面図である。 本発明に従ってｎ型デバイスが改変されたＣＭＯＳデバイスの簡略断面図である。 本発明によるシングルウェルＣＭＯＳデバイスの例示的な簡略化したプロセス順序を示す図である。 本発明によるシングルウェルＣＭＯＳデバイスの例示的な簡略化したプロセス順序を示す図である。 本発明によるシングルウェルＣＭＯＳデバイスの例示的な簡略化したプロセス順序を示す図である。 本発明によるダブルウェルＣＭＯＳデバイスの例示的な簡略化したプロセス順序を示す図である。 本発明によるダブルウェルＣＭＯＳデバイスの例示的な簡略化したプロセス順序を示す図である。 本発明によるダブルウェルＣＭＯＳデバイスの例示的な簡略化したプロセス順序を示す図である。 本発明によるダブルウェルＣＭＯＳデバイスの例示的な簡略化したプロセス順序を示す図である。 本発明による例示的な簡略化した第２組のプロセス順序を示す図である。 本発明による例示的な簡略化した第２組のプロセス順序を示す図である。 本発明による例示的な簡略化した第２組のプロセス順序を示す図である。 本発明による例示的な簡略化した第２組のプロセス順序を示す図である。 本発明に従ってｐ型デバイスが改変されたＣＭＯＳデバイスの例示的な簡略断面図である。 本発明に従ってｐ型デバイスが改変されたＣＭＯＳデバイスのもう１つの例示的な簡略断面図である。

Claims (13)

1. ゲート領域を有する偽装回路構造であって、
   基板と、
   前記基板に配置された第１の導電型の第１の活性領域と、
   前記基板に配置された第１の導電型の第２の活性領域と、
   前記ゲート領域下で前記基板内に配置され、前記第１の活性領域および前記第２の活性領域と物理的に接触している前記第１の導電型の第１のウェルとを含み、
   前記第１のウェルが、前記回路に適正な電圧が印加されているか否かにかかわらず、前記第１の活性領域と第２の活性領域との間に電気経路を形成することを特徴とする偽装回路構造。
2. 複数の第２の型のウェルをさらに含み、前記複数の第２の型のウェルの少なくとも１つが前記第１の活性領域と物理的に接触している、請求項１に記載の偽装回路構造。
3. 前記複数のウェルの少なくとも１つが、第１の導電型と第２の導電型との最小の分離幅で前記第１のウェルから分離されている、請求項２に記載の偽装回路構造。
4. 前記第１のウェルが、前記複数の第２の型のウェルよりも深い、請求項２に記載の偽装回路構造。
5. 前記第１のウェルが、前記第１および第２の活性領域よりも深い、請求項１から４のいずれか１つに記載の偽装回路構造。
6. ゲート領域を有する基板と、
   前記基板に配置された複数の第１の導電型の活性領域であって、その少なくとも２つが前記ゲート領域によって互いに分離されているところの活性領域と、
   前記ゲート領域下で前記基板に配置されるとともに、前記複数の前記活性領域の前記少なくとも２つと物理的に接触している、前記第１の導電型の第１のウェルと、
   前記複数の活性領域の前記少なくとも２つの下で部分的に配置され、前記第１のウェルから分離されている、複数の第２の型のウェルと
   を含む半導体回路。
7. 第１の導電型の基板に、ゲート領域を有するとともに、少なくとも２つの第２の導電型の活性領域を有するデバイスを調製するステップと、
   第２の導電型を有する第１のウェルを前記ゲート領域の下方に挿入するステップと
   を含む、回路を偽装する方法であって、
   前記ゲート領域の下方における前記第１のウェルが、前記少なくとも２つの活性領域と物理的に接触し、前記ゲート領域の下方における前記第１のウェルが、前記ゲート領域に適正な電圧が印加されているか否かにかかわらず、前記少なくとも２つの活性領域の間に電気経路を形成する
   ことを特徴とする方法。
8. 第１のウェルを前記ゲート領域の下方に挿入する前記ステップが、前記ゲート領域下の前記ウェルが前記少なくとも２つの活性領域よりも深くなるように、前記ゲート領域の下方に前記第１のウェルを打ち込むことを含む、請求項７に記載の方法。
9. 第１の導電型と第２の導電型との最小の分離幅で前記第１のウェルから分離されている、第１の導電型を有する第２のウェルを、前記少なくとも２つの活性領域の少なくとも一部分の下方に挿入するステップをさらに含む、請求項８に記載の方法。
10. 前記ゲート領域の下方における前記第１のウェルが前記第２のウェルよりも深い、請求項９に記載の方法。
11. 従来のダブルウェル製造プロセスを変更して、従来の第１の導電型のウェルを第２の導電型のウェルで置き換えるステップを含む、ＣＭＯＳ回路を形成する方法。
12. ＣＭＯＳデバイスが複数の活性領域を含み、前記第２の導電型のウェルが前記複数の活性領域よりも深い、請求項１１に記載の方法。
13. 少なくとも１つの第１の導電型の追加ウェルを形成するステップをさらに含み、前記第２の導電型のウェルが前記少なくとも１つの追加ウェルよりも浅い、請求項１１または１２のいずれか１つに記載の方法。

Images