JP3110799B2 - 半導体装置 - Google Patents

半導体装置

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JP3110799B2 JP03158929A JP15892991A JP3110799B2 JP 3110799 B2 JP3110799 B2 JP 3110799B2 JP 03158929 A JP03158929 A JP 03158929A JP 15892991 A JP15892991 A JP 15892991A JP 3110799 B2 JP3110799 B2 JP 3110799B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタを
用いたセンス回路を複数個備える半導体装置に関するも
のである。
【０００２】
【従来の技術】近年、ＭＯＳ型半導体記憶装置におい
て、一対のＭＯＳトランジスタのコンダクタンスの差を
利用して、メモリセルの記憶内容に応じた微小な電位差
を検知して読み取るセンス回路が多く用いられるに至っ
ている。
【０００３】このようなセンス回路の基本構成を、図３
に示す。ＭＯＳトランジスタＱ１及びＱ２は、ソースが
共通接続されており、ドレインとゲートとが互いに交差
するように接続されている。そして、各々のゲートに印
加される電位、即ちノードＮ１及びＮ２における電位差
を、ＭＯＳトランジスタＱ１及びＱ２のコンダクタンス
の差を利用することによって検知している。
【０００４】このような構成のセンス回路が、半導体基
板上に複数個形成される際のパターン配置を図４に示
す。一つのセンス回路４０ａは、ＭＯＳトランジスタＱ
１及びＱ２を有しており、このようなセンス回路４０
ａ，４０ｂ，…が複数個配列されている。ここで、ＭＯ
ＳトランジスタＱ１のゲート電極４１、及びＭＯＳトラ
ンジスタＱ２のゲート電極４２は、通常多結晶シリコン
膜により形成されている。またＭＯＳトランジスタＱ１
のドレイン領域４３、及びＭＯＳトランジスタＱ２のド
レイン領域４４は、ゲート電極４１及び４２をマスクと
して、不純物イオンを注入することによって自己整合的
に形成される。
【０００５】
【発明が解決しようとする課題】しかし従来の半導体装
置は、複数個のセンス回路４０ａ，４０ｂ，…が、相互
間に素子分離が行われて配置されていた。このため、高
集積化を図る上で各センス回路間の距離を短縮すると、
ソース抵抗の不均一や、配線層とソース領域とのコンタ
クト抵抗の不均一、あるいは各層の相対的なマスク合わ
せずれを招いていた。さらに、不純物イオンを各々の拡
散層に注入する際に、注入角度が不均一となるなどの理
由によってトランジスタ特性にばらつきが生じやすく、
製造歩留りの低下や性能の劣化を招いていた。
【０００６】本発明は上記事情に鑑みてなされたもので
あり、高集積化を実現し、製造歩留り及び性能の向上を
もたらし得る半導体装置の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明による半導体装置
は、ソースが共通接続され、各々のドレインと他方のゲ
ートとが互いに交差するように接続された第１及び第２
のＭＯＳトランジスタを有し、各々のゲートに印加され
る電位の差を検知するセンス回路を二つ以上備えてお
り、第１及び第２のＭＯＳトランジスタはそれぞれ一個
又は並列に接続された二個以上のトランジスタ領域を有
し、この第１及び第２のＭＯＳトランジスタの共通接続
されたソース領域が二以上のセンス回路で共有されてお
り、二以上のセンス回路は相互間に素子分離領域を隔て
ずに配置されていることを特徴としている。
【０００８】
【作用】各々のセンス回路において共通接続されたソー
ス領域が、二以上のセンス回路で共有されており、各セ
ンス回路が素子分離領域で隔てずに配置されているた
め、各センス回路間の距離を短縮して微細化した場合に
も、コンタクト抵抗が不均一となったり、各層に相対的
なマスク合わせずれが生じたりせず、各ゲートに同一の
電位が印加された場合のコンダクタンスは等しいものと
なり、製造歩留り及び性能が向上する。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
【００１０】第１の実施例による半導体装置のパターン
配置を図１に示す。ここで、各センス回路１０ａ，１０
ｂ，…の基本回路構成は、上述した図３によるものと同
一である。即ち本実施例による装置は、従来の装置と比
較してパターン配置に特徴がある。各センス回路が有す
るＭＯＳトランジスタＱ１及びＱ２は、それぞれ並列に
接続された二つのトランジスタ領域Ｑ１１及びＱ２１に
より形成されている。トランジスタ領域Ｑ１１はドレイ
ン領域Ｑ１２を、トランジスタ領域Ｑ２１はドレイン領
域Ｑ１３を有し、ソース領域１１が共通に接続された状
態にある。そして、ＭＯＳトランジスタＱ１のゲート１
４とＭＯＳトランジスタＱ２のドレイン領域１３とが、
便宜上、図中実線で示された配線層Ｌ１により接続さ
れ、ＭＯＳトランジスタＱ２のゲート１５とＭＯＳトラ
ンジスタＱ１のドレイン領域１２とが配線層Ｌ２により
接続されている。
【００１１】このような構成を備えた各センス回路１０
ａ，１０ｂ，…は、ビット線に直行する方向（図中、縦
方向）に配列され、さらにソース領域１１を共有してい
る。このように、各々のセンス回路がソース領域１１を
共有することで、素子分離を行う必要性が排除されてい
る。これにより、各センス回路間の距離を短縮した場合
にも、コンタクト抵抗が不均一となったり、各層に相対
的なマスク合わせずれが生じたりせず、各ゲート１４及
び１５に同一の電位が印加された場合のコンダクタンス
は等しいものとなる。この結果、素子の微細化と共に、
製造歩留りの低下、トランジスタ特性の劣化の防止が達
成される。
【００１２】次に、本発明の第２の実施例について、そ
のパターン配置を示した図２を参照して説明する。この
実施例は上述した第１の実施例と異なり、各センス回路
内部において、二つのトランジスタ領域Ｑ１１及びＱ２
１との間に、素子分離領域２１、２２が形成されてい
る。他のパターン配置は第１の実施例によるものと同一
であり、説明を省略する。
【００１３】このような素子分離領域２１及び２２を形
成することで、センス回路内部での各拡散層の間でマス
ク合せずれが生じた場合にも、コンタクトが不均一とな
るのを防止することができる。この第２の実施例におい
ても、第１の実施例と同様に各センス回路１０ａ，１０
ｂ，…はソース領域１１を共有しており、素子分離領域
は不要である。このため、素子の微細化と共に製造歩留
りの低下及び性能劣化が達成される。
【００１４】上述した実施例はいずれも一例であって、
本発明を限定するものではない。例えば、第１の実施例
及び第２の実施例は、共に二つの並列接続されたトラン
ジスタ領域を有したＭＯＳトランジスタＱ１及びＱ２を
有しているが、一個あるいは三以上のトランジスタ領域
を有するものであってもよい。
【００１５】
【発明の効果】以上説明したように本発明によれば、各
々のセンス回路において共通接続されたソース領域が各
センス回路で共有されており、相互間を素子分離領域で
隔てる必要がないため、各センス回路間の距離を短縮し
て微細化した場合にも、コンタクト抵抗が不均一となっ
たり、各層に相対的なマスク合わせずれが生じたりせ
ず、各ゲートに同一の電位が印加された場合のコンダク
タンスは等しいものとなり、高密度実装化と共に、製造
歩留り及び性能の向上が達成される。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置のパタ
ーン配置を示した説明図。
【図２】本発明の第２の実施例による半導体装置のパタ
ーン配置を示した説明図。
【図３】従来の半導体装置の基本回路構成を示した回路
図。
【図４】同装置のパターン配置を示した説明図。
【符号の説明】
１１ ソース領域 １２，１３ ドレイン領域 １４，１５ ゲート電極 Ｑ１１ トランジスタＱ１のトランジスタ領域 Ｑ２１ トランジスタＱ２のトランジスタ領域 １０ａ，１０ｂ センス回路
フロントページの続き (56)参考文献 特開 平３−116776（ＪＰ，Ａ) 特開 昭63−81981（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ソースが共通接続され、各々のドレインと
    他方のゲートとが互いに交差するように接続された第１
    及び第２のＭＯＳトランジスタを有し、各々のゲートに
    印加される電位の差を検知するセンス回路を二つ以上備
    えた半導体装置において、 前記第１及び第２のＭＯＳトランジスタは、それぞれ一
    個又は並列に接続された二個以上のトランジスタ領域を
    有し、 前記第１及び第２のＭＯＳトランジスタの共通接続され
    たソース領域が、前記二以上のセンス回路で共有されて
    おり、 前記二以上のセンス回路は、相互間に素子分離領域を隔
    てずに配置されていることを特徴とする半導体装置。
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