KR910009356B1 - Cmos 인버터를 갖는 반도체 집적회로 - Google Patents

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KR910009356B1 KR1019890000244A KR890000244A KR910009356B1 KR 910009356 B1 KR910009356 B1 KR 910009356B1 KR 1019890000244 A KR1019890000244 A KR 1019890000244A KR 890000244 A KR890000244 A KR 890000244A KR 910009356 B1 KR910009356 B1 KR 910009356B1
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Abstract

내용 없음.

Description

CMOS 인버터를 갖는 반도체 집적회로
제1a도는 종래의 이중단 인버터회로의 회로도.
제1b도는 제1a도에 보인 이중단 인번터회로의 일부를 나타내는 IC 칩상의 기본장치의 예시적 배열을 나타내는 개략평면도.
제2a도는 기본장치의 배열을 나타내는 도면으로서 제1a도에 보인 이중단인버터에 대응하는 IC 칩의 일부를 나타내는 본 발명의 제1실시예의 개략평면도.
제2b도는 제2a도에 쇄선 XX'를 따라 취한 제2a도 장치의 개략횡단면도.
제3a도는 제2a도에 대응하는 부분을 나타내는 본 발명의 제2실시예의 개략평면도.
제3b도는 제3a도에 점선 YY'를 따라 취한 제3a도의 장치의 개략절취도.
제4도는 본 발명의 적용될 수 있는 DRAM셀의 부분횡단면도.
제5도는 본 발명의 적용될 수 있는 메모리셀의 회로도.
본 발명은 반도체 집적회로에 관한 것으로, 특히 콤프리멘타리 금속산화막 반도체형 인버터를 갖는 회로의 구조에 관한 것이다. 금속산화막 반도체(MOS)형 전계효과 트랜지스터들(FETs)은 집적회로(ICs)에서 널리 사용되며, 특히 콤프리멘타리 MOS(CMOS)FETs는 다이나믹랜돔 억세스메모리(DRAM) 장치의 주변회로와 같은 각종 회로를 구성하는 인버터용으로 사용된다.
제1a도는 이중단 인버터회로의 회로도를 나타낸다. 제1단은 p채널 FET Tp1과 n채널 FET Tn1으로 구성된다. 그들은 양 전원선 Vcc1과 음전원선 Vss1간에 직렬로 연결된다. 이 트랜지스터들의 게이트전극들은 서로 연결되며, 이 게이트들의 제1접합점 G1은 입력단자 Din에 연결된다. 이 트랜지스터들이 소오스전극들 Sp와 Sn은 Vcc1 또는 Vss1에 각각 연결되는 한편, 이 FETs의 트레인전극들 Dp와 Dn은 서로 연결되어 반전신호를 제1출력신호선 N1으로 출력시켜 제2단 인버터로 공급한다.
제2단 인버터를 또한 P채널 FET Tp2와 n채널 FET Tn2로 구성된다. 이 트랜지스터들은 제1인버터의 것들과 마찬가지로 연결된다. 그들은 제2접합점 G2에서 제1신호선 N1으로부터 반전된 신호를 수신하고, 또한 출력단자 Dout에 연결되는 제2출력신호선 N2에 그 신호를 출력시킨다. 제2전원선 Vss1은 통상적으로 접지된다.
제1b도는 제1a도에 나타낸 바와 같이 이중단 인버터회로의 일부를 나타내는 IC 칩상의 기본장치들의 예시적 배치를 나타내는 개략평면도이다. p-채널 FETs Tp1, Tp2와 n-채널 FETs Tn1, Tn2는 반도체기판내에 형성된다. 이 FETs은 필드산화막 층에 의해 서로 분리되어 있고, 또한 게이트산화막 층에 의해 피복된다. 이 절연층들은 제1b도에서 볼수 없으나 그들은 기판의 전체표면을 피복하고 있는 것으로 생각될 수 있다. 게이트전극들 G1과 G2는 보통 게이트산화막층상에 증착되는 도우프된 폴리실리콘층으로 형성된다. 기판의 전표면은 이후 제1절연층으로 호칭되는 이산화실리콘(SiO2)과 같은 절연층으로 또 피복된다.
이 제1절연층 또한 제1b도에서 볼 수 없다. 왜냐하면 기판의 전표면을 피복하고 있기 때문이다. 전원선 Vcc1, Vss1 및 신호선들 N0, N1, N2는 예를들어 알미늄피막을 패턴형성함으로서 제1절연층위에 형성된다. 그들은 이점쇄선, 일점쇄선 및 점선으로 제1b도에 나타낸다. 이 배선패턴들은 절연층들을 통해 형성되는 각 접촉구멍들을 통해 대응전극들 Sp, Sn, Dp, G1, G2에 연결된다. 이 접촉구멍들은 제1b도에서 빗금영역으로 나타낸다.
IC내에 기본장치들의 집적밀도가 높아지면 인버터회로들의 그러한 구성은 여러 가지 문제점들을 야기시킨다. 일반적으로, 전원선들 Vcc1과 Vss1은 G1, G2 또는 N0, N1, N2와 같은 다른 배선들에 비해 더 넓을 필요가 있다. 왜냐하면 전원선은 기타 배선들의 것들보다 더 큰 전류를 반송해야 되기 때문이다. 만일, 알미늄배선을 너무 좁게하면, 배선내의 전류밀도가 증가하게 되어, 알미늄의 증가하게 되어, 알미늄의 엘렉트로미그레이션(electro-migration)의 원인이 되므로 장치의 신뢰성이 감소한다. 이 때문에, 장치사이즈를 축소시키는 것이 제한된다. 또한, 제1b도에서 볼 수 있는 바와 같이, 전원선 Vcc1, Vss1 및 신호선들 N0, N1, N2는 동일 알미늄피막으로 동일층(제1절연층)상에 형성된다. 따라서, Vcc1 또는 Vss1선은 장치의 외부영역내에 배치되야 하고, 또한 각 전극들 Sp 또는 Sn과 접촉되도록 하기 위해 장치의 내부를 향하여 가지들 B이 연장되야 한다. 왜냐하면, 전원선들 Vcc1, Vss1은 그 장치의 중심부에 배치되는 신호선들 N0, N1, N2과 분리형성되야 하기 때문이다. 이들은 장치사이즈를 축소시키는데 있어서 설계상의 제한요인이다. 그러므로, 본 발명의 목적은 장치사이즈를 줄이기 위해 CMOS 인버터의 개선된 구조를 제공하는데 있다.
본 발명의 다른 목적은 CMOS 인버터들을 갖는 반도체 IC의 집적밀도를 증가시키는데 있다. 이 목적들은 다른 배선들로부터 분리된 층상에 CMOS용 전원선들을 배선함으로서 달성될 수 있다.
본 발명에 의하면, CMOS FETs의 드레인 영역들을 그 다음단의 게이트전극들에 연결하기 위한 배선들은 게이트전극들을 피복하는 제1절연층상에 형성된다. 제2절연층은 그 장치의 전표면 위에 형성되며, 또한 전원선들은 제2절연층 상에 형성된다. 그러므로, 전원선들은 다른 배선들과 분리되며 이층들은 서로 겹친다.
이렇게 함으로서 종래의 것들보다 전원선을 더 넓게 설계할 수 있으므로, 전원선의 저항률이 감소되며, 그 전원선의 전류밀도가 감소되므로 알미늄의 엘렉트로 미그레이숀을 피할 수 있다. 또한 장치의 외부주면 영역상에 배열된 전원선들을 FETs위에 배열하는 것이 가능하다. 따라서 장치사이즈를 줄일 수 있다.
다른 실시예에서는 드레인영역들을 연결하기 위한 배선은 두부분으로 분리되어 있고, 또한 드레인 접촉전극들을 연속단에 연결하기 위한 신호선은 또한 제2절연층과 전원선들 위에 형성된다. 이렇게 하면 드레인 접촉선들 내의 불순물의 확산을 방지할 수 있어 장치의 생산성이 또한 향상될 수 있다.
본 발명의 한 특징은 CMOS 인버터의 드레인영역들을 연결하는 배선들이 고용융점 실리사이드 충을 포함하는 도전체로 제조된다는 것이다. 드레인영역의 연결을 위해 고용융점 실리사이드 층을 사용하면 그 장치를 고온에서 처리하는 것이 가능해지므로 장치의 신뢰성을 향상시키도록 예를들어 리후로우(reflow) 공정을 적용할 수 있다.
또한 본 발명에서 사용되는 고용융점 실리사이드 층은 CMOS 인버터의 게이트전극을 전용으로 배선하기 위해 형성되지 않는다. 그러한 실리사이드 배선은 최근 ICs내에 널리 사용된다. 예를들어, 각종 메모리장치들의 비트라인들을 실리사이드로서 형성되며, 또한 본 발명의 CMOS 인버터들은 그러한 메모리장치들의 주변회로용으로 사용될 수 있다. 그러므로, 대부분의 경우에 본 발명은 IC 내의 앞서 형성된 그러한 실리사이드 층을 이용할 수 있다. 따라서, 대부분의 경우에 본 발명의 제조공정은 IC를 제조하기 위한 추가공정단계들이 필요없다.
본 발명의 이러한 장점과 기타 장점을 좀더 잘 이해하기 위해 첨부도면을 참조하여 양호한 실시예를 상세히 설명하면 다음과 같다. 제2a도는 제1a도에 보인 이중단 인버터회로의 기본장치의 새로운 배치를 나타내는 제1실시예의 반도체 기판의 평면도이다. 제1b도의 종래의 장치에 비해, 제1 및 제2전원선 Vcc2, Vss2는 p-채널 FETsTp11, Tp21과, n-채널 FETsTn11, Tn21위에 각각 형성된다.
그러한 배치는 신호선들 N0, N1, N2를 탑재하는 층으로부터 분리된 층상에 전원선들을 형성함으로서 가능해진다. 제2b도는 제2a도에서 선 XX'를 따라 위한 장치의 횡단면을 나타낸다. 이 실시예에 대한 실리콘 기판 1은 p-형 도전율을 갖고 있다. 참조번호 2는 기본장치들을 서로 분리시키는 필드산화막층을 나타낸다. 제2b도에서, FET의 통상구조는 볼 수 없다.
왜냐하면 횡단선 XX'는 p-채널 FET Tp11과 n채널 FET, Tn11의 게이트전극 G1과 평행하기 때문이다. p-채널 FET Tp11의 드레인영역 3(Dp)는 p-형 불순물로 고농도로 도우프되며, 또한 n-형 우물영역 4내에 형성되어 있다. n채널 FET Tn11에 대한 드레인영역 5(Dn)은 n-형 불순물로 고농도로 도우프되어 있다. 게이트전극 G1은 게이트 산화막층(도시않됨)상에 형성한다. FETs의 게이트와 채널부분은 제2a도의 횡단면에서 볼 수 없다. 기판의 전 표면이 제1절연층 6으로 피복되어 있다. 접촉구멍들 7, 8은 FETsTp11, Tn11의 드레인영역들 3, 5위의 각각 제1절연층 6에서 개방되어 있다. 드레인영역들과 신호선들(N1)에 대한 접촉전극들은 제1절연층 6위에 형성된다. 이 배선들은 제2b도에서 101로 나타낸다.
본 발명의 한 특징은 접촉전극과 신호선 N1이 몰리브데늄, 텅스텐등과 같으 고용융점 금속의 실리사이드를 포함하는 고용융점 도전재로 구성된다는 것이다. 즉, 제2b도에서 볼 수 있는 바와 같이, 고용융점 도전층 101은 폴리실리콘층 9와 실리사이드층 10의 이중층으로 구성된다. 그러한 구조의 장점은 후술될 것이다. 신호선 N1은 제1절연층 6내에 형성되는 공통접촉구멍 B2(제2a도 참조)를 통해 제2단 FET들의 게이트전극 G2에 연결된다. 그러한 방식으로, 인버터 FET들의 드레인전극은 그 다음 단 인버터의 공통접촉점에 연결된다.
기판의 전표면은 또한 제2절연층 11(제2b도)로 더 피복된다. 제2절연층은 포스포 실리게이트 글라스(PSG)로 구성된다. 그들은 예를들여 보로실리케이트글라스(BSG)와 같은 기타물질로 대치될 수 있다. 전원선 Vcc2와 Vss2는 제2절연층 11위에 형성된다. 전원선의 층과 신호선의 층들은 제2절연층 11에 의해 서로 분리되기 때문에 제2a도에서 볼수 있는 바와 같이 트랜지스터 Tp11, Tp21 또는 Tn11, Tn21 각각 위에 Vcc2와 Vss2를 배열하는 것이 가능하다. 따라서 제1b도의 종래의 장치에 비해 장치면적을 줄일 수 있다.
전술한 바와 같이, 본 발명의 한 특징은 고용융점 금속의 실리사이드를 포함하는 고용융점 물질로서 그 다음 단 FETs의 게이트전극에 p-채널과 n-채널 FETs(Dp와 Dn)의 드레인전극들을 연결하는 것이다 이 실시예에서, 그 연결은 폴리시리콘층 9와 실리사이드층 10의 이중층으로 된다. 이 연결은 제2a도에서 빗금으로 나타낸다. 드레인영역 Dp와 Dn에 대해 양호한 오믹접촉을 얻기 위해 드레인영역에 접촉되는 연결선들의 패턴부분들은 각 도전형의 불순물로서 고농도로 도우프된다. 예를들어 화살표 AA'로 나타낸 선으로부터 드레인 Dp를 향하는 연결선의 부분은 예를들어 이온주입에 의해 p-형 불순물로 도우프되는 한편, 화살표 BB'로부터 드레인 Dn을 향하는 부분은 n-형 불순물로 이온주입된다.
폴리실리콘층 9위에는 텅스텐 또는 몰리브데늄과 같은 고용융점금속의 실리사이드층 10이 피복된 다음, 제2a도에 보인 바와 같이 패턴된다. 이 실리사이드층 10에 의해 신호선의 도전률은 증가된다. 신호선이 알미늄으로 형성된 제1b도의 종래 장치에 비해 실시예의 신호선은 고용융점물질, 폴리실리콘 및 실리사이드로 형성된다. 이는 다음과 같은 제조방법에서 더 높은 온도로 기판을 처리하는 것이 가능하다. 예를들어 PSG로 제조된 제2절연층 11은 접촉구멍들 B1, B2가 형성된후, ″리후로우″ 될 수 있다. 즉, PSG층에 형성된 접촉구멍들은 날카로운 연부를 갖고 있으므로, 결국 배선들이 PSG층 위에 직접 형성될 경우, 배선들은 때때로 비연결 즉 접촉불량되는 경우가 있다. 그러나, 접촉구멍들이 형성된후 PSG층은 예를들어 30분동안 950℃까지 가열될 수 있다. 이러한 가열처리에 의해 접촉구멍들의 연부는 평활해지며, 이러한 처리를 기술상 리후로우 공정이라 한다. 그러므로, 배선의 비연결을 피할 수 있으므로 장치의 신뢰성을 높일 수 있다.
상술한 실시예의 장치를 제조하기 위한 방법을 본 발명을 좀더 명확히 이해하기 위해 간단히 설명한다.
사용되는 공정들은 모두 공지된 것이므로, 본 발명과 직접 관계가 없다. 여러 수정변경이 가능하므로 본 발명은 여기서 설명되는 방법으로 제한되지 않는다. 기판 1의 표면상에는 필드산화막층 2가 사진 석판술에 의해 패턴되어 각 트랜지스터의 능동영역을 형성한다. 우물영역 4, 드레인영역 Dp, Dn 및 소오스영역 Sp, Sn은 예를들어 사진석판술을 사용하는 선택확산에 의해 형성된다. 게이트산화막(도시않됨)은 FETs의 채널 영역 위에 형성되며, 그의 게이트전극들 G1, G2는 폴리실리콘으로 그 위에 형성된다. 이 공정들은 모두 통상적인 것들이다.
예를들어 이산화실리콘의 제1절연층 6은 화학기상증착법(CVD)에 의해 장치의 전표면위에 피복된다. 게이트전극들에 대한 접촉구멍들 B1, B2는 사진 석판술로 형성된다. 폴리실리콘층 9와 실리사이드층 10은 제1절연층 위에 연속하여 형성된 다음, 제2a도에서 빗금영역으로 보인 바와 같이 패턴된다. 드레인영역들에 대응하는 부분들은 이온주입 된다. PSG의 제2절연층은 그 장치의 전표면 위에 형성된다. FETs의 소오스 영역들과 게이트전극들 G1, G2에 대한 접촉구멍들이 형성된 다음, 리후로우된다. 그 다음 전원선에 대한 알미늄 배선을 제2절연층 위에 형성된 다음, 제2a도에 나타낸 바와 같이 패턴된다.
그 다음, 본 발명의 제2실시예를 제3도를 참조하여 설명한다. 제3a도는 기판상의 기본장치들의 배치를 나타내는 장치의 평면도이고, 제3b도는 제3a도에서 점선 YY'를 따라 취한 개략횡단면도이다. 제3a도를 제2b도와 비교하면, CMOS FETs의 드레인영역들 Dp와 Dn을 연결하는 접촉전극들(제3a도에서 빗금부분)은 그의 중앙부에서 두부분으로 나뉨을 알 수 있다. 좀 더 구체적으로, p-채널 FET Tp11 의 드레인영역 Dp에 대한 접촉전극 12와 p-채널 FET의 드레인영역 Dn에 대한 접촉전극 13은 서로 분리된다. 이 실시예에서, 접촉전극들 12와 13은 제1절연층 6상에 형성되는 한편, 드레인영역을 그 다음 단의 게이트전극에 연결하는 신호선 N21는 제2절연층과 전원선 Vcc2, Vss2상에 형성된다.
접촉전극 12는 제2절연층 6내에 형성된 접촉구멍 A1을 통해 신호선 N21에 연결된다. 마찬가지로, 접촉전극 13은 접촉구멍 A2를 통해 N21에 연결된다. 그러므로, 접촉전극들 12와 13은 신호선 N21을 통해 서로 연결된다. 신호선 N21은 접촉구멍 B1을 통해 제2단인저터 FETs의 게이트전극 G2에 연결된다. 인버터들의 다른 단에 대한 연결은 이들의 것과 동일하다.
제3b도로부터 상기 상황을 명백히 알 수 있다. 제1절연층 6의 구성은 제2b도의것과 동일하므로, 동일부분은 동일 참조번호들로 나타낸다. 각 드레인영역들 3과 5에 대한 접촉전극 12와 13은 서로 분리된다. 그들은 폴리실리콘층 9와 실리사이드층 10의 이중층으로 구성되며, 또한 제1절연층 6위에 형성된다. PSG 필름으로 제조된 제2절연층 11은 전기판 위에 형성된다. 제2절연층 11위에는 전원선 Vcc2, Vss2와 신호선 N21이 형성된다. 신호선 N21은 제2절연층 11내에 형성된 각 접촉구멍들 A1과 A2를 통해 접촉전극 12와 13에 연결된다.
그러한 방식으로, p-형 FET Tp11과 n-형 FET Tn11에 대한 드레인 접촉전극들은 서로 분리되나, 그들은 신호선 N21에 의해 서로 전기적으로 연결된다. 접촉전극의 그러한 분리는 장치의 신뢰성을 증가시키도록 충분한 효과를 갖고 있다. 제1b도의 통상적인 구조에서는 p- 및 n-형 드레인영역들로부터 폴리실리콘층 9내로 p- 및 n-형 불순물이 확산되는 것을 종종 발견할 수 있다. 따라서 서로 오염되어 FETs의 특성을 저하시킨다. 그러한 확산효과는 폴리실리콘층 9의 단부부분으로(제2도의 화살표 AA'와 BB'로 나타낸 부분으로) p- 및 n-형 불순물의 이온주입에 의해 더욱 심해진다. 그러나, 제2a도와 제3a도를 비교하면 알 수 있는 바와 같이, 불순물의 확산경로는 직선 XX'로부터 점선 YY'로 길게하고, 또한 접촉전극을 두 부분으로 더 나누면 불순물의 확산을 완전히 피할 수 있으므로, 장치의 동작을 안정화 시킬 수 있다.
상술한 바와 같이, 본 발명의 한 특징은 예를들어 몰리브데늄 또는 텅스텐과 같은 고온용융점 금속의 폴리실리콘과 실리사이드층을 포함하는 공용융점 배선들을 사용하는데 있다. 그러한 고용융점층들은 최근의 ICs에서 널리 사용되고 있다. 따라서, 상술한 실시예들을 제조하기 위한 공정을 이 층들을 이용할 수 있으므로 대부분의 경우에 본 발명의 장치들을 IC 칩들로 제조하는 데 있어 추가공정이 필요없다.
제4도는 본 발명이 적용될 수 있는 통상의 다이나믹 랜돔 억세스메모리(DRAM) 장치의 개략횡단면도이다. 실리콘기판 1상에는 필드절연층 2, 드레인영역 D 및 소오스영역 S가 형성된다. 게이트전극 WL1은 게이트산화막층 14상에 형성되며, 워드선 WL2는 필드층 2상에 형성된다. 제1절연층 6은 기판의 전표면 위에 형성된다. 드레인영역 D에는 축적전극 16과 함께 캐패시터 C를 구성하는 드레인접촉전극 15가 접촉된다. 이 축적전극 16은 절연막 17에 의해 드레인접촉전극 15로부터 분리된다. 소오스영역 S에는 폴리실리콘층 9와 고용융점 실리사이드층 10의 이중층으로 구성되는 비트라인 BL이 접촉된다. 비트라인 BL은 도면의 좌측에 연장된다. 이 전극들과 배선들은 PSG의 제2절연층 11로 피복된다.
제2절연층 11위에는 워드선쌍 WL1'과 WL2'가 형성된다. 이 워드선들을 박판의 표면에 수직으로 놓여있으며, 또한 칩의 적당한 부분에서 게이트전극들 WL1과 워드선 WL2에 각각 연결된다.
이러한 구성들은 종래의 장치들중 최초의 DRAM 장치이다. 그러나, 폴리실리콘층 9와 실리사이드층 10은 제2b도 및 제3b도에 보인것들과 동일한 방법으로 형성됨을 알 수 있다. 또한 그러한 DRAM 장치는 항상 그들의 주변회로내에서 CMOS 인버터들을 필요로 한다. 그러므로, 본 발명의 CMOS 인버터는 종래의 DRAM 장치의 이러한 층들을 사용하여 제조될 수 있다. 즉, 본 발명의 드레인 접촉전극들은 동일 마스크와 식각방법을 사용하여 폴리실리콘과 실리사이드의 이중층을 제조하는 동일공정단계로 제조될 수 있다. 그러므로, 본 발명에 대한 제조방법은 통상의 DRAM 장치들의 것이외의 추가제조공정을 필요로 하지 않는다. 그러나, 본 발명을 적용하면, CMOS 장치의 크기를 줄일 수 있고, 또한 장치의 신뢰성을 높일 수 있다. 이것이 종래의 것에 비교되는 본 발명의 또 다른 장점이다.
제5도는 본 발명이 적용될 수 있는 IC의 제2예의 회로도이다. 이 회로는 4개의 MOS FETs와 한쌍의 부하저항들로 구성되는 통상의 랫치형 스패틱 메모리셀이다. 도면에서, T1-T4는 예를들어 n채널 FETs이고, RL1과 RL2는 전원선 VDD와 FETsT1-T4와 T3-T2의 접합점들간에 연결된 한쌍의 부하저항이다.
BL, BL과 WL1, WL2는 한쌍의 비트선과 워드선들이다. N14와 N15는 T2와 T4의 게이트전극들을 FETs의 접속점에 연결하는 신호선들을 나타낸다. 최근의 ICs에서, 점선 18로 둘러싼 전원선 Vss3은 폴리실리콘과 실리사이드의 이중층으로 구성된다. 그러한 메모리셀의 주변회로는 또한 CMOS 인버터들을 사용한다. 그러므로, 본 발명의 구성은 추가공정 단계를 필요로 함이 없이 적용될 수 있음을 알 수 있다.
상술한 바와 같은 CMOS 인버터의 구성은 ICs에 응용될 수 있으므로 장치의 사이즈를 줄일 수 있고, 또한 장치의 신뢰성을 개선해준다. 대부분의 경우에, 그러한 CMOS 인버터에 대한 제조공정은 추가단계들 또는 공정들을 필요로 하지 않는다. 본 발명을 양호한 실시예와 응용회로를 참조하여 설명했으나, 본 발명은 그러한 응용과 실시예로 제한되지 않고, 오직 청구범위에 의해서만 제한된다.

Claims (10)

  1. 콤프리멘타리 금속산화막반도체(CMOS)형 인버터를 갖는 반도체 집적회로에서, 상기 인버터는 상기 인버터에 전원을 공급하기 위한 제1 및 제2전원선들과, 한쌍의 p-채널 및 n-채널금속산화막 반도체형 전계효과 트랜지스터(MOS FETs)를 포함하며, 상기 MOS FETs는 상기 제1 및 제2전원선들간에 직렬로 서로 연결되며 각 MOS FETs의 게이트는 입력신호를 공통 수신하기 위한 게이트전극으로 서로 연결되며, 상기 p-채널 MOS FET의 소오스영역은 상기 제1전원선에 연결되며, 상기 n-채널 MOS FET의 소오스영역은 상기 제2전원선에 연결되며, 또한 상기 p-채널 MOS FET와 n-채널 MOS FET의 드레인들은 드레인접촉전극으로 서로 연결되며, 상기 드레인 접촉전극은 고용융점 금속의 실리사이드를 포함하는 도전체로 구성되며, 상기 제1 및 제2전원선들은 인버터의 다른 소자들을 피복하는 절연층상에 비치되는 것이 특징인 CMOS 인버터를 갖는 반도체 집적회로.
  2. 제1항에서, 제1절연층과 제2절연층을 더 포함하되, 상기 드레인접촉전극은 상기 게이트전극과 상기 p-채널 및 n-채널 MOS FETs를 피복하는 상기 제1절연층상에 비치되고, 상기 제1 및 제2전원선들은 상기 접촉전극과 상기 제1절연층을 피복하는 상기 제2절연층상에 배치되는 것이 특징인 CMOS 인버터를 갖는 반도체 집적회로.
  3. 콤프리멘타리 금속산화막반도체(CMOS)형 인버터를 갖는 반도체 집적회로에서, 상기 인버터는 상기 인버터에 전원을 공급하기 위한 제1 및 제2전원선들과, 한쌍의 p-채널 및 n-채널 금속산화막 반도체형 전계효과 트랜지스터(MOS FETs)를 포함하며, 상기 MOS FETs는 상기 제1 및 제2전원선들 간에 직렬로 서로 연결되며 각 MOS FETs의 게이트는 입력신호를 공통 수신하기 위한 게이트전극으로 서로 연결되며, 상기 p-채널 MOS FET의 소오스영역은 상기 제1전원선에 연결되며, 상기 n-채널 MOS FET의 소오스 영역은 상기 제2전원선에 연결되며, 또한 상기 p-채널 MOS FET와 n-채널 MOS FET의 드레인들은 서로 연결되며, 상기 p-채널 MOS FET와 n-채널 MOS FET의 드레인들은 고용융점 금속의 실리사이드를 포함하는 도전체로 구성되며, 상기 드레인 접촉전극들은 또 다른 도전금속으로 서로 연결되며, 상기 제1 및 제2전원선과 상기 또 다른 도전체는 인버터의 다른 소자를 피복하는 절연층상에 배치되는 것이 특징인 CMOS 인버터를 갖는 반도체 집적회로.
  4. 제3항에서, 제1절연층과 제2절연층을 더 포함하되, 상기 드레인 접촉전극은 상기 게이트전극과 상기 p-채널 및 n-채널 MOS FETs를 피복하는 상기 제1절연층상에 배치되고, 상기 제1 및 제2전원선과 상기 또 다른 도전체는 상기 접촉전극과 상기 제1절연층을 피복하는 제2절연층 상에 배치되는 것이 특징인 CMOS 인버터를 갖는 반도체 집적회로.
  5. 제1 또는 3항에서, 상기 실리사이드는 텅스텐과 몰리브데늄중 적어도 하나를 포함하는 금속류와 실리콘으로 구성되는 것이 특징인 CMOS 인버터를 갖는 반도체 집적회로.
  6. 제2 또는 4항에서 상기 또 다른 도전체는 상기 인버터의 출력신호를 상기 인버터의 연속단 회로에 전송하기 위한 신호선을 구성하는 것이 특징인 CMOS 인버터를 갖는 반도체 집적회로.
  7. 제2 또는 4항에서, 상기 제1절연층은 이산화실리콘층이며, 상기 제2절연층은 포스포실리케이트 글라스(PSG) 또는 보론실리케이트 글라스(BSG)층인 것이 특징인 CMOS 인버터를 갖는 반도체 집적회로.
  8. 제1 또는 3항에서, 상기 실리사이드는 집적회로의 다른 회로들을 구성하기 위해 사용되는 동일한 실리사이드층인 것이 특징인 CMOS 인버터를 갖는 반도체 집적회로.
  9. 제8항에서, 상기 다른 회로는 다이나믹 메모리셀들의 비트선들인 것이 특징인 CMOS 인버터를 갖는 반도체 집적회로.
  10. 제8항에서 상기 다른 회로는 스태틱메모리셀들을 구성하는 접지선인 것이 특징인 CMOS 인버터를 갖는 반도체 집적회로.
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