JPS5835968A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5835968A JPS5835968A JP56134083A JP13408381A JPS5835968A JP S5835968 A JPS5835968 A JP S5835968A JP 56134083 A JP56134083 A JP 56134083A JP 13408381 A JP13408381 A JP 13408381A JP S5835968 A JPS5835968 A JP S5835968A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- poly
- semiconductor layer
- oxide film
- coated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置、例えばダイナミックＲＡＭに
関するものである。
関するものである。
ダイナミックＲＡＭとしては、絶縁ゲート型電界効果ト
ランジスタとしてのＭよりＩＰＨ丁（Ｍｅｔａ１工ｎａ
ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＩＰｉｅ
ｌｄ Ｋｆｆｅｃｔτｒｌｎ＃１ｓｔｔｏｒ ）からな
る選択ゲートに記憶保持用のＭｘａ′ｆ！１構造のキャ
パシタを接続することによって、単位としての記憶セル
を構成したものが知られている。この場合、選択ゲート
のゲート電極は各セル間に共通して延びるボ１】８１展
（ワードＩＩ）の一部で形成され、またそのドレインｌ
Ｉは了ルミニウムのデータ纏に接続嘔れることがある。
ランジスタとしてのＭよりＩＰＨ丁（Ｍｅｔａ１工ｎａ
ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＩＰｉｅ
ｌｄ Ｋｆｆｅｃｔτｒｌｎ＃１ｓｔｔｏｒ ）からな
る選択ゲートに記憶保持用のＭｘａ′ｆ！１構造のキャ
パシタを接続することによって、単位としての記憶セル
を構成したものが知られている。この場合、選択ゲート
のゲート電極は各セル間に共通して延びるボ１】８１展
（ワードＩＩ）の一部で形成され、またそのドレインｌ
Ｉは了ルミニウムのデータ纏に接続嘔れることがある。
しかしながら、このようなダイナミックＲＡＭｔ！、本
発明者の検討によれば、ワードａｔ−影或するボＩＩ
Ｂｉ膜の電気抵抗か比較的大きいことから、ワード層が
長くなるに従ってその抵抗外によってアクセス時間が長
くなってしまう欠点かある。このため、高速動作を行な
わせる上で限界かある。
発明者の検討によれば、ワードａｔ−影或するボＩＩ
Ｂｉ膜の電気抵抗か比較的大きいことから、ワード層が
長くなるに従ってその抵抗外によってアクセス時間が長
くなってしまう欠点かある。このため、高速動作を行な
わせる上で限界かある。
従って、本発明の目的扛、上記の如きワード線の電気抵
抗髪低下ちぜることにより、高速化ちれた半導体メモｌ
１．提供すること［６る。
抗髪低下ちぜることにより、高速化ちれた半導体メモｌ
１．提供すること［６る。
この目的ｔ−ａｍするために、本発明によれば。
半導体層（例えばボ１）８１膜）からなるワード締止に
電気抵抗の社るかに小名い金属又はそのシリサイド°か
ら亀る配置１ｔ−積層せしめ、この配１ＩＩｋ上起生導
体層と接続して冥質的なワード線として用いるようにし
ている。
電気抵抗の社るかに小名い金属又はそのシリサイド°か
ら亀る配置１ｔ−積層せしめ、この配１ＩＩｋ上起生導
体層と接続して冥質的なワード線として用いるようにし
ている。
以下、本発明ｔダイナミックＲＡＭに適用した実施例全
図面について詳細に述べる。
図面について詳細に述べる。
本実施例によるダイナミックＲＡＭは例えば１トランジ
スタ方式の記憶セルからなっていて、第１図及び第２図
に示す如きセル構造を有して匹る。
スタ方式の記憶セルからなっていて、第１図及び第２図
に示す如きセル構造を有して匹る。
即ち、Ｐ型シＩＩコン基板１の一生面に設けた素子分離
用のフィールド８１０ｓ＊２によ多分離嘔れｔ素子領域
においては、隣接する記憶セルの選択ゲート（Ｍ工ＳＩ
Ｋ？）のＮ＋型ンース領域３゜４と共通のＭ＋型ドレイ
４域５が夫々形成ちれ、各ソース領域側にキャパシタの
電極として機能するポリＳ１膜６，７が図示の如きレイ
アウトパターンで交互に設けられている。各ソース及び
ドレイン領域間には公知ｏｌｏ＜にポリＳ１からなるワ
ード１ＩＩ８．９％延びていて、各ン、−ス及びドレイ
ン領域間の部分はゲート電極として機能している。
用のフィールド８１０ｓ＊２によ多分離嘔れｔ素子領域
においては、隣接する記憶セルの選択ゲート（Ｍ工ＳＩ
Ｋ？）のＮ＋型ンース領域３゜４と共通のＭ＋型ドレイ
４域５が夫々形成ちれ、各ソース領域側にキャパシタの
電極として機能するポリＳ１膜６，７が図示の如きレイ
アウトパターンで交互に設けられている。各ソース及び
ドレイン領域間には公知ｏｌｏ＜にポリＳ１からなるワ
ード１ＩＩ８．９％延びていて、各ン、−ス及びドレイ
ン領域間の部分はゲート電極として機能している。
そして注目すべき構成は、ポリＢ１ワード−８，９の真
上位置に１層目のアルミニウム配線１Ｇ、１１がはげ同
一形状に重な）合って設けられ、適当な箇所にてポリＢ
１層Ｂ、９に対して眉間絶縁膜（例えば１）ンシリケー
勲ガラス膜）１２のスルーホール１３．１４’＠介して
電気的に接続嘔れていることである。この接続箇所は、
ワードＩａｔ通しての信号伝達連変が充分に大きくなる
ように、１本のワード線について適切なセル数毎に選択
嘔れてよく、例えばワード線全長の数カ所に夫々設ける
ことができる。つｔシ、本来のワード＠８．９上に電気
抵抗の充分低いアルミニウム配ａ１０．１１が設けられ
、このアルミニウム配Ｈ’ｔワード纏の一部として用い
るようにしている。また、このアルミニウム配線上を覆
う層間絶縁［１５上には、各絶縁膜１５及び１２のスル
ーホール１６に介して上記各ドレイン領域５に接続嘔九
九２層目のアルミニウム配置１ｉ１１７，１＆がデータ
線として設けられている。なお、図中、１９はゲート酸
化膜、２０は各ポリ８１層の表面酸化膜である。
上位置に１層目のアルミニウム配線１Ｇ、１１がはげ同
一形状に重な）合って設けられ、適当な箇所にてポリＢ
１層Ｂ、９に対して眉間絶縁膜（例えば１）ンシリケー
勲ガラス膜）１２のスルーホール１３．１４’＠介して
電気的に接続嘔れていることである。この接続箇所は、
ワードＩａｔ通しての信号伝達連変が充分に大きくなる
ように、１本のワード線について適切なセル数毎に選択
嘔れてよく、例えばワード線全長の数カ所に夫々設ける
ことができる。つｔシ、本来のワード＠８．９上に電気
抵抗の充分低いアルミニウム配ａ１０．１１が設けられ
、このアルミニウム配Ｈ’ｔワード纏の一部として用い
るようにしている。また、このアルミニウム配線上を覆
う層間絶縁［１５上には、各絶縁膜１５及び１２のスル
ーホール１６に介して上記各ドレイン領域５に接続嘔九
九２層目のアルミニウム配置１ｉ１１７，１＆がデータ
線として設けられている。なお、図中、１９はゲート酸
化膜、２０は各ポリ８１層の表面酸化膜である。
このようＫ、本来のワード線としてのポリ８１層８．９
にほば重ねてアルミニウム配＠１０．１１を設け、両者
間を適当箇所で接続することＫよって、ボリン１）コン
層８．９及びアルミニウム配線１０、ｔｔｒ共にワード
線として機能させると共に、アルミニウム配＠１ｏ、Ｉ
ＩＫよってワード線全体の電気抵抗音大ｇＫ低下させる
こと一６ｓできる。この結果、ワード１ＩＹＩ：介して
の書込み及び読出し信号（Ｒ／Ｗ信号）の伝達速度か大
きくなり、アクセス時間會短縮嘔ぜて高速動作を行なう
ことか可能となる。また、アルミニウム配＠１０．１１
はポリｇｌｌ１８．９上にオーバーラツプしているから
、それ自体の面積が付加的に増えることは表く、高集積
度の配線ピッチ全保持することができる。しかも、アル
ミニウム配ｌ１１０．１１は公知の多層配線技術で容易
に形成でき、２層目アルミニウムからなるデータｉ＠１
７．１Ｂとは良好に絶縁分離できる。なお、これに関連
して、図示は省略し九が、デコーダ部や書込み、読出し
回路部等の周辺回路の配縁は２層目の了ルミニウムで形
成することができ、製造プロセス向でも何ら問題はない
。
にほば重ねてアルミニウム配＠１０．１１を設け、両者
間を適当箇所で接続することＫよって、ボリン１）コン
層８．９及びアルミニウム配線１０、ｔｔｒ共にワード
線として機能させると共に、アルミニウム配＠１ｏ、Ｉ
ＩＫよってワード線全体の電気抵抗音大ｇＫ低下させる
こと一６ｓできる。この結果、ワード１ＩＹＩ：介して
の書込み及び読出し信号（Ｒ／Ｗ信号）の伝達速度か大
きくなり、アクセス時間會短縮嘔ぜて高速動作を行なう
ことか可能となる。また、アルミニウム配＠１０．１１
はポリｇｌｌ１８．９上にオーバーラツプしているから
、それ自体の面積が付加的に増えることは表く、高集積
度の配線ピッチ全保持することができる。しかも、アル
ミニウム配ｌ１１０．１１は公知の多層配線技術で容易
に形成でき、２層目アルミニウムからなるデータｉ＠１
７．１Ｂとは良好に絶縁分離できる。なお、これに関連
して、図示は省略し九が、デコーダ部や書込み、読出し
回路部等の周辺回路の配縁は２層目の了ルミニウムで形
成することができ、製造プロセス向でも何ら問題はない
。
第３ｍ１ｌＫｔｉ、上記した記憶セルの等価回路が示さ
れている。但、ワード纏及びデータ線は夫々、ＷＩ 、
Ｙ、及びり、、Ｄ３として表わし友。
れている。但、ワード纏及びデータ線は夫々、ＷＩ 、
Ｙ、及びり、、Ｄ３として表わし友。
次に、第２５１１のセル構造の作成方法を第４図につい
て説明する。
て説明する。
まず第４ム図のように、基板１の一生面に公知の選択酸
化技術、ゲート酸化技術でフィールドｇｉｏ雪膜２．ゲ
ート酸化膜１９’ｉ夫々形成しｔ後。
化技術、ゲート酸化技術でフィールドｇｉｏ雪膜２．ゲ
ート酸化膜１９’ｉ夫々形成しｔ後。
公知の化学的気相成長技術（ＯＶＤ）で全面に成長させ
た１層目のポリシリコンをリン処理後に公知のフォトエ
ツチングでパターニングし、キャパシタの電極となるポ
リ８１層７を形成する。
た１層目のポリシリコンをリン処理後に公知のフォトエ
ツチングでパターニングし、キャパシタの電極となるポ
リ８１層７を形成する。
次いで＃４Ｂ図のように、ポリＳ１層７０表面に熱酸化
によって８１０３膜２０１ｃ成長嘔ぜた後、公知のＯＶ
Ｄで２層目のポリ８１ｔ−全面１ｃＩｉｔ長させ、これ
ｔリン処理後にフォトエツチングでパターニングしてワ
ード線の一部となるポリ８１層Ｂ、９を形成する 次いで第４０１Ｉｌｌのように、熱酸化によってポリＳ
１膜８．９の表面にも８１０ｍ１ｉ１２０ｔ−成長嘔ぜ
、この状態で上面から所定の不純物（リン又は砒３Ｉｌ
ｉ）のイオンビームを打込む。この不純物イオンはポリ
Ｓ１膜８．９及びフィールド８１０．膜２下には打込マ
れず、これらをマスクとしてポリＢｉｇ８．９の各両側
位置にあるゲート酸化膜１９ｔ−通して基板１中に打込
まれる。これによって、Ｎ＋型ンース領域４、ドレイン
領域５が夫々セルファライン方式で自己整合的に形成さ
れる。なお、これらＯＮ＋型領斌は、Ｘ４ｌ図の工程後
にボｌ） ８１膜８．９ｔマスクとして各８１０１膜１
９，２０をエツチングした後、公知の気相拡散技術によ
っても形成することができる。
によって８１０３膜２０１ｃ成長嘔ぜた後、公知のＯＶ
Ｄで２層目のポリ８１ｔ−全面１ｃＩｉｔ長させ、これ
ｔリン処理後にフォトエツチングでパターニングしてワ
ード線の一部となるポリ８１層Ｂ、９を形成する 次いで第４０１Ｉｌｌのように、熱酸化によってポリＳ
１膜８．９の表面にも８１０ｍ１ｉ１２０ｔ−成長嘔ぜ
、この状態で上面から所定の不純物（リン又は砒３Ｉｌ
ｉ）のイオンビームを打込む。この不純物イオンはポリ
Ｓ１膜８．９及びフィールド８１０．膜２下には打込マ
れず、これらをマスクとしてポリＢｉｇ８．９の各両側
位置にあるゲート酸化膜１９ｔ−通して基板１中に打込
まれる。これによって、Ｎ＋型ンース領域４、ドレイン
領域５が夫々セルファライン方式で自己整合的に形成さ
れる。なお、これらＯＮ＋型領斌は、Ｘ４ｌ図の工程後
にボｌ） ８１膜８．９ｔマスクとして各８１０１膜１
９，２０をエツチングした後、公知の気相拡散技術によ
っても形成することができる。
次いで第４り図のように、ＯＶＤによって全面にリンシ
リケートガラス膜１２を被ぜ、更に第４１図のようＫ、
ガラスｊｌ［１２の所定箇所に公知のフォトエツチング
でスルーホール１３を形成する。
リケートガラス膜１２を被ぜ、更に第４１図のようＫ、
ガラスｊｌ［１２の所定箇所に公知のフォトエツチング
でスルーホール１３を形成する。
そして、公知の真空蒸着技術で１層目のアルミニウムを
付着せしめ、これ【公知のフォトエツチングでパターニ
ングして上記ポリ８１層８，９上にほぼオーバーラツプ
したアルミニウム配４１！１０．１１ｔ−夫々形成する
。これらのアルミニウム配線ハ上記スルーホールの位置
で各ボＩＪ８１層８．９と接続される。
付着せしめ、これ【公知のフォトエツチングでパターニ
ングして上記ポリ８１層８，９上にほぼオーバーラツプ
したアルミニウム配４１！１０．１１ｔ−夫々形成する
。これらのアルミニウム配線ハ上記スルーホールの位置
で各ボＩＪ８１層８．９と接続される。
次いで＃４ＩＰ図のように、ＯＶＤで全面にリンシリケ
ートガラス膜１ｓｔ−成長させてから、両ガラス膜１５
，１２ｔ−通して公知のフォトエツチングでスルーホー
ル１６を形成する。そして、公知Ｏ真空蒸着技術で２層
目のアルミニウムを付Ｗぜしめ、公知のフォトエツチン
グでバターニングして＃２図のデータｌｉｔ ７．及び
周辺回路の配線を夫々形成する。
ートガラス膜１ｓｔ−成長させてから、両ガラス膜１５
，１２ｔ−通して公知のフォトエツチングでスルーホー
ル１６を形成する。そして、公知Ｏ真空蒸着技術で２層
目のアルミニウムを付Ｗぜしめ、公知のフォトエツチン
グでバターニングして＃２図のデータｌｉｔ ７．及び
周辺回路の配線を夫々形成する。
以よ、本発明全例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。
術的思想に基いて更に変形が可能である。
ｆｌｌ、ｔば、上述のアｐｂミニウムワード線１０．１
１に代えて、他の金属又はそのシリサイド（例えば、モ
リブデン、モリブデンシリサイド）′に低抵抗ワード縁
として用することができる。ま九、アルミニウム配９１
０．１１は１層目のアルミニウムで形成したが、２層目
のアルミニウムで形成してもよい。この場合は、データ
Ｉｉｌは１層目のアルミニウムで形成することになる。
１に代えて、他の金属又はそのシリサイド（例えば、モ
リブデン、モリブデンシリサイド）′に低抵抗ワード縁
として用することができる。ま九、アルミニウム配９１
０．１１は１層目のアルミニウムで形成したが、２層目
のアルミニウムで形成してもよい。この場合は、データ
Ｉｉｌは１層目のアルミニウムで形成することになる。
なお、本発明は上述のダイナミックＩＡＭＫ：＠らず、
選ＩＲ線の電気抵抗がアクセス時間に影響會及ぼす他の
牛導体メモリ、例えば３トランジスタ方式のセル構造の
ダイナミックＲＡＭ４’、Ｍ工８型スタティックＲＡＭ
Ｋ４勿論適用可能である。
選ＩＲ線の電気抵抗がアクセス時間に影響會及ぼす他の
牛導体メモリ、例えば３トランジスタ方式のセル構造の
ダイナミックＲＡＭ４’、Ｍ工８型スタティックＲＡＭ
Ｋ４勿論適用可能である。
図面は本発明の実施例を示すものであって、第１図はダ
イナミックＲＡＭの記憶セル部分の平面図、＃Ｉ２図は
第１図のＸ−Ｘ１ｌ［沿う断面図、第３図はその記憶セ
ルの等価回路図、＃！４八図へ第４Ｐ図は第２図のセル
構造の製造工程を順次示す各断面図である。 なか、図面に用いられている符号に訃いて、３及び４は
ノース領域、５はドレイン領域、６及び７は中ヤバシタ
の電極、８及び９はボ１１ Ｂ １層。 １０及び１１はアルミニウム配−１１７及び１８はアル
ミニウム配ｍ（データ＃）である。
イナミックＲＡＭの記憶セル部分の平面図、＃Ｉ２図は
第１図のＸ−Ｘ１ｌ［沿う断面図、第３図はその記憶セ
ルの等価回路図、＃！４八図へ第４Ｐ図は第２図のセル
構造の製造工程を順次示す各断面図である。 なか、図面に用いられている符号に訃いて、３及び４は
ノース領域、５はドレイン領域、６及び７は中ヤバシタ
の電極、８及び９はボ１１ Ｂ １層。 １０及び１１はアルミニウム配−１１７及び１８はアル
ミニウム配ｍ（データ＃）である。
Claims (1)
- １、記憶セルを構成する絶縁ゲート型電界効果トランジ
スタのゲート電極が各記憶セル間に亘って延びる半導体
層によって形成場れ、この半導体層が共通の書込み及び
／又は読出し用選択線として用いられている半導体記憶
装置において、前記半導体層上に絶縁膜を介して金属又
はそのシリサイドからなる配＃がほぼ重なり合って設け
られ、この配線と前記半導体層とか前記絶縁膜の所定箇
所に形成場れたスルーホールを介して互いに接続もれ、
かつ共に前記選択線として用いられていることｔ−Ｗ徴
とする半導体配憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134083A JPS5835968A (ja) | 1981-08-28 | 1981-08-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134083A JPS5835968A (ja) | 1981-08-28 | 1981-08-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835968A true JPS5835968A (ja) | 1983-03-02 |
Family
ID=15120000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56134083A Pending JPS5835968A (ja) | 1981-08-28 | 1981-08-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835968A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097665A (ja) * | 1983-11-01 | 1985-05-31 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6263948U (ja) * | 1985-10-11 | 1987-04-21 | ||
| JPS63228666A (ja) * | 1987-03-18 | 1988-09-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63239862A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体記憶装置 |
| US5486508A (en) * | 1991-06-21 | 1996-01-23 | Takeda Chemical Industries Ltd. | Cyclodextrin composition |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
-
1981
- 1981-08-28 JP JP56134083A patent/JPS5835968A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097665A (ja) * | 1983-11-01 | 1985-05-31 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0430749B2 (ja) * | 1983-11-01 | 1992-05-22 | ||
| JPS6263948U (ja) * | 1985-10-11 | 1987-04-21 | ||
| JPS63228666A (ja) * | 1987-03-18 | 1988-09-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63239862A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体記憶装置 |
| US5486508A (en) * | 1991-06-21 | 1996-01-23 | Takeda Chemical Industries Ltd. | Cyclodextrin composition |
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