JPH09181273A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH09181273A JPH09181273A JP8177185A JP17718596A JPH09181273A JP H09181273 A JPH09181273 A JP H09181273A JP 8177185 A JP8177185 A JP 8177185A JP 17718596 A JP17718596 A JP 17718596A JP H09181273 A JPH09181273 A JP H09181273A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 本発明は、素子の信頼性の向上および高集積
化に有利にした半導体デバイスの製造方法に関する。 【解決手段】 本発明は、第１活性領域と第２活性領域
とを別々にパターニングしてそれらを組み合わせるよう
にして、活性領域に曲げられた部分をなくすようにし
た。
化に有利にした半導体デバイスの製造方法に関する。 【解決手段】 本発明は、第１活性領域と第２活性領域
とを別々にパターニングしてそれらを組み合わせるよう
にして、活性領域に曲げられた部分をなくすようにし
た。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスに関する
ものであり、特に集積回路の構成時、パターン形成を従
来のものと変えて、素子の信頼性の向上および高集積化
に有利にした半導体デバイスの製造方法に関する。
ものであり、特に集積回路の構成時、パターン形成を従
来のものと変えて、素子の信頼性の向上および高集積化
に有利にした半導体デバイスの製造方法に関する。
【０００２】
【従来の技術】現在、半導体集積回路の微細化の傾向に
従って、デバイスの大きさが減少し、線幅とそれらの間
隔がフォトリソグラフィ工程の解像限界に到達する傾向
を見せている。特に、ＤＲＡＭにおいては、メモリセル
の大きさの現象につれて、蓄積容量が減少すると、情報
の格納と伝達における正確性を図りにくく、アルファ粒
子による、情報撹乱のおそれがあるので、信頼性が低下
される。
従って、デバイスの大きさが減少し、線幅とそれらの間
隔がフォトリソグラフィ工程の解像限界に到達する傾向
を見せている。特に、ＤＲＡＭにおいては、メモリセル
の大きさの現象につれて、蓄積容量が減少すると、情報
の格納と伝達における正確性を図りにくく、アルファ粒
子による、情報撹乱のおそれがあるので、信頼性が低下
される。
【０００３】従って、限定された面積で、充分な蓄積容
量を確保するために、スイッチング・トランジスタの上
にキャパシタを設置するスタックトキャパシタセルに関
する研究が進行されていたが、キャパシタを形成した
後、スイッチング・トランジスタへ信号を伝達するビッ
ト線を、キャパシタの蓄積電極や対向電極と離してスイ
ッチィング・トランジスタのソースまたはドレーン電極
に接続しなければならないので、キャパシタの表面積を
増加させるに制限がなる。
量を確保するために、スイッチング・トランジスタの上
にキャパシタを設置するスタックトキャパシタセルに関
する研究が進行されていたが、キャパシタを形成した
後、スイッチング・トランジスタへ信号を伝達するビッ
ト線を、キャパシタの蓄積電極や対向電極と離してスイ
ッチィング・トランジスタのソースまたはドレーン電極
に接続しなければならないので、キャパシタの表面積を
増加させるに制限がなる。
【０００４】以下、添付図面を参考にして、従来の半導
体デバイスの配線構造に対して説明すると下記ととおり
である。図１は、従来の半導体デバイスの配線構造を示
したレイアウト図である。図１のレイアウト図は、米国
特許第５２００６３５号明細書の記述を参考にしたもの
である。まずビットライン（１）を形成する。キャパシ
タを形成する際に、蓄積電極（２）の面積を隣接するも
のとの間隔が最少間隔となるまで増加させて、蓄積容量
を改善したものである。
体デバイスの配線構造に対して説明すると下記ととおり
である。図１は、従来の半導体デバイスの配線構造を示
したレイアウト図である。図１のレイアウト図は、米国
特許第５２００６３５号明細書の記述を参考にしたもの
である。まずビットライン（１）を形成する。キャパシ
タを形成する際に、蓄積電極（２）の面積を隣接するも
のとの間隔が最少間隔となるまで増加させて、蓄積容量
を改善したものである。
【０００５】上記のような配線構造においては、キャパ
シタの蓄積電極（２）がビットライン（１）と離れてス
イッチィング・トランジスタのソースまたは、ドレーン
領域に接続されなければならないので、活性領域（３）
の中央部がワードライン（４）とビットライン（１）に
対して４５°傾くようにするため、両端部において屈曲
部分を有するようになる。
シタの蓄積電極（２）がビットライン（１）と離れてス
イッチィング・トランジスタのソースまたは、ドレーン
領域に接続されなければならないので、活性領域（３）
の中央部がワードライン（４）とビットライン（１）に
対して４５°傾くようにするため、両端部において屈曲
部分を有するようになる。
【０００６】
【発明が解決しようとする課題】上記のような従来技術
の配線構造においては、活性領域の中央部が他部分に対
して傾いている構造であるので、下記のような問題点が
ある。活性領域のパターンを形成するにおいて、フォト
リソグラフィの工程を行うとき、歪みが起こりやすい。
また、熱酸化工程で活性領域の周囲に電気的に絶縁する
ためのフィールド酸化膜を形成するとき、屈曲部分で基
板のストレス分布が変わるので、パターンが正確に形成
されない。
の配線構造においては、活性領域の中央部が他部分に対
して傾いている構造であるので、下記のような問題点が
ある。活性領域のパターンを形成するにおいて、フォト
リソグラフィの工程を行うとき、歪みが起こりやすい。
また、熱酸化工程で活性領域の周囲に電気的に絶縁する
ためのフィールド酸化膜を形成するとき、屈曲部分で基
板のストレス分布が変わるので、パターンが正確に形成
されない。
【０００７】本発明は、上記のような従来の半導体デバ
イスの配線構造の問題点を解決するために案出したもの
で、集積回路の構成時にパターン形成を上記構成とは異
にして、デバイスの信頼性の向上および高集積化に有利
にした、半導体デバイスの配線構造およびその製造方法
を提供することが目的である。
イスの配線構造の問題点を解決するために案出したもの
で、集積回路の構成時にパターン形成を上記構成とは異
にして、デバイスの信頼性の向上および高集積化に有利
にした、半導体デバイスの配線構造およびその製造方法
を提供することが目的である。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体デバイスの配線構造は、第１活性領
域を一体とせずに、第１活性領域と第２活性領域とを別
々にパターニングした組み合わせるようにしたことを特
徴とするものである。その具体的一例を挙げれば、第１
導電型半導体基板にフィールド酸化膜を形成し、第１活
性領域を分離、パターニングする工程と、上記の互いに
分離された第１活性領域の間のフィールド酸化膜を除去
して、第２活性領域をパターニングする工程と、上記そ
れぞれの第１活性領域上に垂直方向にワードラインを形
成する工程と、上記ワードラインをマスクとして第２導
電型の不純物をイオン注入して、第１、２活性領域に不
純物の拡散領域を形成する工程と、全面に第１絶縁膜を
蒸着して、第２活性領域に第１コンタクトホールを形成
する工程と、上記第１コンタクトホールを通して第２活
性領域の不純物の拡散領域に接触されるようにビットラ
インを形成させる工程と、全面に第２絶縁膜を蒸着し
て、ワードラインに重なっていない第１活性領域に、第
２コンタクトホールを形成する工程からなることを特徴
とするものである。
めの本発明の半導体デバイスの配線構造は、第１活性領
域を一体とせずに、第１活性領域と第２活性領域とを別
々にパターニングした組み合わせるようにしたことを特
徴とするものである。その具体的一例を挙げれば、第１
導電型半導体基板にフィールド酸化膜を形成し、第１活
性領域を分離、パターニングする工程と、上記の互いに
分離された第１活性領域の間のフィールド酸化膜を除去
して、第２活性領域をパターニングする工程と、上記そ
れぞれの第１活性領域上に垂直方向にワードラインを形
成する工程と、上記ワードラインをマスクとして第２導
電型の不純物をイオン注入して、第１、２活性領域に不
純物の拡散領域を形成する工程と、全面に第１絶縁膜を
蒸着して、第２活性領域に第１コンタクトホールを形成
する工程と、上記第１コンタクトホールを通して第２活
性領域の不純物の拡散領域に接触されるようにビットラ
インを形成させる工程と、全面に第２絶縁膜を蒸着し
て、ワードラインに重なっていない第１活性領域に、第
２コンタクトホールを形成する工程からなることを特徴
とするものである。
【０００９】
【発明の実施形態】以下、添付図面を参考にして、本発
明の半導体デバイスの製造方法に対して詳細に説明す
る。図２の（ａ）ないし（ｆ）は、本発明の第１実施形
態に基づいたパターン形成の過程を示したレイアウト図
であり、図３の（ａ）ないし（ｆ）は、図２のＡ−Ａ’
線に沿ったパターン形成方法を示した工程断面図であ
る。
明の半導体デバイスの製造方法に対して詳細に説明す
る。図２の（ａ）ないし（ｆ）は、本発明の第１実施形
態に基づいたパターン形成の過程を示したレイアウト図
であり、図３の（ａ）ないし（ｆ）は、図２のＡ−Ａ’
線に沿ったパターン形成方法を示した工程断面図であ
る。
【００１０】本発明の第１実施形態は、メモリセルを形
成するときに、蓄積電極と接続される部分を含む第１次
活性領域のパターンをまず形成し、次いでビットライン
と接続される部分を含む第２次活性領域のパターンを形
成するようにして活性領域のパターンを形成する。
成するときに、蓄積電極と接続される部分を含む第１次
活性領域のパターンをまず形成し、次いでビットライン
と接続される部分を含む第２次活性領域のパターンを形
成するようにして活性領域のパターンを形成する。
【００１１】まず、図２の（ａ）および図３の（ａ）の
ように、単結晶シリコン等の半導体基板（３０）に、酸
化防止膜（初期酸化膜＋シリコン窒化膜の積層膜）パタ
ーン（図面に図示されていない）を用いて第１次活性領
域（３２−１）のパターンを形成し、次いでＬＯＣＯＳ
工程で素子隔離領域にフィールド酸化膜（３１）を形成
する。
ように、単結晶シリコン等の半導体基板（３０）に、酸
化防止膜（初期酸化膜＋シリコン窒化膜の積層膜）パタ
ーン（図面に図示されていない）を用いて第１次活性領
域（３２−１）のパターンを形成し、次いでＬＯＣＯＳ
工程で素子隔離領域にフィールド酸化膜（３１）を形成
する。
【００１２】次いで、図２の（ｂ）および図３の（ｂ）
のように、感光膜（図面に図示されていない）パターン
をマスクとして、素子隔離領域のフィールド酸化膜（３
１）を選択的に除去して、第２次活性領域（３２−２）
をパターニングする。このようにすることによって、屈
曲部を有しない第１次活性領域（３２−１）と第２次活
性領域（３２−２）との組合で、中央部分が斜めになっ
た活性領域（３２）のパターンを形成することができ
る。
のように、感光膜（図面に図示されていない）パターン
をマスクとして、素子隔離領域のフィールド酸化膜（３
１）を選択的に除去して、第２次活性領域（３２−２）
をパターニングする。このようにすることによって、屈
曲部を有しない第１次活性領域（３２−１）と第２次活
性領域（３２−２）との組合で、中央部分が斜めになっ
た活性領域（３２）のパターンを形成することができ
る。
【００１３】図２の（ｃ）および図３の（ｃ）のよう
に、ドーピングされた多結晶シリコン膜または、多結晶
シリコン膜＋シリサイド膜の積層膜を絶縁膜上に形成
し、選択的にエッチングしてワードライン（３３）を形
成する。次いで、上記ワードライン（３３）をマスクと
して半導体基板（３０）と反対導電型（本発明の実施形
態においては、ｎ＋型）の不純物をイオン注入し、８０
０〜１０００℃に熱処理して、不純物の拡散領域（３２
ａ）（３２ｂ）（３２ｃ）を形成する。
に、ドーピングされた多結晶シリコン膜または、多結晶
シリコン膜＋シリサイド膜の積層膜を絶縁膜上に形成
し、選択的にエッチングしてワードライン（３３）を形
成する。次いで、上記ワードライン（３３）をマスクと
して半導体基板（３０）と反対導電型（本発明の実施形
態においては、ｎ＋型）の不純物をイオン注入し、８０
０〜１０００℃に熱処理して、不純物の拡散領域（３２
ａ）（３２ｂ）（３２ｃ）を形成する。
【００１４】そして、図２の（ｄ）および図３の（ｄ）
のように、シリコン酸化膜等の絶縁膜（３４ａ）をＣＶ
Ｄ法で蒸着して、選択的にエッチングしてビットライン
（３６）を第２次活性領域（３２−２）に接続させるた
めのビットラインコンタクトホール（３５）を形成す
る。次いで、図２の（ｅ）および図３の（ｅ）のよう
に、ドーピングされた多結晶シリコン膜とシリサイドま
たは金属膜との積層膜を形成し、選択的にエッチングし
てワードライン（３３）に垂直方向にビットライン（３
６）のパターンを形成する。
のように、シリコン酸化膜等の絶縁膜（３４ａ）をＣＶ
Ｄ法で蒸着して、選択的にエッチングしてビットライン
（３６）を第２次活性領域（３２−２）に接続させるた
めのビットラインコンタクトホール（３５）を形成す
る。次いで、図２の（ｅ）および図３の（ｅ）のよう
に、ドーピングされた多結晶シリコン膜とシリサイドま
たは金属膜との積層膜を形成し、選択的にエッチングし
てワードライン（３３）に垂直方向にビットライン（３
６）のパターンを形成する。
【００１５】そして、図２の（ｆ）および図３の（ｆ）
のように、絶縁膜（３４ｂ）を蒸着して、選択的にエッ
チングしてキャパシタの蓄積電極を第１次活性領域（３
２−１）に接続させるための蓄積電極コンタクトホール
（３７）を形成する。次いで、図面に図示されていない
が、後工程で蓄積電極、誘電体膜、対向電極を順に形成
して、メモリセルのキャパシタを形成する。
のように、絶縁膜（３４ｂ）を蒸着して、選択的にエッ
チングしてキャパシタの蓄積電極を第１次活性領域（３
２−１）に接続させるための蓄積電極コンタクトホール
（３７）を形成する。次いで、図面に図示されていない
が、後工程で蓄積電極、誘電体膜、対向電極を順に形成
して、メモリセルのキャパシタを形成する。
【００１６】このとき、蓄積電極と対向電極の物質とし
ては、ドーピングされた多結晶シリコン膜や、タングス
テンのような金属膜、ＴｉＮのような金属化合物を適用
することができ、誘電体膜の物質としては、シリコン酸
化膜とシリコン窒化膜の積層膜やＴａ２Ｏ５等のような
高誘電率を有する酸化膜を適用することができる。
ては、ドーピングされた多結晶シリコン膜や、タングス
テンのような金属膜、ＴｉＮのような金属化合物を適用
することができ、誘電体膜の物質としては、シリコン酸
化膜とシリコン窒化膜の積層膜やＴａ２Ｏ５等のような
高誘電率を有する酸化膜を適用することができる。
【００１７】添付図面を参考にして、本発明の第２実施
形態に基づくパターン形成に対して説明する。図４の
（ａ）ないし（ｆ）は、本発明の第２実施形態に基づく
パターン形成の過程を示したレイアウト図であり、図５
の（ａ）ないし（ｆ）は図４のＢ−Ｂ’線に沿ったパタ
ーン形成方法を示した工程断面図である。本発明の第２
実施形態は、活性領域のパターンを形成するにおいて、
第１次活性領域（３２−１）のパターンを形成し、他層
としてワードラインのパターンを形成した後、第２次活
性領域（３２−２）のパターンを形成して組み合わせる
ようにしている。
形態に基づくパターン形成に対して説明する。図４の
（ａ）ないし（ｆ）は、本発明の第２実施形態に基づく
パターン形成の過程を示したレイアウト図であり、図５
の（ａ）ないし（ｆ）は図４のＢ−Ｂ’線に沿ったパタ
ーン形成方法を示した工程断面図である。本発明の第２
実施形態は、活性領域のパターンを形成するにおいて、
第１次活性領域（３２−１）のパターンを形成し、他層
としてワードラインのパターンを形成した後、第２次活
性領域（３２−２）のパターンを形成して組み合わせる
ようにしている。
【００１８】まず、図４の（ａ）および図５の（ａ）の
ように、単結晶シリコン等の半導体基板 （３０）に酸
化防止膜（初期酸化膜＋シリコン窒化膜の積層膜）パタ
ーン（図面に図示されていない）を用いて第１次活性領
域（３２−１）のパターンを形成し、ＬＯＣＯＳ工程を
実施して、素子隔離領域にフィールド酸化膜（３１）を
形成する。そして図４の（ｂ）および図５の（ｂ）によ
うに、ドーピングされた多結晶シリコン膜または、多結
晶シリコン膜＋シリサイド膜の積層膜を絶縁膜上に形成
し、選択的にエッチングしてワードライン（３３）を形
成する。次いで、図４の（ｃ）および図５の（ｃ）のよ
うに、感光膜（図面に図示されてない）パターンをマス
クとして、素子隔離領域のフィールド酸化膜（３１）を
選択的に除去して、第２次活性領域（３２−２）をパタ
ーニングする。
ように、単結晶シリコン等の半導体基板 （３０）に酸
化防止膜（初期酸化膜＋シリコン窒化膜の積層膜）パタ
ーン（図面に図示されていない）を用いて第１次活性領
域（３２−１）のパターンを形成し、ＬＯＣＯＳ工程を
実施して、素子隔離領域にフィールド酸化膜（３１）を
形成する。そして図４の（ｂ）および図５の（ｂ）によ
うに、ドーピングされた多結晶シリコン膜または、多結
晶シリコン膜＋シリサイド膜の積層膜を絶縁膜上に形成
し、選択的にエッチングしてワードライン（３３）を形
成する。次いで、図４の（ｃ）および図５の（ｃ）のよ
うに、感光膜（図面に図示されてない）パターンをマス
クとして、素子隔離領域のフィールド酸化膜（３１）を
選択的に除去して、第２次活性領域（３２−２）をパタ
ーニングする。
【００１９】次いで、上記ワードライン（３３）をマス
クとして半導体基板（３０）と反対導電型（本発明の実
施形態においては、ｎ＋型）の不純物をイオン注入し、
８００−１０００℃に熱処理して不純物の拡散領域（３
２ａ）（３２ｂ）（３２ｃ）を形成する。そして、図４
の（ｄ）および図５の（ｄ）のように、シリコン酸化膜
等の絶縁膜（３４ａ）をＣＶＤ法で蒸着して、選択的に
エッチングしてビットライン（３６）を第２次活性領域
（３２−２）に接続させるためのビットラインコンタク
トホール（３５）を形成する。
クとして半導体基板（３０）と反対導電型（本発明の実
施形態においては、ｎ＋型）の不純物をイオン注入し、
８００−１０００℃に熱処理して不純物の拡散領域（３
２ａ）（３２ｂ）（３２ｃ）を形成する。そして、図４
の（ｄ）および図５の（ｄ）のように、シリコン酸化膜
等の絶縁膜（３４ａ）をＣＶＤ法で蒸着して、選択的に
エッチングしてビットライン（３６）を第２次活性領域
（３２−２）に接続させるためのビットラインコンタク
トホール（３５）を形成する。
【００２０】次いで、図４の（ｅ）および図５の（ｅ）
のように、ドーピングされた多結晶シリコン膜とシリサ
イドまたは金属膜との積層膜を形成し、選択的にエッチ
ングしてワードライン（３３）に垂直方向にビットライ
ン（３６）のパターンを形成する。そして、図４の
（ｆ）および図５の（ｆ）のように、絶縁膜（３４ｂ）
を蒸着し選択的にエッチングして、キャパシタの蓄積電
極を第１次活性領域（３２−１）に接続させるための蓄
積電極コンタクトホール（３７）を形成する。
のように、ドーピングされた多結晶シリコン膜とシリサ
イドまたは金属膜との積層膜を形成し、選択的にエッチ
ングしてワードライン（３３）に垂直方向にビットライ
ン（３６）のパターンを形成する。そして、図４の
（ｆ）および図５の（ｆ）のように、絶縁膜（３４ｂ）
を蒸着し選択的にエッチングして、キャパシタの蓄積電
極を第１次活性領域（３２−１）に接続させるための蓄
積電極コンタクトホール（３７）を形成する。
【００２１】上記、第１および第２実施形態において
は、ビットラインをキャパシタより先に形成する場合の
例を挙げているが、キャパシタをビット線より先に形成
する場合も、本発明を同一の方式で適用することができ
る。すなわち、第１次（第２次）活性領域に蓄積電極コ
ンタクトホールを形成し、蓄積電極、誘電体膜、対向電
極を順に形成してキャパシタを先に形成した後、第２次
（または第１次）活性領域にビットライン・コンタクト
ホールを形成し、ビットラインを形成することができ
る。
は、ビットラインをキャパシタより先に形成する場合の
例を挙げているが、キャパシタをビット線より先に形成
する場合も、本発明を同一の方式で適用することができ
る。すなわち、第１次（第２次）活性領域に蓄積電極コ
ンタクトホールを形成し、蓄積電極、誘電体膜、対向電
極を順に形成してキャパシタを先に形成した後、第２次
（または第１次）活性領域にビットライン・コンタクト
ホールを形成し、ビットラインを形成することができ
る。
【００２２】さらに、添付図面を参考にして、本発明の
第３実施形態に基づくパターン形成に対して説明する。
図６の（ａ）ないし（ｅ）は、本発明の第３実施形態に
基づいたパターン形成の過程を示したレイアウト図であ
り、図７の（ａ）ないし（ｅ）は、図６のＣ−Ｃ’線に
沿ったパターン形成方法を示した工程断面図である。
第３実施形態に基づくパターン形成に対して説明する。
図６の（ａ）ないし（ｅ）は、本発明の第３実施形態に
基づいたパターン形成の過程を示したレイアウト図であ
り、図７の（ａ）ないし（ｅ）は、図６のＣ−Ｃ’線に
沿ったパターン形成方法を示した工程断面図である。
【００２３】本発明の第３実施形態に基づく半導体デバ
イスのパターン形成は、ワードラインおよびビットライ
ンに対して、任意の角度（θ）で傾いた活性領域のパタ
ーンを形成する。そして、キャパシタの蓄積電極を活性
領域に接続させるためのコンタクトホールを形成するこ
とによって現われた半導体基板の領域に不純物イオンの
拡散層を形成する。それによって、活性領域が延長され
たパターンが形成される。上記構成とすることによって
傾斜した活性領域のパターンを正確に形成し得ると同時
に、第１、２実施形態とは異なってマスクの使用回数を
減らすことができる。すなわち、工程が単純化される。
ここにおいて、任意の角度（θ）は０≦θ＜９０°の範
囲を含んでおり、好ましくは３０°≦θ≦６０°のもの
を含む。
イスのパターン形成は、ワードラインおよびビットライ
ンに対して、任意の角度（θ）で傾いた活性領域のパタ
ーンを形成する。そして、キャパシタの蓄積電極を活性
領域に接続させるためのコンタクトホールを形成するこ
とによって現われた半導体基板の領域に不純物イオンの
拡散層を形成する。それによって、活性領域が延長され
たパターンが形成される。上記構成とすることによって
傾斜した活性領域のパターンを正確に形成し得ると同時
に、第１、２実施形態とは異なってマスクの使用回数を
減らすことができる。すなわち、工程が単純化される。
ここにおいて、任意の角度（θ）は０≦θ＜９０°の範
囲を含んでおり、好ましくは３０°≦θ≦６０°のもの
を含む。
【００２４】図６の（ａ）および図７の（ａ）のよう
に、単結晶シリコン等の半導体基板（３０）に酸化防止
膜（初期酸化膜＋シリコン窒化膜との積層膜）パターン
（図面に図示されていない）に任意の角度に傾いた第１
次活性領域（３２−１）のパターンを形成し、ＬＯＣＯ
Ｓ工程を実施して、素子隔離領域にフィールド酸化膜
（３１）を形成する。次いで、図６の（ｂ）および図７
の（ｂ）にように、ドーピングされた多結晶シリコン膜
または、多結晶シリコン膜＋シリサイド膜の積層膜を絶
縁膜上に形成し、選択的にエッチングしてワードライン
（３３）を形成する。
に、単結晶シリコン等の半導体基板（３０）に酸化防止
膜（初期酸化膜＋シリコン窒化膜との積層膜）パターン
（図面に図示されていない）に任意の角度に傾いた第１
次活性領域（３２−１）のパターンを形成し、ＬＯＣＯ
Ｓ工程を実施して、素子隔離領域にフィールド酸化膜
（３１）を形成する。次いで、図６の（ｂ）および図７
の（ｂ）にように、ドーピングされた多結晶シリコン膜
または、多結晶シリコン膜＋シリサイド膜の積層膜を絶
縁膜上に形成し、選択的にエッチングしてワードライン
（３３）を形成する。
【００２５】上記ワードライン（３３）をマスクとして
半導体基板（３０）と反対導電型（本発明の実施形態に
おいては、ｎ＋型）の不純物をイオン注入し、８００ー
１０００℃に熱処理して不純物の拡散領域（３２ａ）
（３２ｂ）（３２ｃ）を形成する。次いで、図６の
（ｃ）および図７の（ｃ）のように、シリコン酸化膜等
の絶縁膜（３４ａ）をＣＶＤ法で蒸着して、選択的にエ
ッチングしてビットライン（３６）を第２次活性領域
（３２−２）に接続させるためのビットラインコンタク
トホール（３５）を形成する。
半導体基板（３０）と反対導電型（本発明の実施形態に
おいては、ｎ＋型）の不純物をイオン注入し、８００ー
１０００℃に熱処理して不純物の拡散領域（３２ａ）
（３２ｂ）（３２ｃ）を形成する。次いで、図６の
（ｃ）および図７の（ｃ）のように、シリコン酸化膜等
の絶縁膜（３４ａ）をＣＶＤ法で蒸着して、選択的にエ
ッチングしてビットライン（３６）を第２次活性領域
（３２−２）に接続させるためのビットラインコンタク
トホール（３５）を形成する。
【００２６】そして、図６の（ｄ）および図７の（ｄ）
のように、ドーピングされた多結晶シリコン膜とシリサ
イドまたは、金属膜との積層膜を形成し、選択的にエッ
チングしてワードライン（３３）と垂直方向にビットラ
イン（３６）のパターンを形成する。次いで、図６の
（ｅ）および図７の（ｅ）のように、絶縁膜（３４ｂ）
を蒸着し、選択的にエッチングして蓄積電極コンタクト
ホール（３７）を形成する。
のように、ドーピングされた多結晶シリコン膜とシリサ
イドまたは、金属膜との積層膜を形成し、選択的にエッ
チングしてワードライン（３３）と垂直方向にビットラ
イン（３６）のパターンを形成する。次いで、図６の
（ｅ）および図７の（ｅ）のように、絶縁膜（３４ｂ）
を蒸着し、選択的にエッチングして蓄積電極コンタクト
ホール（３７）を形成する。
【００２７】この実施形態において、蓄積電極コンタク
トホール（３７）が形成される部分は、第１次活性領域
（３２−１）の一部分と、上記第１次活性領域（３２−
１）から拡大された範囲を含む。すなわち、その拡大さ
れた範囲でフィールド酸化膜（３１）を除去する。上記
蓄積電極コンタクトホール（３７）に、半導体基板（３
０）と反対導電型の不純物イオン注入の工程をした後、
熱処理を通じて拡散させることになる。
トホール（３７）が形成される部分は、第１次活性領域
（３２−１）の一部分と、上記第１次活性領域（３２−
１）から拡大された範囲を含む。すなわち、その拡大さ
れた範囲でフィールド酸化膜（３１）を除去する。上記
蓄積電極コンタクトホール（３７）に、半導体基板（３
０）と反対導電型の不純物イオン注入の工程をした後、
熱処理を通じて拡散させることになる。
【００２８】添付図面を参考にして、本発明の第４実施
形態に基づくパターン形成に対して説明する。図８の
（ａ）ないし（ｅ）は、本発明の第４実施形態に基づく
パターン形成の過程を示したレイアウト図であり、図９
の（ａ）ないし（ｅ）は図８のＤ−Ｄ’線に沿ったパタ
ーン形成方法を示した工程断面図である。本発明の第４
実施形態に基づくパターン形成は、活性領域のパターン
が垂直に連結された組合せパターンから構成されるので
ある。ビットラインに平行になる活性領域のパターンを
形成し、ビットラインを活性領域に接続させるためのコ
ンタクトホールを形成するときに現われた基板の領域
に、選択的に不純物イオンの拡散層を形成することによ
って、活性領域の延長されたパターンを形成するのであ
る。
形態に基づくパターン形成に対して説明する。図８の
（ａ）ないし（ｅ）は、本発明の第４実施形態に基づく
パターン形成の過程を示したレイアウト図であり、図９
の（ａ）ないし（ｅ）は図８のＤ−Ｄ’線に沿ったパタ
ーン形成方法を示した工程断面図である。本発明の第４
実施形態に基づくパターン形成は、活性領域のパターン
が垂直に連結された組合せパターンから構成されるので
ある。ビットラインに平行になる活性領域のパターンを
形成し、ビットラインを活性領域に接続させるためのコ
ンタクトホールを形成するときに現われた基板の領域
に、選択的に不純物イオンの拡散層を形成することによ
って、活性領域の延長されたパターンを形成するのであ
る。
【００２９】まず、図８の（ａ）および図９の（ａ）の
ように、単結晶シリコン等の半導体基板（３０）にビッ
トライン（後工程で形成される）に平行であり、ワード
ライン（後工程で形成される）に垂直に第２次活性領域
（３２−２）のパターンを形成し、ＬＯＣＯＳ工程を実
施して、素子隔離領域にフィールド酸化膜（３１）を形
成する。
ように、単結晶シリコン等の半導体基板（３０）にビッ
トライン（後工程で形成される）に平行であり、ワード
ライン（後工程で形成される）に垂直に第２次活性領域
（３２−２）のパターンを形成し、ＬＯＣＯＳ工程を実
施して、素子隔離領域にフィールド酸化膜（３１）を形
成する。
【００３０】次いで、図８の（ｂ）および図９の（ｂ）
のように、ドーピングされた多結晶シリコン膜または、
多結晶シリコン膜＋シリサイド膜の積層膜を絶縁膜上に
形成し、選択的にエッチングしてワードライン（３３）
を形成する。そして、上記ワードライン（３３）をマス
クとして半導体基板（３０）と反対導電型（本発明の実
施形態においては、ｎ＋型）の不純物をイオン注入し、
８００−１０００℃に熱処理して不純物の拡散領域（３
２ａ）（３２ｂ）（３２ｃ）（３２ｄ）を形成する。
のように、ドーピングされた多結晶シリコン膜または、
多結晶シリコン膜＋シリサイド膜の積層膜を絶縁膜上に
形成し、選択的にエッチングしてワードライン（３３）
を形成する。そして、上記ワードライン（３３）をマス
クとして半導体基板（３０）と反対導電型（本発明の実
施形態においては、ｎ＋型）の不純物をイオン注入し、
８００−１０００℃に熱処理して不純物の拡散領域（３
２ａ）（３２ｂ）（３２ｃ）（３２ｄ）を形成する。
【００３１】次いで、図８の（ｃ）および図９の（ｃ）
のように、シリコン酸化膜等の絶縁膜（３４ａ）をＣＶ
Ｄ法で蒸着して、選択的にエッチングしてビットライン
（３６）を接続させるためのコンタクトホール（３５）
を形成する。このコンタクトホール（３５）の形成は、
上記第２次活性領域（３２−２）ではその一部領域のみ
を含むように形成される。その理由は、上記ビットライ
ン・コンタクトホール（３５）に半導体基板（３０）と
反対導電型の不純物をイオン注入し、熱処理工程を実施
して形成された不純物の拡散領域（第２次活性領域以外
の領域）を第１活性領域（３２−１）に接続するためで
ある。
のように、シリコン酸化膜等の絶縁膜（３４ａ）をＣＶ
Ｄ法で蒸着して、選択的にエッチングしてビットライン
（３６）を接続させるためのコンタクトホール（３５）
を形成する。このコンタクトホール（３５）の形成は、
上記第２次活性領域（３２−２）ではその一部領域のみ
を含むように形成される。その理由は、上記ビットライ
ン・コンタクトホール（３５）に半導体基板（３０）と
反対導電型の不純物をイオン注入し、熱処理工程を実施
して形成された不純物の拡散領域（第２次活性領域以外
の領域）を第１活性領域（３２−１）に接続するためで
ある。
【００３２】図８の（ｄ）および図９の（ｄ）のよう
に、ドーピングされた多結晶シリコン膜とシリサイドま
たは金属膜との積層膜を形成し、選択的にエッチングし
てワードライン（３３）に平行方向にビットライン（３
６）のパターンを形成する。ビットライン（３６）のパ
ターンは、ビットライン・コンタクトホール（３５）に
部分的に重ねられる。次いで、図８の（ｅ）および図９
の（ｅ）のように、絶縁膜（３４ｂ）を蒸着し、第２活
性領域（３２ー２）上の絶縁膜（３４ｂ）（３４ａ）を
選択的にエッチングして、キャパシタの蓄積電極を接続
させるための蓄積電極コンタクトホール（３７）を形成
する。
に、ドーピングされた多結晶シリコン膜とシリサイドま
たは金属膜との積層膜を形成し、選択的にエッチングし
てワードライン（３３）に平行方向にビットライン（３
６）のパターンを形成する。ビットライン（３６）のパ
ターンは、ビットライン・コンタクトホール（３５）に
部分的に重ねられる。次いで、図８の（ｅ）および図９
の（ｅ）のように、絶縁膜（３４ｂ）を蒸着し、第２活
性領域（３２ー２）上の絶縁膜（３４ｂ）（３４ａ）を
選択的にエッチングして、キャパシタの蓄積電極を接続
させるための蓄積電極コンタクトホール（３７）を形成
する。
【００３３】上記のような本発明の第４実施形態に基づ
くパターンの形成においては、垂直に曲った部分を有す
る活性領域のパターンを形成することができると同時
に、ビットラインの接続のためのビットライン・コンタ
クトホールが第２活性領域とビットラインに、部分的に
重ねられるように形成されるので、メモリセルの集積度
の改善ができる。
くパターンの形成においては、垂直に曲った部分を有す
る活性領域のパターンを形成することができると同時
に、ビットラインの接続のためのビットライン・コンタ
クトホールが第２活性領域とビットラインに、部分的に
重ねられるように形成されるので、メモリセルの集積度
の改善ができる。
【００３４】
【発明の効果】以上説明したように、本発明の半導体デ
バイスの製造方法においては、傾斜した部分を有するパ
ターンを形成するにおいて、屈曲部分を含んでいない、
直線的な二つ以上のパターンの組合せで形成しているの
で、パターンの歪みを防止することができる。そして、
この時のパターンの組合せは、連続的に形成したり、途
中で他のパターンを形成する非連続的に形成する方法を
含ませることができるので様々な工程への適用性が改善
される。また、本発明の第４実施形態の場合は、ビット
ラインの接続のためのビットライン・コンタクトホール
をビットラインに部分的に重ねられるように構成してい
るのでメモリセルの集積度をより改善することができ
る。
バイスの製造方法においては、傾斜した部分を有するパ
ターンを形成するにおいて、屈曲部分を含んでいない、
直線的な二つ以上のパターンの組合せで形成しているの
で、パターンの歪みを防止することができる。そして、
この時のパターンの組合せは、連続的に形成したり、途
中で他のパターンを形成する非連続的に形成する方法を
含ませることができるので様々な工程への適用性が改善
される。また、本発明の第４実施形態の場合は、ビット
ラインの接続のためのビットライン・コンタクトホール
をビットラインに部分的に重ねられるように構成してい
るのでメモリセルの集積度をより改善することができ
る。
【図１】 従来の半導体デバイスの配線構造を示すレイ
アウト図。
アウト図。
【図２】 本発明の第１実施形態に基づくパターン形成
の過程を示すレイアウト図。
の過程を示すレイアウト図。
【図３】 図２のＡ−Ａ’線に沿ったパターン形成方法
を示す工程断面図。
を示す工程断面図。
【図４】 本発明の第２実施形態に基づくパターン形成
の過程を示すレイアウト図。
の過程を示すレイアウト図。
【図５】 図４のＢ−Ｂ’線に沿ったパターン形成方法
を示す工程断面図。
を示す工程断面図。
【図６】 本発明の第３実施形態に基づくパターン形成
の過程を示すレイアウト図。
の過程を示すレイアウト図。
【図７】 図６のＣ−Ｃ’線に沿ったパターン形成方法
を示す工程断面図。
を示す工程断面図。
【図８】 本発明の第４実施形態に基づくパターン形成
の過程を示すレイアウト図。
の過程を示すレイアウト図。
【図９】 図８のＤ−Ｄ’線に沿ったパターン形成方法
を示す工程断面図。
を示す工程断面図。
３０ ： 半導体基板 ３１ ： フィールド酸化膜 ３２，３２−１，３２−２： 活性領域 ３２ａ，３２ｂ，３２ｃ，３２ｄ ： 不純物の拡散領
域 ３３ ： ワードライン ３４ａ，３４ｂ ： 絶縁膜 ３５ ： ビットライン・コンタクトホール ３６ ： ビットライン ３７ ： 蓄積電極のコンタクトホール
域 ３３ ： ワードライン ３４ａ，３４ｂ ： 絶縁膜 ３５ ： ビットライン・コンタクトホール ３６ ： ビットライン ３７ ： 蓄積電極のコンタクトホール
Claims (7)
- 【請求項１】 第１導電型の半導体基板にフィールド酸
化膜を形成して、第１活性領域を分離、パターニングす
る工程と、 上記の互いに分離された、第１活性領域の間にあるフィ
ールド酸化膜を除去して、そこに第２活性領域をパター
ニングする工程と、 上記各第１活性領域上に、垂直方向にワードラインを形
成する工程と、 上記ワードラインをマスクとして第２導電型の不純物を
イオン注入して第１、２活性領域に不純物の拡散領域を
形成する工程と、 全面に第１絶縁膜を蒸着し、第２活性領域に第１コンタ
クトホールを形成する工程と、 上記第１コンタクトホールを通して第２活性領域の不純
物の拡散領域に接触されるようにビットラインを形成す
る工程と、 全面に第２絶縁膜を蒸着し、第１活性領域のワードライ
ンに重なっていない部分に第２コンタクトホールを形成
する工程とを含むことを特徴とする半導体デバイスの製
造方法。 - 【請求項２】 第２活性領域は、その両端が第１活性領
域の一部分が重ねられるようにパターニングする請求項
１記載の半導体デバイスの製造方法。 - 【請求項３】 第１導電型半導体基板にフィールド酸化
膜を形成して、第１活性領域を分離、パターニングする
工程と、 上記それぞれの第１活性領域上に垂直方向にワードライ
ンを形成する工程と、 上記互いに分離された第１活性領域の間のフィールド酸
化膜を除去して、第２活性領域をパターニングする工程
と、 上記ワードラインをマスクとして第２導電型の不純物を
イオン注入して、第１、２活性領域に不純物の拡散領域
を形成する工程と、 全面に第１絶縁膜を蒸着し、第２活性領域上に第１コン
タクトホールを形成する工程と、 上記第１コンタクトホールを通して第２活性領域の不純
物の拡散領域に接触するようにビットラインを形成する
工程と、 全面に第２絶縁膜を蒸着し、第１活性領域のワードライ
ンに重なっていない部分に第２コンタクトホールを形成
する工程とを含むことを特徴とする半導体デバイスの製
造方法。 - 【請求項４】 第２活性領域は、その両端が第１活性領
域の一部に重ねられるようにパターニングする請求項３
記載の半導体デバイスの製造方法。 - 【請求項５】 第１導電型の半導体基板にフィールド酸
化膜を形成して、任意の角度に傾けるように第１活性領
域をパターニングする工程と、 上記第１活性領域に交差するようにワードラインを形成
する工程と、 上記ワードラインをマスクとして第２導電型の不純物を
イオン注入して、第１活性領域に不純物の拡散領域を形
成する工程と、 全面に第１絶縁膜を蒸着し、上記ワードラインが交差さ
れていない、第１活性領域の中央部の上側の第１絶縁膜
を除去し、第１コンタクトホールを形成する工程と、 上記第１コンタクトホールを通して、第１活性領域の不
純物の拡散領域にコンタクトされるようにビットライン
を形成する工程と、 全面に第２絶縁膜を蒸着し、選択的にエッチングして、
フィールド酸化膜を含む第１活性領域の両端部に、第２
コンタクトホールを形成して第２活性領域をパターニン
グする工程と、 上記第２活性領域に、第２導電型の不純物イオンの注入
工程を実施して、不純物の拡散領域を形成する工程とを
含むことを特徴とする半導体デバイスの製造方法。 - 【請求項６】 互いに一部分が重ねられて形成される第
１、２活性領域の組合せパターンは、屈曲部分を有する
ようにパターニングする請求項５記載の半導体デバイス
の製造方法。 - 【請求項７】 第１導電型半導体基板にフィールド酸化
膜を形成し、第１活性領域をパターニングする工程と、 上記第１活性領域上にワードラインを形成する工程と、 上記ワードラインをマスクとして第２導電型の不純物を
イオン注入して、第１活性領域に不純物の拡散領域を形
成する工程と、 全面に第１絶縁膜を蒸着し、選択的にエッチングして、
フィールド酸化膜を含む部分に第１コンタクトホールを
形成して、第２活性領域をパターニングする工程と、 全面に第２絶縁膜を蒸着し、選択的にエッチングして、
第１活性領域の両端に第２コンタクトホールを形成する
工程とを含むことを特徴とする半導体デバイスの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052933A KR100198624B1 (ko) | 1995-12-20 | 1995-12-20 | 반도체 소자의 제조방법 |
| KR52933/1995 | 1995-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181273A true JPH09181273A (ja) | 1997-07-11 |
| JP2745460B2 JP2745460B2 (ja) | 1998-04-28 |
Family
ID=19442011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8177185A Expired - Fee Related JP2745460B2 (ja) | 1995-12-20 | 1996-06-19 | 半導体デバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5899717A (ja) |
| JP (1) | JP2745460B2 (ja) |
| KR (1) | KR100198624B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229170B1 (en) | 1998-04-01 | 2001-05-08 | Nec Corporation | Semiconductor memory cell |
| US8189360B2 (en) | 2009-06-30 | 2012-05-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100242723B1 (ko) * | 1997-08-12 | 2000-02-01 | 윤종용 | 불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법 |
| KR100576466B1 (ko) * | 1998-12-30 | 2006-08-10 | 주식회사 하이닉스반도체 | 반도체소자 |
| KR100367735B1 (ko) * | 2000-02-08 | 2003-01-10 | 주식회사 하이닉스반도체 | 집적 회로의 배선 구조 및 그 제조 방법 |
| US7462903B1 (en) * | 2005-09-14 | 2008-12-09 | Spansion Llc | Methods for fabricating semiconductor devices and contacts to semiconductor devices |
| US11710642B2 (en) | 2021-03-23 | 2023-07-25 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
| CN113078057B (zh) * | 2021-03-23 | 2022-09-23 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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