JP2539299B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2539299B2 JP2539299B2 JP3078719A JP7871991A JP2539299B2 JP 2539299 B2 JP2539299 B2 JP 2539299B2 JP 3078719 A JP3078719 A JP 3078719A JP 7871991 A JP7871991 A JP 7871991A JP 2539299 B2 JP2539299 B2 JP 2539299B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- tft
- insulating film
- polycrystalline silicon
- applying
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（ｔｈｉｎ ｆ
ｉｌｍ ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ（ｓｔ
ａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）と呼ばれる半導体記憶装置の改良に関する。
ｉｌｍ ｔｒａｎｓｉｓｔｏｒ）負荷型ＳＲＡＭ（ｓｔ
ａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）と呼ばれる半導体記憶装置の改良に関する。
【０００２】近年に至るまで、ＳＲＡＭとして高抵抗を
負荷とする型式のものが多用されてきた。然しながら、
集積度が向上してメモリ・セル数が増加すると、消費電
流が増加して様々な問題が発生するので、それを回避し
なければならないことや半導体技術の進歩もあってＴＦ
Ｔを負荷とするＳＲＡＭが実現されるようになった。と
ころが、ＴＦＴを負荷とすることに起因して、別の新た
な問題が起こるので、それを解消する必要がある。
負荷とする型式のものが多用されてきた。然しながら、
集積度が向上してメモリ・セル数が増加すると、消費電
流が増加して様々な問題が発生するので、それを回避し
なければならないことや半導体技術の進歩もあってＴＦ
Ｔを負荷とするＳＲＡＭが実現されるようになった。と
ころが、ＴＦＴを負荷とすることに起因して、別の新た
な問題が起こるので、それを解消する必要がある。
【０００３】
【従来の技術】図３０乃至図３９は高抵抗負荷型ＳＲＡ
Ｍを製造する方法の従来例を解説する為の工程要所に於
ける要部切断側面図を、また、図４０乃至図４５は高抵
抗負荷型ＳＲＡＭを製造する方法の従来例を解説する為
の工程要所に於ける要部平面図をそれぞれ表してあり、
以下、これ等の図を参照しつつ説明する。尚、図３０乃
至図３９の要部切断側面図は要部平面図である図４５に
表されている線Ｙ−Ｙに沿う切断面を採ってある。
Ｍを製造する方法の従来例を解説する為の工程要所に於
ける要部切断側面図を、また、図４０乃至図４５は高抵
抗負荷型ＳＲＡＭを製造する方法の従来例を解説する為
の工程要所に於ける要部平面図をそれぞれ表してあり、
以下、これ等の図を参照しつつ説明する。尚、図３０乃
至図３９の要部切断側面図は要部平面図である図４５に
表されている線Ｙ−Ｙに沿う切断面を採ってある。
【０００４】図３０参照 ３０−（１） 例えば二酸化シリコン（ＳｉＯ2 ）膜をパッド膜とし、
その上に積層された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐
酸化性マスク膜とする選択的熱酸化（例えばｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣ
ＯＳ）法を適用することに依り、シリコン半導体基板１
上にＳｉＯ2 からなる厚さ例えば４０００〔Å〕のフィ
ールド絶縁膜２を形成する。 ３０−（２） 選択的熱酸化を行う際に用いたＳｉ3 Ｎ4 膜やＳｉＯ2
膜を除去してシリコン半導体基板１に於ける活性領域を
表出させる。
その上に積層された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐
酸化性マスク膜とする選択的熱酸化（例えばｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣ
ＯＳ）法を適用することに依り、シリコン半導体基板１
上にＳｉＯ2 からなる厚さ例えば４０００〔Å〕のフィ
ールド絶縁膜２を形成する。 ３０−（２） 選択的熱酸化を行う際に用いたＳｉ3 Ｎ4 膜やＳｉＯ2
膜を除去してシリコン半導体基板１に於ける活性領域を
表出させる。
【０００５】図３１参照 ３１−（１） 熱酸化法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば１００〔Å〕のゲート絶縁膜３を形成する。 ３１−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
例えば１００〔Å〕のゲート絶縁膜３を形成する。 ３１−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依り、ゲート絶縁膜３の選択的エッ
チングを行ってコンタクト・ホール３Ａを形成する。
【０００６】図３２及び図４０参照 ３２−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕である第一の多結晶シリコン膜
を形成する。 ３２−（２） 気相拡散法を適用することに依り、例えば１×１０
20〔cm-3〕の燐（Ｐ）の導入を行ってｎ+ −不純物領域
５′を形成する。尚、図４０では、簡明にする為、第一
の多結晶シリコン膜を省略してある。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕である第一の多結晶シリコン膜
を形成する。 ３２−（２） 気相拡散法を適用することに依り、例えば１×１０
20〔cm-3〕の燐（Ｐ）の導入を行ってｎ+ −不純物領域
５′を形成する。尚、図４０では、簡明にする為、第一
の多結晶シリコン膜を省略してある。
【０００７】図３３参照 ３３−（１） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とする反応性イ
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、第一の多
結晶シリコン膜のパターニングを行ってゲート電極４を
形成する。尚、このゲート電極４はワード線ドライバ・
トランジスタのゲート電極である。 ３３−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０15〔cm-2〕、加速エネルギを４０〔ｋｅＶ〕としてＡ
ｓイオンの打ち込みを行ってソース領域５及びドレイン
領域６を形成する。
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とする反応性イ
オン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ：ＲＩＥ）法を適用することに依り、第一の多
結晶シリコン膜のパターニングを行ってゲート電極４を
形成する。尚、このゲート電極４はワード線ドライバ・
トランジスタのゲート電極である。 ３３−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０15〔cm-2〕、加速エネルギを４０〔ｋｅＶ〕としてＡ
ｓイオンの打ち込みを行ってソース領域５及びドレイン
領域６を形成する。
【０００８】図３４及び図４１参照 ３４−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜７を形成する。 ３４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ
法を適用することに依って接地線コンタクト・ホール７
Ａを形成する。尚、接地線コンタクト・ホール７Ａは図
３４では見えない。
〔Å〕のＳｉＯ2 からなる絶縁膜７を形成する。 ３４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ
法を適用することに依って接地線コンタクト・ホール７
Ａを形成する。尚、接地線コンタクト・ホール７Ａは図
３４では見えない。
【０００９】図３５参照 ３５−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第二の多結晶シリコン膜を形成する。 ３５−（２） イオン注入法を適用することに依り、ドーズ量を４×１
０15〔cm-2〕、加速エネルギを３０〔ｋｅＶ〕として第
二の多結晶シリコン膜にＰを打ち込んでからアニールを
行って低抵抗化する。 ３５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行って接地線８を形成する。
〔Å〕の第二の多結晶シリコン膜を形成する。 ３５−（２） イオン注入法を適用することに依り、ドーズ量を４×１
０15〔cm-2〕、加速エネルギを３０〔ｋｅＶ〕として第
二の多結晶シリコン膜にＰを打ち込んでからアニールを
行って低抵抗化する。 ３５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行って接地線８を形成する。
【００１０】図３６及び図４２参照 ３６−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 ３６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜９の選択的エッチングを
行って負荷抵抗コンタクト・ホール９Ａを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜９を形成する。 ３６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜９の選択的エッチングを
行って負荷抵抗コンタクト・ホール９Ａを形成する。
【００１１】図３７参照 ３７−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ３７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０15〔cm-2〕、また、加速エネルギを３０〔ｋｅ
Ｖ〕として、正側電源電圧ＶCCの供給線となるべき部分
及び高抵抗負荷がゲート電極４とコンタクトする部分に
Ａｓイオンの打ち込みを行う。 ３７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分１０、高抵抗負荷１
１、ＶCC供給線１２を形成する。
〔Å〕の第三の多結晶シリコン膜を形成する。 ３７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０15〔cm-2〕、また、加速エネルギを３０〔ｋｅ
Ｖ〕として、正側電源電圧ＶCCの供給線となるべき部分
及び高抵抗負荷がゲート電極４とコンタクトする部分に
Ａｓイオンの打ち込みを行う。 ３７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分１０、高抵抗負荷１
１、ＶCC供給線１２を形成する。
【００１２】図３８及び図４３参照 ３８−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば５００
０〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる絶縁膜を形成す
る。尚、図では、前記二層の絶縁膜を一体にして表して
あり、これを絶縁膜１３とする。 ３８−（２） 絶縁膜１３をリフローして平坦化する為の熱処理を行
う。 ３８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜１３等の選択的エッチン
グを行ってビット線コンタクト・ホール１３Ａを形成す
る。
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば５００
０〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる絶縁膜を形成す
る。尚、図では、前記二層の絶縁膜を一体にして表して
あり、これを絶縁膜１３とする。 ３８−（２） 絶縁膜１３をリフローして平坦化する為の熱処理を行
う。 ３８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜１３等の選択的エッチン
グを行ってビット線コンタクト・ホール１３Ａを形成す
る。
【００１３】図３９及び図４４参照 ３９−（１） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線１４を形成する。尚、図３９及び図４４に記載された
記号で説明されていないもの、例えば、ＢＬなどは次に
説明する図４６と対比すると明らかになる。
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線１４を形成する。尚、図３９及び図４４に記載された
記号で説明されていないもの、例えば、ＢＬなどは次に
説明する図４６と対比すると明らかになる。
【００１４】図４５は前記説明した工程を経て完成され
た高抵抗負荷型ＳＲＡＭの要部平面図であり、図３０乃
至図４４に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする
為、図４５では図３９並びに図４４に見られるＡｌから
なるビット線１４は除去してある。
た高抵抗負荷型ＳＲＡＭの要部平面図であり、図３０乃
至図４４に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする
為、図４５では図３９並びに図４４に見られるＡｌから
なるビット線１４は除去してある。
【００１５】図４６は図３０乃至図４５について説明し
た高抵抗負荷型ＳＲＡＭの要部等価回路図を表してい
る。図に於いて、Ｑ１及びＱ２は駆動用トランジスタ、
Ｑ３及びＱ４はトランスファ・ゲート・トランジスタ、
Ｒ１及びＲ２は高抵抗負荷、ＷＬはワード線、ＢＬ及び
／ＢＬはビット線、Ｓ１及びＳ２はノード、ＶCCは正側
電源電圧、ＶSSは負側電源電圧をそれぞれ示している。
た高抵抗負荷型ＳＲＡＭの要部等価回路図を表してい
る。図に於いて、Ｑ１及びＱ２は駆動用トランジスタ、
Ｑ３及びＱ４はトランスファ・ゲート・トランジスタ、
Ｒ１及びＲ２は高抵抗負荷、ＷＬはワード線、ＢＬ及び
／ＢＬはビット線、Ｓ１及びＳ２はノード、ＶCCは正側
電源電圧、ＶSSは負側電源電圧をそれぞれ示している。
【００１６】この高抵抗負荷型ＳＲＡＭに於ける動作、
特に、記憶保持については次のようにして行われる。
今、正側電源電圧ＶCC＝５〔Ｖ〕、負側電源電圧ＶSS＝
０〔Ｖ〕にそれぞれ設定され、ノードＳ１＝５〔Ｖ〕、
ノードＳ２＝０〔Ｖ〕であるとすると、トランジスタＱ
２がオン状態、トランジスタＱ１がオフ状態になってい
る。ノードＳ１に於いては、トランジスタＱ１がオフ状
態で、且つ、その場合の抵抗値が高抵抗負荷Ｒ１に比較
して充分に高ければ、電位は５〔Ｖ〕に維持される。ノ
ードＳ２に於いては、トランジスタＱ２がオン状態で、
且つ、その場合の抵抗値が高抵抗負荷Ｒ２に比較して充
分に低ければ、電位は０〔Ｖ〕に維持される。
特に、記憶保持については次のようにして行われる。
今、正側電源電圧ＶCC＝５〔Ｖ〕、負側電源電圧ＶSS＝
０〔Ｖ〕にそれぞれ設定され、ノードＳ１＝５〔Ｖ〕、
ノードＳ２＝０〔Ｖ〕であるとすると、トランジスタＱ
２がオン状態、トランジスタＱ１がオフ状態になってい
る。ノードＳ１に於いては、トランジスタＱ１がオフ状
態で、且つ、その場合の抵抗値が高抵抗負荷Ｒ１に比較
して充分に高ければ、電位は５〔Ｖ〕に維持される。ノ
ードＳ２に於いては、トランジスタＱ２がオン状態で、
且つ、その場合の抵抗値が高抵抗負荷Ｒ２に比較して充
分に低ければ、電位は０〔Ｖ〕に維持される。
【００１７】ところが、前記条件下では、正側電源電圧
ＶCC供給線側からノードＳ２を介して負側電源電圧ＶSS
供給線側に直流電流が流れ、その値は高抵抗負荷Ｒ２の
値に反比例する。
ＶCC供給線側からノードＳ２を介して負側電源電圧ＶSS
供給線側に直流電流が流れ、その値は高抵抗負荷Ｒ２の
値に反比例する。
【００１８】このような高抵抗負荷型ＳＲＡＭの集積度
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷Ｒ２及びＲ１の値を大きく
することが必要となる。然しながら、この抵抗値を大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードＳ１に於ける電位
を安定に維持することが難しくなる。
が高くなると、一チップ当たりのメモリ・セル数は増加
するから、メモリ・セル当たりの消費電流を低減させな
いとチップ全体の消費電流は大きくなってしまう。そこ
で、前記の直流電流を小さくしなければならないのであ
るが、それには、高抵抗負荷Ｒ２及びＲ１の値を大きく
することが必要となる。然しながら、この抵抗値を大き
くした場合には、駆動用トランジスタがオフになってい
る側のノード、前記の例では、ノードＳ１に於ける電位
を安定に維持することが難しくなる。
【００１９】前記説明したような背景があって、高抵抗
の代わりにＴＦＴを負荷とするＴＦＴ負荷型ＳＲＡＭが
登場したのである。
の代わりにＴＦＴを負荷とするＴＦＴ負荷型ＳＲＡＭが
登場したのである。
【００２０】ここでＴＦＴ負荷型ＳＲＡＭについて説明
するが、前記高抵抗負荷型ＳＲＡＭの説明と同様、先
ず、ＴＦＴ負荷型ＳＲＡＭを製造する場合から説明しよ
う。
するが、前記高抵抗負荷型ＳＲＡＭの説明と同様、先
ず、ＴＦＴ負荷型ＳＲＡＭを製造する場合から説明しよ
う。
【００２１】図４７乃至図５０はＴＦＴ負荷型ＳＲＡＭ
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図５１乃至図５４はＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図４７乃至
図５０の要部切断側面図は要部平面図である図５４に表
されている線Ｙ−Ｙに沿う切断面を採ってある。尚、前
記説明した高抵抗負荷型ＳＲＡＭを製造する場合の工程
である３０−（１）から３６−（２）まで、即ち、負荷
抵抗コンタクト・ホール９Ａを形成するまでの工程は、
このＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆ど同じ
であり、唯、第二の多結晶シリコン膜で構成されている
接地線８に対し、第三の多結晶シリコン膜で構成される
ＴＦＴに於けるゲート電極が活性領域や第一の多結晶シ
リコン膜で構成されているゲート電極４とコンタクトさ
せるために必要なコンタクト・ホール８Ａ（図５１を参
照）を形成してある点が相違するのみである為、その後
の段階から説明するものとする。勿論、図３０乃至図４
６に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
を製造する方法の従来例を解説する為の工程要所に於け
る要部切断側面図を、また、図５１乃至図５４はＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部平面図をそれぞれ表してあり、以
下、これ等の図を参照しつつ説明する。尚、図４７乃至
図５０の要部切断側面図は要部平面図である図５４に表
されている線Ｙ−Ｙに沿う切断面を採ってある。尚、前
記説明した高抵抗負荷型ＳＲＡＭを製造する場合の工程
である３０−（１）から３６−（２）まで、即ち、負荷
抵抗コンタクト・ホール９Ａを形成するまでの工程は、
このＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆ど同じ
であり、唯、第二の多結晶シリコン膜で構成されている
接地線８に対し、第三の多結晶シリコン膜で構成される
ＴＦＴに於けるゲート電極が活性領域や第一の多結晶シ
リコン膜で構成されているゲート電極４とコンタクトさ
せるために必要なコンタクト・ホール８Ａ（図５１を参
照）を形成してある点が相違するのみである為、その後
の段階から説明するものとする。勿論、図３０乃至図４
６に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
【００２２】図４７及び図５１参照 ４７−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ４７−（２） イオン注入法を適用することに依り、ドーズ量を４×１
０15〔cm-2〕、そして、加速エネルギを３０〔ｋｅＶ〕
とし、Ｐイオンの打ち込みを行う。 ４７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのゲート電極１５を形成する。
〔Å〕の第三の多結晶シリコン膜を形成する。 ４７−（２） イオン注入法を適用することに依り、ドーズ量を４×１
０15〔cm-2〕、そして、加速エネルギを３０〔ｋｅＶ〕
とし、Ｐイオンの打ち込みを行う。 ４７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのゲート電極１５を形成する。
【００２３】図４８参照 ４８−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば３００〔Å〕であるＴＦＴのゲート絶縁膜１６を
形成する。 ４８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレインコンタクト・ホール１６Ａ
を形成する。
例えば３００〔Å〕であるＴＦＴのゲート絶縁膜１６を
形成する。 ４８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチャントをフッ酸とするウエット・エッチング
法を適用することに依って、ゲート絶縁膜１６の選択的
エッチングを行ってドレインコンタクト・ホール１６Ａ
を形成する。
【００２４】図４９及び図５２参照 ４９−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第四の多結晶シリコン膜を形成する。 ４９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを１０〔ｋｅ
Ｖ〕として、ＴＦＴのソース領域とドレイン領域、ＶCC
供給線となるべき部分にＢイオンの打ち込みを行う。 ４９−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのソース領域１７、ドレイン領
域１８、チャネル領域１９、ＶCC供給線２０を形成す
る。
〔Å〕の第四の多結晶シリコン膜を形成する。 ４９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、ドーズ量を１
×１０14〔cm-2〕、また、加速エネルギを１０〔ｋｅ
Ｖ〕として、ＴＦＴのソース領域とドレイン領域、ＶCC
供給線となるべき部分にＢイオンの打ち込みを行う。 ４９−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴのソース領域１７、ドレイン領
域１８、チャネル領域１９、ＶCC供給線２０を形成す
る。
【００２５】図５０及び図５３参照 ５０−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図３８及び図３９と同様、二層の絶縁
膜を一体にして表してあり、これを絶縁膜２１とする。 ５０−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行
う。 ５０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２１等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ５０−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。尚、図５０及び図５３に記載された
記号で説明されていないもの、例えば、ＢＬなどは次に
説明する図５５と対比すると明らかになる。
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図３８及び図３９と同様、二層の絶縁
膜を一体にして表してあり、これを絶縁膜２１とする。 ５０−（２） 絶縁膜２１をリフローして平坦化する為の熱処理を行
う。 ５０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２１等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ５０−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２２を形成する。尚、図５０及び図５３に記載された
記号で説明されていないもの、例えば、ＢＬなどは次に
説明する図５５と対比すると明らかになる。
【００２６】図５４は前記説明した工程を経て完成され
たＴＦＴ負荷型ＳＲＡＭの要部平面図であり、図４７乃
至図５３に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする
為、図５４では図５０並びに図５３に見られるＡｌから
なるビット線２２は除去してある。
たＴＦＴ負荷型ＳＲＡＭの要部平面図であり、図４７乃
至図５３に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。但し、簡明にする
為、図５４では図５０並びに図５３に見られるＡｌから
なるビット線２２は除去してある。
【００２７】図５５は図４７乃至図５３について説明し
たＴＦＴ負荷型ＳＲＡＭの要部等価回路図を表してい
る。尚、図４７乃至図５３と図４６に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。図に於いて、Ｑ５及びＱ６は負荷用ＴＦＴである
トランジスタをそれぞれ示している。
たＴＦＴ負荷型ＳＲＡＭの要部等価回路図を表してい
る。尚、図４７乃至図５３と図４６に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。図に於いて、Ｑ５及びＱ６は負荷用ＴＦＴである
トランジスタをそれぞれ示している。
【００２８】このＴＦＴ負荷型ＳＲＡＭに於ける動作、
特に、記憶保持については次のようにして行われる。
特に、記憶保持については次のようにして行われる。
【００２９】今、正側電源電圧ＶCC＝５〔Ｖ〕、負側電
源電圧ＶSS＝０〔Ｖ〕にそれぞれ設定され、ノードＳ１
＝５〔Ｖ〕、ノードＳ２＝０〔Ｖ〕であるとすると、ト
ランジスタＱ２がオン状態で且つトランジスタＱ６がオ
フ状態、そして、トランジスタＱ１がオフ状態で且つト
ランジスタＱ５がオン状態になっている。ノードＳ１に
於いては、トランジスタＱ１がオフ状態であって、且
つ、その場合の抵抗値がトランジスタＱ５のオン状態に
比較して充分に高ければ、電位は５〔Ｖ〕に維持され
る。ノードＳ２に於いては、トランジスタＱ２がオン状
態であって、且つ、その場合の抵抗値がトランジスタＱ
６のオフ状態に比較して充分に低ければ、電位は０
〔Ｖ〕に維持される。
源電圧ＶSS＝０〔Ｖ〕にそれぞれ設定され、ノードＳ１
＝５〔Ｖ〕、ノードＳ２＝０〔Ｖ〕であるとすると、ト
ランジスタＱ２がオン状態で且つトランジスタＱ６がオ
フ状態、そして、トランジスタＱ１がオフ状態で且つト
ランジスタＱ５がオン状態になっている。ノードＳ１に
於いては、トランジスタＱ１がオフ状態であって、且
つ、その場合の抵抗値がトランジスタＱ５のオン状態に
比較して充分に高ければ、電位は５〔Ｖ〕に維持され
る。ノードＳ２に於いては、トランジスタＱ２がオン状
態であって、且つ、その場合の抵抗値がトランジスタＱ
６のオフ状態に比較して充分に低ければ、電位は０
〔Ｖ〕に維持される。
【００３０】このように、前記条件下では、負荷である
トランジスタＱ５或いはトランジスタＱ６の抵抗値が記
憶情報に応じて変化するので、前記高抵抗負荷型ＳＲＡ
Ｍに於ける問題は解消され、安定な情報記憶を行うこと
ができる。尚、ここで用いたトランジスタＱ５及びＱ６
のチャネル、即ち、負荷用ＴＦＴに於けるチャネルは多
結晶シリコンで構成され、結晶状態が単結晶に比較して
遙に悪いものであるから、オフ状態にある場合に於いて
も電流がリークし易く、そのリーク電流は、そのままチ
ップの消費電流となってしまうので、成るべく小型に作
成することが望ましい。
トランジスタＱ５或いはトランジスタＱ６の抵抗値が記
憶情報に応じて変化するので、前記高抵抗負荷型ＳＲＡ
Ｍに於ける問題は解消され、安定な情報記憶を行うこと
ができる。尚、ここで用いたトランジスタＱ５及びＱ６
のチャネル、即ち、負荷用ＴＦＴに於けるチャネルは多
結晶シリコンで構成され、結晶状態が単結晶に比較して
遙に悪いものであるから、オフ状態にある場合に於いて
も電流がリークし易く、そのリーク電流は、そのままチ
ップの消費電流となってしまうので、成るべく小型に作
成することが望ましい。
【００３１】ところで、図５０を見れば明らかである
が、このＴＦＴ負荷型ＳＲＡＭに於いては、最上層にＡ
ｌ膜からなるビット線２２が設けてあり、ＰＳＧなどか
らなる絶縁膜２１を介し、ビット線２２の直下に負荷用
ＴＦＴのチャネルが存在している。
が、このＴＦＴ負荷型ＳＲＡＭに於いては、最上層にＡ
ｌ膜からなるビット線２２が設けてあり、ＰＳＧなどか
らなる絶縁膜２１を介し、ビット線２２の直下に負荷用
ＴＦＴのチャネルが存在している。
【００３２】このような構成は、Ａｌ膜からなるビット
線２２をゲート電極、また、その下の絶縁膜２１をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線２２の電位は０〔Ｖ〕
（ＶSS）〜５〔Ｖ〕（ＶCC）の間を変化し、その為、オ
フ状態にあるべきＴＦＴ、即ち、トランジスタＱ６がオ
ン状態に近くなり、リーク電流が増加し、寄生効果が顕
著になってしまう。そこで、このような問題を解消しよ
うとして、ＴＦＴ負荷型ＳＲＡＭの改良型である二重ゲ
ート構造ＴＦＴ負荷型ＳＲＡＭが開発された。
線２２をゲート電極、また、その下の絶縁膜２１をゲー
ト絶縁膜とするトランジスタと見做すことができ、そし
て、ゲート電極であるビット線２２の電位は０〔Ｖ〕
（ＶSS）〜５〔Ｖ〕（ＶCC）の間を変化し、その為、オ
フ状態にあるべきＴＦＴ、即ち、トランジスタＱ６がオ
ン状態に近くなり、リーク電流が増加し、寄生効果が顕
著になってしまう。そこで、このような問題を解消しよ
うとして、ＴＦＴ負荷型ＳＲＡＭの改良型である二重ゲ
ート構造ＴＦＴ負荷型ＳＲＡＭが開発された。
【００３３】この二重ゲート構造ＴＦＴ負荷型ＳＲＡＭ
では、図４７乃至図５５について説明したＴＦＴ負荷型
ＳＲＡＭに於ける第三の多結晶シリコン膜、具体的に
は、ＴＦＴのゲート電極１５と全く同じパターンをもつ
第二ゲート電極を構成する第五の多結晶シリコン膜をソ
ース領域１７、ドレイン領域１８、チャネル領域１９、
ＶCC供給線２０などを構成している第四の多結晶シリコ
ン膜とＡｌからなるビット線２２との間に介在させるこ
とで前記問題を解消している。
では、図４７乃至図５５について説明したＴＦＴ負荷型
ＳＲＡＭに於ける第三の多結晶シリコン膜、具体的に
は、ＴＦＴのゲート電極１５と全く同じパターンをもつ
第二ゲート電極を構成する第五の多結晶シリコン膜をソ
ース領域１７、ドレイン領域１８、チャネル領域１９、
ＶCC供給線２０などを構成している第四の多結晶シリコ
ン膜とＡｌからなるビット線２２との間に介在させるこ
とで前記問題を解消している。
【００３４】図５６乃至図５８は二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあ
り、以下、これ等の図を参照しつつ説明する。尚、前記
説明したＴＦＴ負荷型ＳＲＡＭを製造する場合の工程で
ある４７−（１）から４９−（３）まで、即ち、ＴＦＴ
のソース領域１７、ドレイン領域１８、チャネル領域１
９、ＶCC供給線２０を形成するまでの工程は、この二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆
ど同じである為、その後の段階から説明するものとす
る。勿論、図３０乃至図５５に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
負荷型ＳＲＡＭを製造する方法の従来例を解説する為の
工程要所に於ける要部切断側面図をそれぞれ表してあ
り、以下、これ等の図を参照しつつ説明する。尚、前記
説明したＴＦＴ負荷型ＳＲＡＭを製造する場合の工程で
ある４７−（１）から４９−（３）まで、即ち、ＴＦＴ
のソース領域１７、ドレイン領域１８、チャネル領域１
９、ＶCC供給線２０を形成するまでの工程は、この二重
ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造する工程でも殆
ど同じである為、その後の段階から説明するものとす
る。勿論、図３０乃至図５５に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
【００３５】図５６参照 ５６−（１） ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる厚さ
例えば５００〔Å〕である絶縁膜２３を形成する。 ５６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法
を適用することに依って、絶縁膜２３の選択的エッチン
グを行ってＴＦＴのドレイン電極１８に対するコンタク
ト・ホール２３Ａを形成する。
例えば５００〔Å〕である絶縁膜２３を形成する。 ５６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ＋ＨｅとするＲＩＥ法
を適用することに依って、絶縁膜２３の選択的エッチン
グを行ってＴＦＴのドレイン電極１８に対するコンタク
ト・ホール２３Ａを形成する。
【００３６】図５７参照 ５７−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕の第五の多結晶シリコン膜を形成する。 ５７−（２） イオン注入法を適用することに依り、前記第五の多結晶
シリコン膜に例えば４×１０15〔cm-2〕のＰを注入す
る。 ５７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの第二ゲート電極２４を形成す
る。
〔Å〕の第五の多結晶シリコン膜を形成する。 ５７−（２） イオン注入法を適用することに依り、前記第五の多結晶
シリコン膜に例えば４×１０15〔cm-2〕のＰを注入す
る。 ５７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの第二ゲート電極２４を形成す
る。
【００３７】図５８参照 ５８−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図５０と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ５８−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行
う。 ５８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２５等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ５８−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜並びに厚さ例えば５０
００〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、こ
の図に於いても、図５０と同様、二層の絶縁膜を一体に
して表してあり、これを絶縁膜２５とする。 ５８−（２） 絶縁膜２５をリフローして平坦化する為の熱処理を行
う。 ５８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜２５等の選択的エッチン
グを行ってビット線コンタクト・ホールを形成する。 ５８−（４） スパッタリング法を適用することに依って厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線２６を形成する。
【００３８】
【発明が解決しようとする課題】前記説明したように、
ＳＲＡＭは、高抵抗負荷型から始まり、ＴＦＴ負荷型、
二重ゲート構造ＴＦＴ負荷型と進展してきた。然しなが
ら、先ず、図３０乃至図３９（特に図３９）と図５６乃
至５８（特に図５８）と比較すると明らかになる筈であ
るが、高抵抗負荷型ＳＲＡＭから二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭに移行するに際しては、多結晶シリコン
膜が二層も増加し、そして、マスク工程は実に四回も増
加している。
ＳＲＡＭは、高抵抗負荷型から始まり、ＴＦＴ負荷型、
二重ゲート構造ＴＦＴ負荷型と進展してきた。然しなが
ら、先ず、図３０乃至図３９（特に図３９）と図５６乃
至５８（特に図５８）と比較すると明らかになる筈であ
るが、高抵抗負荷型ＳＲＡＭから二重ゲート構造ＴＦＴ
負荷型ＳＲＡＭに移行するに際しては、多結晶シリコン
膜が二層も増加し、そして、マスク工程は実に四回も増
加している。
【００３９】次に、図を参照しつつ従来の二重ゲート構
造ＴＦＴ負荷型ＳＲＡＭに於ける他の問題点を探ること
にしよう。
造ＴＦＴ負荷型ＳＲＡＭに於ける他の問題点を探ること
にしよう。
【００４０】図５９はＴＦＴ負荷型ＳＲＡＭの従来例を
説明する為の工程要所に於ける要部平面図を表し、図５
１に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
説明する為の工程要所に於ける要部平面図を表し、図５
１に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
【００４１】ここで挙げた図５９は図５１と同様なので
あるが、図示の記号Ｈ１，Ｈ２，Ｈ３は一個のメモリ・
セルに必要とされる三つのコンタクト・ホールを指示し
ているものであり、このように、従来のＴＦＴ負荷型Ｓ
ＲＡＭでは、一個のメモリ・セルについて三つのコンタ
クト・ホールを各々三回形成しなければならず、しか
も、構成を異にする二種類のものが必要である。
あるが、図示の記号Ｈ１，Ｈ２，Ｈ３は一個のメモリ・
セルに必要とされる三つのコンタクト・ホールを指示し
ているものであり、このように、従来のＴＦＴ負荷型Ｓ
ＲＡＭでは、一個のメモリ・セルについて三つのコンタ
クト・ホールを各々三回形成しなければならず、しか
も、構成を異にする二種類のものが必要である。
【００４２】即ち、ＴＦＴの第二ゲート電極２４となる
第五の多結晶シリコン膜をコンタクトさせる為のコンタ
クト・ホールを形成する際にエッチングすべき膜は、コ
ンタクト・ホールＨ１及びＨ３では第四の多結晶シリコ
ン膜と第五の多結晶シリコン膜との間に在るＴＦＴのゲ
ート絶縁膜１６であり、そして、コンタクト・ホールＨ
２では（第三の多結晶シリコン膜と第四の多結晶シリコ
ン膜）＋（第四の多結晶シリコン膜と第五の多結晶シリ
コン膜）に存在する絶縁膜であって、コンタクト・ホー
ルＨ１及びＨ３の場合に比較すると遙に厚い。
第五の多結晶シリコン膜をコンタクトさせる為のコンタ
クト・ホールを形成する際にエッチングすべき膜は、コ
ンタクト・ホールＨ１及びＨ３では第四の多結晶シリコ
ン膜と第五の多結晶シリコン膜との間に在るＴＦＴのゲ
ート絶縁膜１６であり、そして、コンタクト・ホールＨ
２では（第三の多結晶シリコン膜と第四の多結晶シリコ
ン膜）＋（第四の多結晶シリコン膜と第五の多結晶シリ
コン膜）に存在する絶縁膜であって、コンタクト・ホー
ルＨ１及びＨ３の場合に比較すると遙に厚い。
【００４３】また、コンタクト・ホールＨ１並びにＨ３
は、ｎ+ −不純物領域５′・第一の多結晶シリコン膜・
第三の多結晶シリコン膜・第四の多結晶シリコン膜・第
五の多結晶シリコン膜の相互接続をする為のものであ
り、コンタクト・ホールＨ２はｎ+ −不純物領域５′・
第一の多結晶シリコン膜・第三の多結晶シリコン膜・第
五の多結晶シリコン膜の相互接続をする為のものであ
る。このようになってしまう原因は、図５２を見ると判
るように、コンタクト・ホールＨ２の極近傍に電位を異
にする第四の多結晶シリコン膜であるＴＦＴのソース電
極が配置される為、コンタクト・ホールＨ２には第四の
多結晶シリコン膜を配置することができないことに依
る。
は、ｎ+ −不純物領域５′・第一の多結晶シリコン膜・
第三の多結晶シリコン膜・第四の多結晶シリコン膜・第
五の多結晶シリコン膜の相互接続をする為のものであ
り、コンタクト・ホールＨ２はｎ+ −不純物領域５′・
第一の多結晶シリコン膜・第三の多結晶シリコン膜・第
五の多結晶シリコン膜の相互接続をする為のものであ
る。このようになってしまう原因は、図５２を見ると判
るように、コンタクト・ホールＨ２の極近傍に電位を異
にする第四の多結晶シリコン膜であるＴＦＴのソース電
極が配置される為、コンタクト・ホールＨ２には第四の
多結晶シリコン膜を配置することができないことに依
る。
【００４４】極めて微細で、且つ、高集積素子である二
重ゲート構造ＴＦＴ負荷型ＳＲＡＭの製造歩留りを向上
させるには、メモリ・セル当たりのコンタクト・ホール
数を減少させることが必要であり、そして、コンタクト
・ホールを形成する際、エッチングすべき絶縁膜の厚さ
が複数種類である場合には、その制御も複雑であり、そ
の分だけプロセスの余裕が少なくなってしまう。即ち、
一度に形成するコンタクト・ホールの種類は一種類で、
且つ、その数を極力少なくしないと、微細な半導体素子
の製造歩留りを向上させることは困難である。例えば、
コンタクト・ホール１個の良品確率をｐ、全メモリ・セ
ル数をＮとすると、全体としての良品確率Ｐは、コンタ
クト・ホールが３個／メモリ・セルの場合、 Ｐ3 ＝（ｐ3 ）N ＝ｐ3N となり、コンタクト・ホールが２個／メモリ・セルの場
合、 Ｐ2 ＝（ｐ2 ）N ＝ｐ2N となる。例えば、 ｐ＝０．９９９９９９ （９９．９９９９〔％〕良品） とする時、 Ｎ＝１０２４（１ｋ） Ｐ3 ＝９９．７〔％〕 Ｐ2 ＝９９．８〔％〕 Ｎ＝１０２４×１０２４（１Ｍ） Ｐ3 ＝４．３〔％〕 Ｐ2 ＝１２．３〔％〕 となり、Ｎが大、即ち、高集積であればある程、一メモ
リ・セル当たりのコンタクト・ホールの数が製造歩留り
に与える影響は大きい。
重ゲート構造ＴＦＴ負荷型ＳＲＡＭの製造歩留りを向上
させるには、メモリ・セル当たりのコンタクト・ホール
数を減少させることが必要であり、そして、コンタクト
・ホールを形成する際、エッチングすべき絶縁膜の厚さ
が複数種類である場合には、その制御も複雑であり、そ
の分だけプロセスの余裕が少なくなってしまう。即ち、
一度に形成するコンタクト・ホールの種類は一種類で、
且つ、その数を極力少なくしないと、微細な半導体素子
の製造歩留りを向上させることは困難である。例えば、
コンタクト・ホール１個の良品確率をｐ、全メモリ・セ
ル数をＮとすると、全体としての良品確率Ｐは、コンタ
クト・ホールが３個／メモリ・セルの場合、 Ｐ3 ＝（ｐ3 ）N ＝ｐ3N となり、コンタクト・ホールが２個／メモリ・セルの場
合、 Ｐ2 ＝（ｐ2 ）N ＝ｐ2N となる。例えば、 ｐ＝０．９９９９９９ （９９．９９９９〔％〕良品） とする時、 Ｎ＝１０２４（１ｋ） Ｐ3 ＝９９．７〔％〕 Ｐ2 ＝９９．８〔％〕 Ｎ＝１０２４×１０２４（１Ｍ） Ｐ3 ＝４．３〔％〕 Ｐ2 ＝１２．３〔％〕 となり、Ｎが大、即ち、高集積であればある程、一メモ
リ・セル当たりのコンタクト・ホールの数が製造歩留り
に与える影響は大きい。
【００４５】この他、二重ゲート構造ＴＦＴ負荷型ＳＲ
ＡＭに直接的に関係することではないが、半導体素子を
微細化する上で新たに発生してきた問題について説明す
る。
ＡＭに直接的に関係することではないが、半導体素子を
微細化する上で新たに発生してきた問題について説明す
る。
【００４６】図６０は選択的熱酸化法を適用することに
依って活性領域を囲むフィールド絶縁膜を形成する場合
を説明する為の工程要所に於ける半導体装置の要部平面
図を表している。
依って活性領域を囲むフィールド絶縁膜を形成する場合
を説明する為の工程要所に於ける半導体装置の要部平面
図を表している。
【００４７】図に於いて、３１はＳｉ3 Ｎ4 からなる耐
酸化性マスク膜、３２はＳｉＯ2 からなるフィールド絶
縁膜、３２Ａはフィールド絶縁膜のエッジ、３３は活性
領域をそれぞれ示し、また、ａ及びｂはバーズ・ビーク
（ｂｉｒｄ’ｓ ｂｅａｋ）の張り出し長さ、ｘは耐酸
化性マスク膜の幅をそれぞれ示している。
酸化性マスク膜、３２はＳｉＯ2 からなるフィールド絶
縁膜、３２Ａはフィールド絶縁膜のエッジ、３３は活性
領域をそれぞれ示し、また、ａ及びｂはバーズ・ビーク
（ｂｉｒｄ’ｓ ｂｅａｋ）の張り出し長さ、ｘは耐酸
化性マスク膜の幅をそれぞれ示している。
【００４８】一般に、活性領域３３の幅が１〔μｍ〕以
下になると、その幅はバーズ・ビークのパターンに大き
く依存することになる。特に、図示されているように、
耐酸化性マスク膜３１に、所謂、行き止まりパターン部
分が存在する場合には、そこでのバーズ・ビークの張り
出し長さｂが著しく大きくなる。尚、活性領域３３の幅
は、本来的には、耐酸化性マスク膜３１の幅ｘと等しく
なるべきであるが、バーズ・ビークが発生する為に狭く
なってしまう。
下になると、その幅はバーズ・ビークのパターンに大き
く依存することになる。特に、図示されているように、
耐酸化性マスク膜３１に、所謂、行き止まりパターン部
分が存在する場合には、そこでのバーズ・ビークの張り
出し長さｂが著しく大きくなる。尚、活性領域３３の幅
は、本来的には、耐酸化性マスク膜３１の幅ｘと等しく
なるべきであるが、バーズ・ビークが発生する為に狭く
なってしまう。
【００４９】図６１はバーズ・ビークの張り出し長さａ
及びｂの関係を説明する為の線図を表している。図から
明らかなように、耐酸化性マスク膜３１の幅、即ち、本
来的な活性領域の幅が１〔μｍ〕以下になるとバーズ・
ビークの張り出し長さｂは急激に増大する。
及びｂの関係を説明する為の線図を表している。図から
明らかなように、耐酸化性マスク膜３１の幅、即ち、本
来的な活性領域の幅が１〔μｍ〕以下になるとバーズ・
ビークの張り出し長さｂは急激に増大する。
【００５０】図６２は図４０と同様な図であり、このよ
うなＳＲＡＭでは、活性領域と第一の多結晶シリコン膜
とがコンタクトする領域、即ち、記号３４及び３５で指
示した領域の面積がバーズ・ビークに依って狭められ、
良好なコンタクトを得ることができない状態になってし
まう。
うなＳＲＡＭでは、活性領域と第一の多結晶シリコン膜
とがコンタクトする領域、即ち、記号３４及び３５で指
示した領域の面積がバーズ・ビークに依って狭められ、
良好なコンタクトを得ることができない状態になってし
まう。
【００５１】ところで、前記説明した諸問題は、従来か
ら知られてはいたが、種々な欠点があって、使用される
ことがなかったスプリット・ワード線型式ＳＲＡＭに改
良を加えることで殆ど解消することができるので、ここ
で、スプリット・ワード線型式ＳＲＡＭの問題点につい
て説明しよう。
ら知られてはいたが、種々な欠点があって、使用される
ことがなかったスプリット・ワード線型式ＳＲＡＭに改
良を加えることで殆ど解消することができるので、ここ
で、スプリット・ワード線型式ＳＲＡＭの問題点につい
て説明しよう。
【００５２】図６３は従来のスプリット・ワード線型式
ＳＲＡＭを説明する為の要部平面図を表している。図に
於いて、４１は活性領域、４２は第一の多結晶シリコン
膜からなるワード線、４３は同じく第一の多結晶シリコ
ン膜からなる駆動用トランジスタのゲート電極、４４は
埋め込みコンタクト領域、４５はコンタクト・ホール、
４６並びに４７は接地線、４８並びに４９は金属からな
るビット線を示している。尚、ＷＬは４２並びに４３が
ワード線であることを、また、ＢＬ並びに／ＢＬは４８
並びに４９がビット線であることをそれぞれ示してい
る。
ＳＲＡＭを説明する為の要部平面図を表している。図に
於いて、４１は活性領域、４２は第一の多結晶シリコン
膜からなるワード線、４３は同じく第一の多結晶シリコ
ン膜からなる駆動用トランジスタのゲート電極、４４は
埋め込みコンタクト領域、４５はコンタクト・ホール、
４６並びに４７は接地線、４８並びに４９は金属からな
るビット線を示している。尚、ＷＬは４２並びに４３が
ワード線であることを、また、ＢＬ並びに／ＢＬは４８
並びに４９がビット線であることをそれぞれ示してい
る。
【００５３】このＳＲＡＭでは、ワード線４２並びに４
３に見られるように、一つのメモリ・セル当たり二本の
ワード線が存在するところからスプリット・ワード線型
式と呼ばれていて、メモリ・セルの対称性が良好である
と共に第一の多結晶シリコン膜と活性領域４１とコンタ
クト・ホールは一つのメモリ・セル当たり二個と少な
い。然しながら、メモリ・セルの面積が前記説明した他
のＳＲＡＭに比較して大きいこと、金属の配線が一つの
メモリ・セル当たり三本と多いこと、などの問題があっ
て、今までに使用された実績は極少なく、また、微細化
やその他の開発も行われていない。
３に見られるように、一つのメモリ・セル当たり二本の
ワード線が存在するところからスプリット・ワード線型
式と呼ばれていて、メモリ・セルの対称性が良好である
と共に第一の多結晶シリコン膜と活性領域４１とコンタ
クト・ホールは一つのメモリ・セル当たり二個と少な
い。然しながら、メモリ・セルの面積が前記説明した他
のＳＲＡＭに比較して大きいこと、金属の配線が一つの
メモリ・セル当たり三本と多いこと、などの問題があっ
て、今までに使用された実績は極少なく、また、微細化
やその他の開発も行われていない。
【００５４】本発明は、スプリット・ワード線型式ＳＲ
ＡＭにＴＦＴ負荷を用い、簡単な改変を施すことで、マ
スク工程が多いなど製造上の問題、或いは、コンタクト
・ホールの数が多いことやバーズ・ビークなどの問題を
解消しようとする。
ＡＭにＴＦＴ負荷を用い、簡単な改変を施すことで、マ
スク工程が多いなど製造上の問題、或いは、コンタクト
・ホールの数が多いことやバーズ・ビークなどの問題を
解消しようとする。
【００５５】
【課題を解決するための手段】本発明に依る半導体記憶
装置に於いては、 （１） 一対の転送トランジスタ及び一対のドライバ・トランジ
スタ及び一対のＴＦＴ負荷を含んで構成されたメモリ・
セルを備えた半導体記憶装置であって、前記ドライバ・
トランジスタのゲート電極と各々互いに略直交し且つ前
記ドライバ・トランジスタのゲート電極とは重ならない
ように配置された二本のワード線（例えば第一の多結晶
シリコン膜で構成されたワード線ＷＬ：図１４参照）
と、それぞれのゲート電極に一方向に延在する二本のワ
ード線がそれぞれ別個に接続される前記転送トランジス
タと、半導体基板（例えばシリコン半導体基板５１：図
１参照）上に形成された半導体膜（例えば第三の多結晶
シリコン膜：図８及び図１６参照）のチャネル領域（例
えばチャネル領域６７及び７０：図１６参照）となる部
分を挟んで配設された一対の不純物領域（例えばソース
領域６６及びドレイン領域６５、ソース領域６９及びド
レイン領域６８：図１６参照）及び前記チャネル領域と
絶縁され且つ対向して配設された導電膜からなるゲート
電極（例えば第二の多結晶シリコン膜で構成された下側
ゲート電極６０及び６１：図６及び図１５参照）からな
る前記各ＴＦＴ負荷と、同一構造の一対の接続領域（例
えばコンタクト・ホール５９Ａの近傍：図５及び図１５
参照）をそれぞれ個別に介してドレインが前記ＴＦＴ負
荷の一方の不純物領域（例えばソース領域６６或いは６
９：図１６参照）と接続され且つ相手方ドライバ・トラ
ンジスタのゲート電極（例えばゲート電極５５或いは５
６：図４及び図１４参照）と接続されてなる前記各ドラ
イバ・トランジスタとを有するか、或いは、
装置に於いては、 （１） 一対の転送トランジスタ及び一対のドライバ・トランジ
スタ及び一対のＴＦＴ負荷を含んで構成されたメモリ・
セルを備えた半導体記憶装置であって、前記ドライバ・
トランジスタのゲート電極と各々互いに略直交し且つ前
記ドライバ・トランジスタのゲート電極とは重ならない
ように配置された二本のワード線（例えば第一の多結晶
シリコン膜で構成されたワード線ＷＬ：図１４参照）
と、それぞれのゲート電極に一方向に延在する二本のワ
ード線がそれぞれ別個に接続される前記転送トランジス
タと、半導体基板（例えばシリコン半導体基板５１：図
１参照）上に形成された半導体膜（例えば第三の多結晶
シリコン膜：図８及び図１６参照）のチャネル領域（例
えばチャネル領域６７及び７０：図１６参照）となる部
分を挟んで配設された一対の不純物領域（例えばソース
領域６６及びドレイン領域６５、ソース領域６９及びド
レイン領域６８：図１６参照）及び前記チャネル領域と
絶縁され且つ対向して配設された導電膜からなるゲート
電極（例えば第二の多結晶シリコン膜で構成された下側
ゲート電極６０及び６１：図６及び図１５参照）からな
る前記各ＴＦＴ負荷と、同一構造の一対の接続領域（例
えばコンタクト・ホール５９Ａの近傍：図５及び図１５
参照）をそれぞれ個別に介してドレインが前記ＴＦＴ負
荷の一方の不純物領域（例えばソース領域６６或いは６
９：図１６参照）と接続され且つ相手方ドライバ・トラ
ンジスタのゲート電極（例えばゲート電極５５或いは５
６：図４及び図１４参照）と接続されてなる前記各ドラ
イバ・トランジスタとを有するか、或いは、
【００５６】（２）前記（１）に於いて、ＴＦＴ負荷の
導電膜からなるゲート電極（例えば下側ゲート電極６０
及び６１、並びに、上側ゲート電極７３及び７４：図
６、図１０、図１５、図１７参照）が半導体膜に生成さ
れているチャネル領域（例えばチャネル領域６７及び７
０：図１６参照）の上下に絶縁膜（例えば絶縁膜６２及
び７２：図１０参照）を介して形成されてなることを特
徴とするか、或いは、
導電膜からなるゲート電極（例えば下側ゲート電極６０
及び６１、並びに、上側ゲート電極７３及び７４：図
６、図１０、図１５、図１７参照）が半導体膜に生成さ
れているチャネル領域（例えばチャネル領域６７及び７
０：図１６参照）の上下に絶縁膜（例えば絶縁膜６２及
び７２：図１０参照）を介して形成されてなることを特
徴とするか、或いは、
【００５７】（３）前記（１）或いは（２）に於いて、
ＴＦＴ負荷に於ける導電膜で構成された上側ゲート電極
（例えば上側ゲート電極７３及び７４：図６，図１０，
図１５，図１７参照）が下側ゲート電極（例えばゲート
電極６０及び６１：図６，図１０，図１５，図１７参
照）に比較して充分に厚く形成されてなることを特徴と
するか、或いは、
ＴＦＴ負荷に於ける導電膜で構成された上側ゲート電極
（例えば上側ゲート電極７３及び７４：図６，図１０，
図１５，図１７参照）が下側ゲート電極（例えばゲート
電極６０及び６１：図６，図１０，図１５，図１７参
照）に比較して充分に厚く形成されてなることを特徴と
するか、或いは、
【００５８】（４）前記（１）に於いて、接続領域は絶
縁膜（例えば絶縁膜５９及び６２など：図２０乃至図２
２参照）を介して積層された複数の導電膜（例えば第二
の多結晶シリコン膜からなる下側ゲート電極６０及び６
１、第三の多結晶シリコン膜からなるコンタクト部分６
３及び６４：図１６及び図２４参照）及び各導電膜のう
ち少なくとも一層の導電膜を貫通するコンタクト・ホー
ル（例えばコンタクト・ホール７２Ａ：図２４参照）及
び前記積層された複数の導電膜上に絶縁膜（例えば絶縁
膜７２：図２５参照）を介して積層され且つ一部が前記
コンタクト・ホール内に在る最上層の導電膜（例えば上
側ゲート電極７３及び７４：図２５参照）を備えてな
り、前記最上層の導電膜は前記コンタクト・ホールで貫
通された導電膜（例えばコンタクト部分６３及び６４な
ど：図２５参照）の側面に接続されていると共に前記コ
ンタクト・ホールの底に表出された下地の導電膜（例え
ばゲート電極５５及び５６：図２５参照）表面に接続さ
れていることを特徴とする請求項１記載の半導体記憶装
置。
縁膜（例えば絶縁膜５９及び６２など：図２０乃至図２
２参照）を介して積層された複数の導電膜（例えば第二
の多結晶シリコン膜からなる下側ゲート電極６０及び６
１、第三の多結晶シリコン膜からなるコンタクト部分６
３及び６４：図１６及び図２４参照）及び各導電膜のう
ち少なくとも一層の導電膜を貫通するコンタクト・ホー
ル（例えばコンタクト・ホール７２Ａ：図２４参照）及
び前記積層された複数の導電膜上に絶縁膜（例えば絶縁
膜７２：図２５参照）を介して積層され且つ一部が前記
コンタクト・ホール内に在る最上層の導電膜（例えば上
側ゲート電極７３及び７４：図２５参照）を備えてな
り、前記最上層の導電膜は前記コンタクト・ホールで貫
通された導電膜（例えばコンタクト部分６３及び６４な
ど：図２５参照）の側面に接続されていると共に前記コ
ンタクト・ホールの底に表出された下地の導電膜（例え
ばゲート電極５５及び５６：図２５参照）表面に接続さ
れていることを特徴とする請求項１記載の半導体記憶装
置。
【００５９】（５）前記（１）に於いて、少なくとも一
部が多結晶シリコン膜で構成されワード線と同一方向に
延在してドライバ・トランジスタにソース電位を供給す
る配線（例えば第五の多結晶シリコン膜で構成された接
地線７６：図１２及び図１８参照）と、前記ソース電位
を供給する配線と同一の材料膜で構成され且つ孤立した
パターンをもって半導体基板に形成した不純物拡散領域
と接続されている引き出し電極（例えば引き出し電極７
７：図１８参照）と、該引き出し電極に接続された金属
からなるビット線（例えばビット線ＢＬ及び／ＢＬ：図
１３及び図１９参照）とを備えてなるか、或いは、
部が多結晶シリコン膜で構成されワード線と同一方向に
延在してドライバ・トランジスタにソース電位を供給す
る配線（例えば第五の多結晶シリコン膜で構成された接
地線７６：図１２及び図１８参照）と、前記ソース電位
を供給する配線と同一の材料膜で構成され且つ孤立した
パターンをもって半導体基板に形成した不純物拡散領域
と接続されている引き出し電極（例えば引き出し電極７
７：図１８参照）と、該引き出し電極に接続された金属
からなるビット線（例えばビット線ＢＬ及び／ＢＬ：図
１３及び図１９参照）とを備えてなるか、或いは、
【００６０】（６）前記（１）或いは（４）に於いて、
引き出し電極のパターンは一部がワード線（例えばワー
ド線ＷＬ：図１８及び１９参照）上まで延在し且つその
近傍でビット線（例えばビット線ＢＬ及び／ＢＬ：図１
９参照）と接続されてなることを特徴とするか、或い
は、
引き出し電極のパターンは一部がワード線（例えばワー
ド線ＷＬ：図１８及び１９参照）上まで延在し且つその
近傍でビット線（例えばビット線ＢＬ及び／ＢＬ：図１
９参照）と接続されてなることを特徴とするか、或い
は、
【００６１】（７）前記（１）に於いて、ドライバ・ト
ランジスタのソース領域或いはドレイン領域などの不純
物拡散領域に於ける周辺の一部がフィールド絶縁膜に依
って画定され且つ隣接メモリ・セル間に跨がってリング
状に形成された活性領域内に在って行き止まりパターン
をもたないことを特徴とする。
ランジスタのソース領域或いはドレイン領域などの不純
物拡散領域に於ける周辺の一部がフィールド絶縁膜に依
って画定され且つ隣接メモリ・セル間に跨がってリング
状に形成された活性領域内に在って行き止まりパターン
をもたないことを特徴とする。
【００６２】
【作用】前記したところから明らかなように、本発明で
は、スプリット・ワード線型式ＳＲＡＭとＴＦＴ負荷型
ＳＲＡＭとを組み合わせる簡単な構成に依って、製造時
のマスク工程を減少させて製造の容易性及び製造歩留り
を向上させることを可能にし、また、α線などの放射線
に対する耐性向上或いはバーズ・ビークの影響を排除し
てコンタクト・ホールに於ける充分なコンタクト面積の
確保などに卓効を奏することができる。
は、スプリット・ワード線型式ＳＲＡＭとＴＦＴ負荷型
ＳＲＡＭとを組み合わせる簡単な構成に依って、製造時
のマスク工程を減少させて製造の容易性及び製造歩留り
を向上させることを可能にし、また、α線などの放射線
に対する耐性向上或いはバーズ・ビークの影響を排除し
てコンタクト・ホールに於ける充分なコンタクト面積の
確保などに卓効を奏することができる。
【００６３】
【実施例】図１乃至図１３は本発明一実施例を解説する
為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断
側面図、そして、図１４乃至図１９は同じ実施例を解説
する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部
平面図をそれぞれ表し、以下、これ等の図を参照しつつ
詳細に説明する。尚、図１乃至図１３の要部切断側面図
は要部平面図である図１４に表されている線Ｘ−Ｘに沿
う切断面を採ってある。
為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部切断
側面図、そして、図１４乃至図１９は同じ実施例を解説
する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部
平面図をそれぞれ表し、以下、これ等の図を参照しつつ
詳細に説明する。尚、図１乃至図１３の要部切断側面図
は要部平面図である図１４に表されている線Ｘ−Ｘに沿
う切断面を採ってある。
【００６４】図１参照 １−（１） シリコン半導体基板５１の活性領域上を覆うＳｉＯ2 か
らなるパッド膜及びそのパッド膜に積層されたＳｉ3 Ｎ
4 からなる耐酸化性マスク膜を利用して選択的熱酸化法
を適用することに依り、ＳｉＯ2 からなる厚さ例えば４
０００〔Å〕のフィールド絶縁膜５２を形成する。 １−（２） パッド膜や耐酸化性マスク膜を除去して活性領域を表出
させてから、熱酸化法を適用することに依り、ＳｉＯ2
からなる厚さ例えば１００〔Å〕のゲート絶縁膜５３を
形成する。
らなるパッド膜及びそのパッド膜に積層されたＳｉ3 Ｎ
4 からなる耐酸化性マスク膜を利用して選択的熱酸化法
を適用することに依り、ＳｉＯ2 からなる厚さ例えば４
０００〔Å〕のフィールド絶縁膜５２を形成する。 １−（２） パッド膜や耐酸化性マスク膜を除去して活性領域を表出
させてから、熱酸化法を適用することに依り、ＳｉＯ2
からなる厚さ例えば１００〔Å〕のゲート絶縁膜５３を
形成する。
【００６５】図２参照 ２−（１） フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエッチャントをフッ酸とするウエット・エッチン
グ法を適用することに依り、ゲート絶縁膜５３の選択的
エッチングを行って不純物拡散用を兼ねたコンタクト・
ホール５３Ａを形成する。
並びにエッチャントをフッ酸とするウエット・エッチン
グ法を適用することに依り、ゲート絶縁膜５３の選択的
エッチングを行って不純物拡散用を兼ねたコンタクト・
ホール５３Ａを形成する。
【００６６】図３参照 ３−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕である第一の多結晶シリコン膜を形成する。 ３−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕としてＰの導入を行ってｎ+ −不純
物領域５４を形成する。
〔Å〕である第一の多結晶シリコン膜を形成する。 ３−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕としてＰの導入を行ってｎ+ −不純
物領域５４を形成する。
【００６７】図４及び図１４参照 ４−（１） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法
を適用することに依り、第一の多結晶シリコン膜のパタ
ーニングを行ってゲート電極５５並びに５６、ワード線
ＷＬを形成する。 ４−（２） イオン注入法を適用することに依り、ドーズ量を例えば
１×１０15〔cm-2〕とし、また、加速エネルギを３０
〔ｋｅＶ〕としてＡｓイオンの打ち込みを行ってｎ+ −
ソース領域５７及びｎ+ −ドレイン領域５８を形成す
る。 ４−（３） 第一の多結晶シリコン膜をパターニングした際に用いた
フォト・レジスト膜を除去する。
及びエッチング・ガスをＣＣｌ4 ＋Ｏ2 とするＲＩＥ法
を適用することに依り、第一の多結晶シリコン膜のパタ
ーニングを行ってゲート電極５５並びに５６、ワード線
ＷＬを形成する。 ４−（２） イオン注入法を適用することに依り、ドーズ量を例えば
１×１０15〔cm-2〕とし、また、加速エネルギを３０
〔ｋｅＶ〕としてＡｓイオンの打ち込みを行ってｎ+ −
ソース領域５７及びｎ+ −ドレイン領域５８を形成す
る。 ４−（３） 第一の多結晶シリコン膜をパターニングした際に用いた
フォト・レジスト膜を除去する。
【００６８】図５及び図１５参照 ５−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜５９を形成する。 ５−（２） エッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用する
ことに依り、絶縁膜５９の選択的エッチングを行って第
一の多結晶シリコン膜と第二の多結晶シリコン膜とをコ
ンタクトさせる為のコンタクト・ホール５９Ａを形成す
る。
〔Å〕のＳｉＯ2 からなる絶縁膜５９を形成する。 ５−（２） エッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用する
ことに依り、絶縁膜５９の選択的エッチングを行って第
一の多結晶シリコン膜と第二の多結晶シリコン膜とをコ
ンタクトさせる為のコンタクト・ホール５９Ａを形成す
る。
【００６９】図６及び図１５参照 ６−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕である第二の多結晶シリコン膜を形成する。 ６−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第二の多結晶シリコン膜にＰ
の導入を行う。 ６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの下側ゲート電極６０及び６１
を形成する。尚、これ等の下側ゲート電極６０及び６１
は第一の多結晶シリコン膜で形成された駆動側トランジ
スタのゲート電極５５或いは５６とコンタクトしている
ことは云うまでもない。
〔Å〕である第二の多結晶シリコン膜を形成する。 ６−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第二の多結晶シリコン膜にＰ
の導入を行う。 ６−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの下側ゲート電極６０及び６１
を形成する。尚、これ等の下側ゲート電極６０及び６１
は第一の多結晶シリコン膜で形成された駆動側トランジ
スタのゲート電極５５或いは５６とコンタクトしている
ことは云うまでもない。
【００７０】図７参照 ７−（１） ＣＶＤ法を適用することに依り、厚さ例えば２００
〔Å〕のＳｉＯ2 からなる絶縁膜６２を形成する。 ７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜６２の選択的エッチング
を行って第二の多結晶シリコン膜と第三の多結晶シリコ
ン膜とのコンタクト・ホール６２Ａを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜６２を形成する。 ７−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜６２の選択的エッチング
を行って第二の多結晶シリコン膜と第三の多結晶シリコ
ン膜とのコンタクト・ホール６２Ａを形成する。
【００７１】図８及び図１６参照 ８−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、第三の多結晶
シリコン膜に於けるＴＦＴのソース領域とドレイン領
域、ＶCC供給線となるべき部分にドーズ量を１×１０14
〔cm-2〕、そして、加速エネルギを１０〔ｋｅＶ〕とし
てＢの打ち込みを行う。 ８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分６３及び６４、ＴＦＴ
のドレイン領域６５とソース領域６６とチャネル領域６
７、ＴＦＴのドレイン領域６８とソース領域６９とチャ
ネル領域７０、ＶCC供給線７１を形成する。
〔Å〕の第三の多結晶シリコン膜を形成する。 ８−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、第三の多結晶
シリコン膜に於けるＴＦＴのソース領域とドレイン領
域、ＶCC供給線となるべき部分にドーズ量を１×１０14
〔cm-2〕、そして、加速エネルギを１０〔ｋｅＶ〕とし
てＢの打ち込みを行う。 ８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分６３及び６４、ＴＦＴ
のドレイン領域６５とソース領域６６とチャネル領域６
７、ＴＦＴのドレイン領域６８とソース領域６９とチャ
ネル領域７０、ＶCC供給線７１を形成する。
【００７２】図９参照 ９−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる絶縁膜７２を形成する。 ９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜７２の選択的エッチング
を行って第三の多結晶シリコン膜と第四の多結晶シリコ
ン膜とのコンタクト・ホール７２Ａを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜７２を形成する。 ９−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜７２の選択的エッチング
を行って第三の多結晶シリコン膜と第四の多結晶シリコ
ン膜とのコンタクト・ホール７２Ａを形成する。
【００７３】図１０及び図１７参照 １０−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕の第四の多結晶シリコン膜を形成する。 １０−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第四の多結晶シリコン膜にＰ
の導入を行う。 １０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの上側ゲート電極７３及び７４
を形成する。尚、これ等の上側ゲート電極７３及び７４
は実質的に第一の多結晶シリコン膜で形成された駆動側
トランジスタのゲート電極５５或いは５６とコンタクト
していることは云うまでもない。
〔Å〕の第四の多結晶シリコン膜を形成する。 １０−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第四の多結晶シリコン膜にＰ
の導入を行う。 １０−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの上側ゲート電極７３及び７４
を形成する。尚、これ等の上側ゲート電極７３及び７４
は実質的に第一の多結晶シリコン膜で形成された駆動側
トランジスタのゲート電極５５或いは５６とコンタクト
していることは云うまでもない。
【００７４】図１１参照 １１−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜７５を形成する。 １１−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、ＳｉＯ2からなる絶縁膜７５、
７２、６２、５９、５３の選択的エッチングを行ってソ
ース領域と第五の多結晶シリコン膜とのコンタクト・ホ
ール７５Ａを形成する。尚、図には、ソース領域として
記号５７で指示されたもののみが表されている。
〔Å〕のＳｉＯ2 からなる絶縁膜７５を形成する。 １１−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、ＳｉＯ2からなる絶縁膜７５、
７２、６２、５９、５３の選択的エッチングを行ってソ
ース領域と第五の多結晶シリコン膜とのコンタクト・ホ
ール７５Ａを形成する。尚、図には、ソース領域として
記号５７で指示されたもののみが表されている。
【００７５】図１２及び図１８参照 １２−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕の第五の多結晶シリコン膜を形成する。 １２−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第五の多結晶シリコン膜にＰ
の導入を行う。 １２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行って接地線７６及び引き出し電極７７を形
成する。
〔Å〕の第五の多結晶シリコン膜を形成する。 １２−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第五の多結晶シリコン膜にＰ
の導入を行う。 １２−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行って接地線７６及び引き出し電極７７を形
成する。
【００７６】図１３及び図１９参照 １３−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば３００
０〔Å〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ）からなる絶縁膜を形成する。
尚、図では、前記二層の絶縁膜を一体にして表してあ
り、これを絶縁膜７８とする。 １３−（２） 絶縁膜７８をリフローして平坦化する為の熱処理を行
う。 １３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜７８等の選択的エッチン
グを行ってビット線コンタクト・ホール７８Ａを形成す
る。 １３−（４） スパッタリング法を適用することに依り、厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線ＢＬ及び／ＢＬを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば３００
０〔Å〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ）からなる絶縁膜を形成する。
尚、図では、前記二層の絶縁膜を一体にして表してあ
り、これを絶縁膜７８とする。 １３−（２） 絶縁膜７８をリフローして平坦化する為の熱処理を行
う。 １３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜７８等の選択的エッチン
グを行ってビット線コンタクト・ホール７８Ａを形成す
る。 １３−（４） スパッタリング法を適用することに依り、厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線ＢＬ及び／ＢＬを形成する。
【００７７】図１乃至図１９について説明した本発明の
実施例は、プロセスから見れば、図５６乃至図５８を参
照して説明した従来の技術と基本的には変わりないので
あるが、従来の技術に於いては接地線を第二の多結晶シ
リコン膜で構成しているのに対し、本発明に於いては接
地線を第五の多結晶シリコン膜で構成してあることが大
きな相違点となっている。
実施例は、プロセスから見れば、図５６乃至図５８を参
照して説明した従来の技術と基本的には変わりないので
あるが、従来の技術に於いては接地線を第二の多結晶シ
リコン膜で構成しているのに対し、本発明に於いては接
地線を第五の多結晶シリコン膜で構成してあることが大
きな相違点となっている。
【００７８】また、図１３を見ると理解されようが、接
地線７６とＴＦＴの上側ゲート電極７４とはキャパシタ
を構成している。従って、この構成を積極的に活用すれ
ばα線など放射線に依るソフト・エラーを軽減すること
ができる。例えば、第四の多結晶シリコン膜と第五の多
結晶シリコン膜との間の絶縁膜７５を薄くしたり、或い
は、第四の多結晶シリコン膜を厚く形成して側面もキャ
パシタの一部として利用するなど、簡単な手段で容量の
増大を図ることができる。
地線７６とＴＦＴの上側ゲート電極７４とはキャパシタ
を構成している。従って、この構成を積極的に活用すれ
ばα線など放射線に依るソフト・エラーを軽減すること
ができる。例えば、第四の多結晶シリコン膜と第五の多
結晶シリコン膜との間の絶縁膜７５を薄くしたり、或い
は、第四の多結晶シリコン膜を厚く形成して側面もキャ
パシタの一部として利用するなど、簡単な手段で容量の
増大を図ることができる。
【００７９】図２０乃至図２８は本発明の他の実施例を
解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの
要部切断側面図をそれぞれ表し、以下、これ等の図を参
照しつつ詳細に説明する。尚、図１乃至図１９に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとし、また、図１乃至図１９について説明した
実施例に於けるｎ+ −ソース領域５７及びｎ+−ドレイ
ン領域５８を形成するまでの工程、即ち、１−（１）乃
至４−（３）までの工程は本実施例においても同じであ
る為、その次の段階から説明することとし、そして、図
１乃至図１９に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
解説する為の工程要所に於けるＴＦＴ負荷型ＳＲＡＭの
要部切断側面図をそれぞれ表し、以下、これ等の図を参
照しつつ詳細に説明する。尚、図１乃至図１９に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとし、また、図１乃至図１９について説明した
実施例に於けるｎ+ −ソース領域５７及びｎ+−ドレイ
ン領域５８を形成するまでの工程、即ち、１−（１）乃
至４−（３）までの工程は本実施例においても同じであ
る為、その次の段階から説明することとし、そして、図
１乃至図１９に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
【００８０】図２０参照 ２０−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜５９を形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜５９を形成する。
【００８１】図２１参照 ２１−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕である第二の多結晶シリコン膜を形成する。 ２１−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第二の多結晶シリコン膜にＰ
の導入を行う。 ２１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの下側ゲート電極６１などを形
成する。
〔Å〕である第二の多結晶シリコン膜を形成する。 ２１−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第二の多結晶シリコン膜にＰ
の導入を行う。 ２１−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第二の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの下側ゲート電極６１などを形
成する。
【００８２】図２２参照 ２２−（１） ＣＶＤ法を適用することに依り、厚さ例えば２００
〔Å〕のＳｉＯ2 からなる絶縁膜６２を形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜６２を形成する。
【００８３】図２３参照 ２３−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕の第三の多結晶シリコン膜を形成する。 ２３−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、第三の多結晶
シリコン膜に於けるＴＦＴのソース領域とドレイン領
域、ＶCC供給線となるべき部分にドーズ量を１×１０14
〔cm-2〕、そして、加速エネルギを１０〔ｋｅＶ〕とし
てＢの打ち込みを行う。 ２３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分、各ＴＦＴのドレイン
領域とソース領域とチャネル領域、ＶCC供給線を形成す
る。尚、図では、コンタクト部分６４とチャネル領域６
７とが表れているが、ここで形成した構成に関する全体
のパターンを理解するには図１６を参照すると良い。
〔Å〕の第三の多結晶シリコン膜を形成する。 ２３−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びイオン注入法を適用することに依り、第三の多結晶
シリコン膜に於けるＴＦＴのソース領域とドレイン領
域、ＶCC供給線となるべき部分にドーズ量を１×１０14
〔cm-2〕、そして、加速エネルギを１０〔ｋｅＶ〕とし
てＢの打ち込みを行う。 ２３−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第三の多結晶シリコン膜のパタ
ーニングを行ってコンタクト部分、各ＴＦＴのドレイン
領域とソース領域とチャネル領域、ＶCC供給線を形成す
る。尚、図では、コンタクト部分６４とチャネル領域６
７とが表れているが、ここで形成した構成に関する全体
のパターンを理解するには図１６を参照すると良い。
【００８４】図２４参照 ２４−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜７２を形成する。 ２４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）
とＣＣｌ4 ／Ｏ2 （多結晶シリコン用）とするＲＩＥ法
を適用することに依り、絶縁膜７２、第三の多結晶シリ
コン膜、絶縁膜６２、第二の多結晶シリコン膜、絶縁膜
５９の選択的エッチングを行って表面から第一の多結晶
シリコン膜である駆動用トランジスタのゲート電極に達
する相互接続コンタクト・ホール７２Ａを形成する。
尚、この工程は本実施例に於ける最も特徴的な工程であ
る。
〔Å〕のＳｉＯ2 からなる絶縁膜７２を形成する。 ２４−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／Ｈｅ（ＳｉＯ2 用）
とＣＣｌ4 ／Ｏ2 （多結晶シリコン用）とするＲＩＥ法
を適用することに依り、絶縁膜７２、第三の多結晶シリ
コン膜、絶縁膜６２、第二の多結晶シリコン膜、絶縁膜
５９の選択的エッチングを行って表面から第一の多結晶
シリコン膜である駆動用トランジスタのゲート電極に達
する相互接続コンタクト・ホール７２Ａを形成する。
尚、この工程は本実施例に於ける最も特徴的な工程であ
る。
【００８５】図２５参照 ２５−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕の第四の多結晶シリコン膜を形成する。 ２５−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第四の多結晶シリコン膜にＰ
の導入を行う。 ２５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの上側ゲート電極７４などを形
成する。尚、ここで形成した上側ゲート電極７４などは
第一の多結晶シリコン膜で形成された駆動側トランジス
タのゲート電極５６などと直接コンタクトしていること
は図示されている通りである。
〔Å〕の第四の多結晶シリコン膜を形成する。 ２５−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第四の多結晶シリコン膜にＰ
の導入を行う。 ２５−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第四の多結晶シリコン膜のパタ
ーニングを行ってＴＦＴの上側ゲート電極７４などを形
成する。尚、ここで形成した上側ゲート電極７４などは
第一の多結晶シリコン膜で形成された駆動側トランジス
タのゲート電極５６などと直接コンタクトしていること
は図示されている通りである。
【００８６】図２６参照 ２６−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕のＳｉＯ2 からなる絶縁膜７５を形成する。 ２６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、ＳｉＯ2からなる絶縁膜７５、
７２、６２、５９、５３の選択的エッチングを行ってソ
ース領域と第五の多結晶シリコン膜とのコンタクト・ホ
ール７５Ａを形成する。尚、図には、ソース領域として
記号５７で指示されたもののみが表されている。
〔Å〕のＳｉＯ2 からなる絶縁膜７５を形成する。 ２６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、ＳｉＯ2からなる絶縁膜７５、
７２、６２、５９、５３の選択的エッチングを行ってソ
ース領域と第五の多結晶シリコン膜とのコンタクト・ホ
ール７５Ａを形成する。尚、図には、ソース領域として
記号５７で指示されたもののみが表されている。
【００８７】図２７参照 ２７−（１） ＣＶＤ法を適用することに依り、厚さ例えば１０００
〔Å〕の第五の多結晶シリコン膜を形成する。 ２７−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第五の多結晶シリコン膜にＰ
の導入を行う。 ２７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行って接地線７６などを形成する。
〔Å〕の第五の多結晶シリコン膜を形成する。 ２７−（２） 気相拡散法を適用することに依り、不純物濃度を例えば
１×１０20〔cm-3〕として第五の多結晶シリコン膜にＰ
の導入を行う。 ２７−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＣｌ4 ／Ｏ2 とするＲＩＥ法
を適用することに依り、第五の多結晶シリコン膜のパタ
ーニングを行って接地線７６などを形成する。
【００８８】図２８参照 ２８−（１） ＣＶＤ法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば３００
０〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、ここ
でも前記二層の絶縁膜は一体にして表してあり、これを
絶縁膜７８としている。 ２８−（２） 絶縁膜７８をリフローして平坦化する為の熱処理を行
う。 ２８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜７８等の選択的エッチン
グを行ってビット線コンタクト・ホール７８Ａを形成す
る。 ２８−（４） スパッタリング法を適用することに依り、厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線ＢＬ及び／ＢＬを形成する。
〔Å〕のＳｉＯ2 からなる絶縁膜及び厚さ例えば３００
０〔Å〕のＰＳＧからなる絶縁膜を形成する。尚、ここ
でも前記二層の絶縁膜は一体にして表してあり、これを
絶縁膜７８としている。 ２８−（２） 絶縁膜７８をリフローして平坦化する為の熱処理を行
う。 ２８−（３） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをＣＨＦ3 ／ＨｅとするＲＩＥ法
を適用することに依り、絶縁膜７８等の選択的エッチン
グを行ってビット線コンタクト・ホール７８Ａを形成す
る。 ２８−（４） スパッタリング法を適用することに依り、厚さ例えば１
〔μｍ〕のＡｌ膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することでパターニングしてビット
線ＢＬ及び／ＢＬを形成する。
【００８９】図２０乃至図２８について説明した本発明
の実施例では、工程２４−（２）に於いて、一括して相
互接続コンタクト・ホール７２Ａを形成し、図１乃至図
１９について説明した実施例に比較して二回のマスク工
程削減を可能にしている。これは、接続コンタクト・ホ
ールの種類が一種類のみであることに由来して容易に実
現できたことであるが、例えば、図４７乃至図５３につ
いて説明した従来の技術に於いては種類を異にするコン
タクト・ホールが必要である為、エッチングなどを厳密
に制御しなければならない。
の実施例では、工程２４−（２）に於いて、一括して相
互接続コンタクト・ホール７２Ａを形成し、図１乃至図
１９について説明した実施例に比較して二回のマスク工
程削減を可能にしている。これは、接続コンタクト・ホ
ールの種類が一種類のみであることに由来して容易に実
現できたことであるが、例えば、図４７乃至図５３につ
いて説明した従来の技術に於いては種類を異にするコン
タクト・ホールが必要である為、エッチングなどを厳密
に制御しなければならない。
【００９０】図２９は本発明の更に他の実施例を解説す
るための工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部
平面図を表し、以下、これ等の図を参照しつつ詳細に説
明する。尚、図１乃至図２８に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
るための工程要所に於けるＴＦＴ負荷型ＳＲＡＭの要部
平面図を表し、以下、これ等の図を参照しつつ詳細に説
明する。尚、図１乃至図２８に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
【００９１】本実施例では、さきに説明した各実施例と
比較すると、ビット線ＢＬ及び／ＢＬのパターンが左右
反対になっている。即ち、ビット線ＢＬ及び／ＢＬが接
続されるトランスファ・ゲート・トランジスタを逆にし
てある。
比較すると、ビット線ＢＬ及び／ＢＬのパターンが左右
反対になっている。即ち、ビット線ＢＬ及び／ＢＬが接
続されるトランスファ・ゲート・トランジスタを逆にし
てある。
【００９２】このようなことが可能であるのは、第五の
多結晶シリコン膜を利用して引き出し電極７７を形成し
たことに起因している。
多結晶シリコン膜を利用して引き出し電極７７を形成し
たことに起因している。
【００９３】この引き出し電極７７はワード線ＷＬの上
まで延在させてあり、このようにすると、Ａｌのビット
線ＢＬ及び／ＢＬがコンタクトするのは第一の多結晶シ
リコン膜より上部、即ち、比較的浅い箇所となり、従っ
て、コンタクト・ホールの深さを軽減することができ
て、ビット線ＢＬ及び／ＢＬがカバレイジ不良で断線す
る事故を減少させることができる。本発明では、前記し
た各実施例の他、特許請求の範囲を逸脱しない程度に於
いて多くの改変が可能である。
まで延在させてあり、このようにすると、Ａｌのビット
線ＢＬ及び／ＢＬがコンタクトするのは第一の多結晶シ
リコン膜より上部、即ち、比較的浅い箇所となり、従っ
て、コンタクト・ホールの深さを軽減することができ
て、ビット線ＢＬ及び／ＢＬがカバレイジ不良で断線す
る事故を減少させることができる。本発明では、前記し
た各実施例の他、特許請求の範囲を逸脱しない程度に於
いて多くの改変が可能である。
【００９４】また、図１４などの要部平面図から理解で
きると思われるが、活性領域は隣接するメモリ・セルま
で含めるとリング状を成していて、図６２について説明
したような行き止まりパターンはもたないので、フィー
ルド絶縁膜を形成した際に発生するバーズ・ビークに依
って所要領域の面積が占有されて少なくなってしまうよ
うな虞はない。尚、これは、１〔μｍ〕以下のパターン
を使用する超微細素子にとっては、極めて大きな利点と
なる。
きると思われるが、活性領域は隣接するメモリ・セルま
で含めるとリング状を成していて、図６２について説明
したような行き止まりパターンはもたないので、フィー
ルド絶縁膜を形成した際に発生するバーズ・ビークに依
って所要領域の面積が占有されて少なくなってしまうよ
うな虞はない。尚、これは、１〔μｍ〕以下のパターン
を使用する超微細素子にとっては、極めて大きな利点と
なる。
【００９５】
【発明の効果】本発明に依る半導体記憶装置に於いて
は、一対の転送トランジスタは、それぞれのゲート電極
に一方向に延在する二本のワード線がそれぞれ別個に接
続され、一対のＴＦＴ負荷は、半導体基板上に形成され
た半導体膜のチャネル領域となる部分を挟んで配設され
た一対の不純物領域及び前記チャネル領域と絶縁され且
つ対向して配設された導電膜からなるゲート電極からな
り、一対のドライバ・トランジスタは、同一構造の一対
の接続領域をそれぞれ個別に介してドレインが前記ＴＦ
Ｔ負荷の一方の不純物領域と接続され且つ相手方ドライ
バ・トランジスタのゲート電極と接続されている。
は、一対の転送トランジスタは、それぞれのゲート電極
に一方向に延在する二本のワード線がそれぞれ別個に接
続され、一対のＴＦＴ負荷は、半導体基板上に形成され
た半導体膜のチャネル領域となる部分を挟んで配設され
た一対の不純物領域及び前記チャネル領域と絶縁され且
つ対向して配設された導電膜からなるゲート電極からな
り、一対のドライバ・トランジスタは、同一構造の一対
の接続領域をそれぞれ個別に介してドレインが前記ＴＦ
Ｔ負荷の一方の不純物領域と接続され且つ相手方ドライ
バ・トランジスタのゲート電極と接続されている。
【００９６】前記したところから明らかなように、本発
明では、スプリット・ワード線型式ＳＲＡＭとＴＦＴ負
荷型ＳＲＡＭとを組み合わせる簡単な構成に依って、製
造時のマスク工程を減少させて製造の容易性及び製造歩
留りを向上させることを可能にし、また、α線などの放
射線に対する耐性向上或いはバーズ・ビークの影響を排
除してコンタクト・ホールに於ける充分なコンタクト面
積の確保などに卓効を奏することができる。
明では、スプリット・ワード線型式ＳＲＡＭとＴＦＴ負
荷型ＳＲＡＭとを組み合わせる簡単な構成に依って、製
造時のマスク工程を減少させて製造の容易性及び製造歩
留りを向上させることを可能にし、また、α線などの放
射線に対する耐性向上或いはバーズ・ビークの影響を排
除してコンタクト・ホールに於ける充分なコンタクト面
積の確保などに卓効を奏することができる。
【図１】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図２】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図３】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図４】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図５】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図６】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図７】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図８】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図９】本発明一実施例を説明する為の工程要所に於け
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
るＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１０】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１１】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１２】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１３】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図である。
【図１４】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図１５】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図１６】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図１７】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図１８】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図１９】本発明一実施例を説明する為の工程要所に於
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
けるＴＦＴ負荷型ＳＲＡＭの要部平面図である。
【図２０】本発明の他の実施例を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図２１】本発明の他の実施例を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図２２】本発明の他の実施例を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図２３】本発明の他の実施例を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図２４】本発明の他の実施例を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図２５】本発明の他の実施例を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図２６】本発明の他の実施例を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図２７】本発明の他の実施例を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図２８】本発明の他の実施例を解説する為の工程要所
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
に於けるＴＦＴ負荷型ＳＲＡＭの要部切断側面図であ
る。
【図２９】本発明の更に他の実施例を解説する為の工程
要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図であ
る。
要所に於けるＴＦＴ負荷型ＳＲＡＭの要部平面図であ
る。
【図３０】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３１】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３２】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３３】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３４】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３５】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３６】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３７】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３８】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図３９】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４０】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４１】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４２】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４３】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４４】高抵抗負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図４５】図３０乃至図４４について説明した工程を経
て完成された高抵抗負荷型ＳＲＡＭの要部平面図であ
る。
て完成された高抵抗負荷型ＳＲＡＭの要部平面図であ
る。
【図４６】図３０乃至図４５について説明した高抵抗負
荷型ＳＲＡＭの要部等価回路図である。
荷型ＳＲＡＭの要部等価回路図である。
【図４７】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４８】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図４９】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図５０】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部切断側面図であ
る。
例を解説する為の工程要所に於ける要部切断側面図であ
る。
【図５１】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５２】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５３】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５４】ＴＦＴ負荷型ＳＲＡＭを製造する方法の従来
例を解説する為の工程要所に於ける要部平面図である。
例を解説する為の工程要所に於ける要部平面図である。
【図５５】図４７乃至図５３について説明したＴＦＴ負
荷型ＳＲＡＭの要部等価回路図を表している。
荷型ＳＲＡＭの要部等価回路図を表している。
【図５６】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図５７】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図５８】二重ゲート構造ＴＦＴ負荷型ＳＲＡＭを製造
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
する方法の従来例を解説する為の工程要所に於ける要部
切断側面図である。
【図５９】ＴＦＴ負荷型ＳＲＡＭの従来例を説明する為
の工程要所に於ける要部平面図である。
の工程要所に於ける要部平面図である。
【図６０】選択的熱酸化法を適用することに依って活性
領域を囲むフィールド絶縁膜を形成する場合を説明する
為の工程要所に於ける半導体装置の要部平面図である。
領域を囲むフィールド絶縁膜を形成する場合を説明する
為の工程要所に於ける半導体装置の要部平面図である。
【図６１】バーズ・ビークの張り出し長さａ及びｂの関
係を説明する為の線図である。
係を説明する為の線図である。
【図６２】工程要所に於けるＳＲＡＭの要部平面図であ
る。
る。
【図６３】従来のスプリット・ワード線型式ＳＲＡＭを
説明する為の要部平面図である。
説明する為の要部平面図である。
５１ シリコン半導体基板 ５２ フィールド絶縁膜 ５３ ゲート絶縁膜 ５３Ａ コンタクト・ホール ５４ ｎ+ −不純物領域 ５５ ゲート電極 ５６ ゲート電極 ５７ ｎ+ −ソース領域 ５８ ｎ+ −ドレイン領域 ５９ 絶縁膜 ５９Ａ コンタクト・ホール ６０ 下側ゲート電極 ６１ 下側ゲート電極 ６２ 絶縁膜 ６２Ａ コンタクト・ホール ６３ コンタクト部分 ６４ コンタクト部分 ６５ ＴＦＴのドレイン領域 ６６ ＴＦＴのソース領域 ６７ ＴＦＴのチャネル領域 ６８ ＴＦＴのドレイン領域 ６９ ＴＦＴのソース領域 ７０ ＴＦＴのチャネル領域 ７１ ＶCC供給線 ７２ 絶縁膜 ７２Ａ コンタクト・ホール ７３ 上側ゲート電極 ７４ 上側ゲート電極 ７５ 絶縁膜 ７５Ａ コンタクト・ホール ７６ 接地線 ７７ 引き出し電極 ７８ 絶縁膜 ７８Ａ ビット線コンタクト・ホール ＢＬ ビット線 ／ＢＬ ビット線 ＷＬ ワード線
フロントページの続き (56)参考文献 特開 平２−250373（ＪＰ，Ａ) 特開 平２−312271（ＪＰ，Ａ) 特開 昭62−277747（ＪＰ，Ａ) 特開 平２−271663（ＪＰ，Ａ) 特開 平３−234058（ＪＰ，Ａ) 特開 平４−123468（ＪＰ，Ａ) 特開 平４−162473（ＪＰ，Ａ) 特開 平４−181771（ＪＰ，Ａ)
Claims (7)
- 【請求項１】 一対の転送トランジスタ及び一対のドラ
イバ・トランジスタ及び一対のＴＦＴ付加を含んで構成
されたメモリ・セルを備えた半導体記憶装置であって、 前記ドライバ・トランジスタのゲート電極と各々互いに
略直交し且つ前記ドライバ・トランジスタのゲート電極
とは重ならないように配置された二本のワード線と、 それぞれのゲート電極に一方向に延在する二本のワード
線がそれぞれ別個に接続される前記転送トランジスタ
と、 半導体基板上に形成された半導体膜のチャネル領域とな
る部分を挟んで配設された一対の不純物領域及び前記チ
ャネル領域と絶縁され且つ対向して配設された導電膜か
らなるゲート電極からなる前記各ＴＦＴ負荷と、 同一構造の一対の接続領域をそれぞれ個別に介してドレ
インが前記ＴＦＴ負荷の一方の不純物領域と接続され且
つ相手方ドライバ・トランジスタのゲート電極と接続さ
れてなる前記各ドライバ・トランジスタとを有する 半導
体記憶装置。 - 【請求項２】ＴＦＴ負荷に於ける導電膜で構成されたゲ
ート電極が半導体膜に生成されているチャネル領域の上
下に絶縁膜を介して形成されてなることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項３】ＴＦＴ負荷に於ける導電膜で構成された上
側ゲート電極が下側ゲート電極に比較して充分に厚く形
成されてなることを特徴とする請求項１或いは２記載の
半導体記憶装置。 - 【請求項４】接続領域は絶縁膜を介して積層された複数
の導電膜及び各導電膜のうち少なくとも一層の導電膜を
貫通するコンタクト・ホール及び前記積層された複数の
導電膜上に絶縁膜を介して積層され且つ一部が前記コン
タクト・ホール内に在る最上層の導電膜を備えてなり、
前記最上層の導電膜は前記コンタクト・ホールで貫通さ
れた導電膜の側面に接続されていると共に前記コンタク
ト・ホールの底に表出された下地の導電膜表面に接続さ
れていることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項５】少なくとも一部が多結晶シリコン膜で構成
されワード線と同一方向に延在してドライバ・トランジ
スタにソース電位を供給する配線と、前記ソース電位を
供給する配線と同一の材料膜で構成され且つ孤立したパ
ターンをもって半導体基板に形成した不純物拡散領域と
接続されている引き出し電極と、該引き出し電極に接続
された金属からなるビット線とを備えてなることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項６】引き出し電極のパターンは一部がワード線
上まで延在し且つその近傍でビット線と接続されてなる
ことを特徴とする請求項１或いは請求項４記載の半導体
記憶装置。 - 【請求項７】ドライバ・トランジスタのソース領域或い
はドレイン領域などの不純物拡散領域に於ける周辺の一
部がフィールド絶縁膜に依って画定され且つ隣接メモリ
・セル間に跨がってリング状に形成された活性領域内に
在って行き止まりパターンをもたないことを特徴とする
請求項１記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078719A JP2539299B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
| DE69229014T DE69229014T2 (de) | 1991-03-01 | 1992-02-26 | Halbleiterspeichereinrichtung mit Dünnfilmtransistor und seine Herstellungsmethode |
| EP92400499A EP0501884B1 (en) | 1991-03-01 | 1992-02-26 | Semiconductor memory device having thin film transistor and method of producing the same |
| KR92003280A KR960011937B1 (en) | 1991-03-01 | 1992-02-29 | Semiconductor memory device having thin film transistor and fabricating method thereof |
| US08/090,640 US5391894A (en) | 1991-03-01 | 1993-07-13 | Static random access memory device having thin film transistor loads |
| US08/330,001 US5516715A (en) | 1991-03-01 | 1994-10-27 | Method of producing static random access memory device having thin film transister loads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078719A JP2539299B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274363A JPH04274363A (ja) | 1992-09-30 |
| JP2539299B2 true JP2539299B2 (ja) | 1996-10-02 |
Family
ID=13669687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3078719A Expired - Fee Related JP2539299B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2539299B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3236720B2 (ja) * | 1993-02-10 | 2001-12-10 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2892683B2 (ja) * | 1989-05-29 | 1999-05-17 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
| JPH0611047B2 (ja) * | 1986-05-26 | 1994-02-09 | 工業技術院長 | 半導体集積回路 |
| JP2825520B2 (ja) * | 1989-03-24 | 1998-11-18 | 株式会社日立製作所 | 半導体装置 |
| JPH07109863B2 (ja) * | 1989-04-13 | 1995-11-22 | 日本電気株式会社 | 能動層２層積層記憶素子 |
| JP2749689B2 (ja) * | 1990-02-09 | 1998-05-13 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPH04123468A (ja) * | 1990-09-14 | 1992-04-23 | Hitachi Ltd | スタテイツクラム型集積回路装置 |
| JPH04162473A (ja) * | 1990-10-24 | 1992-06-05 | Hitachi Ltd | 半導体記憶装置 |
| JP3009450B2 (ja) * | 1990-11-16 | 2000-02-14 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
-
1991
- 1991-03-01 JP JP3078719A patent/JP2539299B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04274363A (ja) | 1992-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6063669A (en) | Manufacturing method of semiconductor memory device having a trench gate electrode | |
| US5300814A (en) | Semiconductor device having a semiconductor substrate with reduced step between memory cells | |
| JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
| JP4074674B2 (ja) | Ｄｒａｍの製造方法 | |
| US5580811A (en) | Method for the fabrication of a semiconductor memory device having a capacitor | |
| US5583356A (en) | Connector arrangement for a semiconductor memory device | |
| US5391894A (en) | Static random access memory device having thin film transistor loads | |
| US5691937A (en) | Structure of split gate transistor for use in a non-volatile semiconductor memory and method of manufacturing such a split gate transistor | |
| JPS6155258B2 (ja) | ||
| US6121115A (en) | Methods of fabricating integrated circuit memory devices having wide and narrow channel stop layers | |
| US6777343B2 (en) | Method of forming contacts for a bit line and a storage node in a semiconductor device | |
| JPS63281457A (ja) | 半導体メモリ | |
| JPH09191088A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2745460B2 (ja) | 半導体デバイスの製造方法 | |
| JP2539299B2 (ja) | 半導体記憶装置 | |
| US5937290A (en) | Method of manufacturing semiconductor integrated circuit devices using phase shifting mask | |
| JP3355511B2 (ja) | 半導体装置の製造方法 | |
| US5217918A (en) | Method of manufacturing a highly integrated semiconductor memory device with trench capacitors and stacked capacitors | |
| JPH0513701A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2887623B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH104190A (ja) | 半導体装置及びその製造方法 | |
| JP2923699B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2539304B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3044403B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2539297B2 (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960416 |
|
| LAPS | Cancellation because of no payment of annual fees |