JPH104190A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 スルーホールを自己整合で形成する半導体装
置の構造及びその製造方法に関し、製造工程を複雑にす
ることなく、ゲート電極上に開口するスルーホールをＳ
ＡＣと同時に形成する半導体装置及びその製造方法を提
供する。 【解決手段】 半導体基板１０と、半導体基板１０上に
形成された素子領域を画定する素子分離膜１２と、素子
領域に形成された一対の拡散層２８と、一対の拡散層２
８の間の半導体基板１０上に、第１の絶縁膜１８を介し
て形成されたゲート電極２６と、ゲート電極２６の側壁
と、ゲート電極周縁から所定の距離内側までのゲート電
極上面の領域を覆うエッチングストッパ膜３６とにより
半導体装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に係り、特に、ＭＯＳトランジスタのソース／ドレ
イン拡散層上に開口されたスルーホールを、ゲート電極
に自己整合で形成する半導体装置の構造及びその製造方
法に関する。

【０００２】

【従来の技術】ＬＳＩの大規模化に伴い、素子の微細化
が追求されている。より微細な寸法のゲート、配線、ス
ルーホールを有する半導体集積回路を実現するために、
従来より、フォトリソグラフィーにおける露光波長を短
波長化して解像力を向上することが行われてきた。

【０００３】このようにして最小解像寸法を縮小する一
方で、リソグラフィー工程間の位置合わせマージンを小
さくするデバイス構造が種々検討されており、転写する
パターン寸法を縮小せずにデバイスの寸法自体を小さく
することが試みられている。このようなデバイス構造と
しては、例えば、セルフアラインコンタクト（Self-Ali
gned Contact：以下、ＳＡＣと呼ぶ）が挙げられる。

【０００４】以下に、従来のＳＡＣについて、図１６を
用いて説明する。シリコン基板１０上には、素子領域１
４、１６を画定する素子分離膜１２が形成されている。
素子領域１４、１６のシリコン基板１０上には、ゲート
酸化膜１８を介してゲート電極２６が形成されている。
ゲート電極２６は、その側壁及び上面が、シリコン窒化
膜よりなるエッチングストッパ膜３６により覆われてい
る。ゲート電極２６の両脇の素子領域１４、１６には、
ソース／ドレイン拡散層２８が形成されている。このよ
うにして、ゲート電極２６、ソース／ドレイン拡散層２
８よりなるＭＯＳトランジスタが構成されている。

【０００５】ＭＯＳトランジスタが形成されたシリコン
基板１０上には、例えばＢＰＳＧ（Boro-Phospho-Silic
ate Glass）膜よりなる層間絶縁膜３８が形成されてい
る。層間絶縁膜３８には、ソース／ドレイン拡散層２８
上に開口されたスルーホール４２、４４、４８、及びゲ
ート電極２６上に開口されたスルーホール４６が形成さ
れている。このうち、スルーホール４２、４４がいわゆ
るＳＡＣである。

【０００６】以下に、ＳＡＣによるスルーホールの形成
方法を図１７（ａ）を用いて説明する。シリコン基板１
０上に、ゲート電極２６がエッチングストッパ膜３６に
より覆われたＭＯＳトランジスタを形成した後、ＢＰＳ
Ｇ膜よりなる層間絶縁膜３８を形成する。

【０００７】次いで、ソース／ドレイン拡散層２８上に
開口すべきスルーホールのパターンを有するレジストパ
ターン４０を形成し、レジストパターン４０をマスクと
して層間絶縁膜３８をエッチングする。このとき、スル
ーホール４２、４４を形成する領域内にはエッチングス
トッパ膜３６に覆われたゲート電極２６が存在するが、
層間絶縁膜３８をエッチングする条件としてシリコン窒
化膜に対して選択比が十分に大きい条件を用いれば、エ
ッチングストッパ膜３６はほとんどエッチングされず、
ソース／ドレイン拡散層２８上までスルーホール４２、
４４を開口することができる（図１７（ａ））。

【０００８】このように、ソース／ドレイン拡散層２８
上に開口するスルーホール４２、４４はエッチングスト
ッパ膜３６の位置に整合して形成されることから、これ
らスルーホールはＳＡＣと呼ばれている。このようなＳ
ＡＣ構造を用いることにより、スルーホール４２、４４
のパターンをゲート電極２６の形成された領域に重ねて
配置することができる。また、スルーホールの開口位置
が若干ずれても、スルーホールはエッチングストッパ膜
に整合して開口できるので、位置合わせ精度も緩くする
ことができる。

【０００９】こうして、ＳＡＣを用いた高集積の半導体
装置が製造されていた。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来のＳＡＣを用いた半導体装置の製造方法では、ゲート
電極２６上に開口するスルーホール４６を、スルーホー
ル４２、４４、４８と同時に開口することができなかっ
た。従来のＳＡＣ法では、ゲート電極２６の周囲を覆う
シリコン窒化膜をエッチングストッパ膜３６として自己
整合でスルーホールを形成するため、スルーホール４
２、４４、４６、４８を同時に開口しようとすると、ソ
ース／ドレイン拡散層２８が露出するスルーホール４
２、４４、４８が開口された後も、スルーホール４６内
にはゲート電極２６を覆うエッチングストッパ膜３６が
残存してしまうからである。

【００１１】このため、ゲート電極２６上にスルーホー
ル４６を開口するためには別途エッチングストッパ膜３
６を除去する必要があり、例えば図１７（ｂ）に示すよ
うにゲート電極２６上に開口するスルーホール４６を形
成するためのリソグラフィー工程を１工程追加し、スル
ーホール４６を形成する必要があった。本発明の目的
は、製造工程を複雑にすることなく、ゲート電極上に開
口するスルーホールをＳＡＣと同時に形成できる半導体
装置及びその製造方法を提供することにある。

【００１２】

【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上に形成された素子領域を画定する
素子分離膜と、前記素子領域に形成された一対の拡散層
と、前記一対の拡散層の間の前記半導体基板上に、第１
の絶縁膜を介して形成されたゲート電極と、前記ゲート
電極の側壁と、前記ゲート電極周縁から所定の距離内側
までの前記ゲート電極上面の領域とを覆うエッチングス
トッパ膜とを有することを特徴とする半導体装置によっ
て達成される。このようにして半導体装置を構成するこ
とにより、後工程でＳＡＣ構造のスルーホールを形成で
きるとともに、エッチングストッパ膜を除去することな
くゲート電極上にスルーホールを開口することができ
る。

【００１３】また、上記の半導体装置において、前記エ
ッチングストッパ膜が形成された前記半導体基板上に形
成された絶縁膜であって、前記拡散層上に開口された第
１の開口と、前記エッチングストッパ膜が形成されてい
ない領域の前記ゲート電極上に開口された第２の開口と
が形成された第２の絶縁膜と、前記第１の開口又は前記
第２の開口を介して前記拡散層又は前記ゲート電極に接
続された配線層とを更に有することが望ましい。このよ
うにして半導体装置を構成することにより、一回のリソ
グラフィー工程のみで第１の開口と第２の開口を形成す
ることができる。これにより、従来のＳＡＣプロセスと
比較して、リソグラフィー工程を１工程削減することが
できる。

【００１４】また、上記の半導体装置において、前記エ
ッチングストッパ膜が形成されていない領域の前記ゲー
ト電極上及び前記一対の拡散層上に形成された金属シリ
サイド膜を更に有することが望ましい。このようにして
半導体装置を構成することにより、ゲート電極上又は一
対の拡散層上におけるコンタクト特性を向上することが
できる。

【００１５】また、上記の半導体装置において、前記素
子分離膜は、前記エッチングストッパ膜と同一の材料に
より構成されていることが望ましい。このようにして半
導体装置を構成することにより、スルーホールが素子分
離膜上に延在する場合にも素子分離膜がエッチングされ
ることなくスルーホールを開口できる。従って、スルー
ホールをエッチングストッパ膜及び素子分離膜に自己整
合で形成することができる。

【００１６】また、上記の半導体装置において、前記素
子分離膜及び前記エッチングストッパ膜は、シリコン窒
化膜により構成されていることが望ましい。また、第１
の方向に平行に延在する複数のワード線と、前記第１の
方向と交差する第２の方向に平行に延在する複数のビッ
ト線と、前記ワード線及び前記ビット線の各交差領域に
設けられたメモリセルとが半導体基板上に形成された半
導体装置において、前記メモリセルは、前記半導体基板
上に形成され、素子領域を画定する素子分離膜と、前記
素子領域に形成された一対の拡散層と、前記一対の拡散
層の間の前記半導体基板上に第１の絶縁膜を介して形成
され、前記ワード線を兼ねるゲート電極と、前記ゲート
電極の側壁と、前記ゲート電極周縁から所定の距離内側
までの前記ゲート電極上面の領域とを覆うエッチングス
トッパ膜とを有することを特徴とする半導体装置によっ
ても達成される。このようにして半導体装置を構成する
ことにより、後工程でＳＡＣ構造のスルーホールを開口
できるとともに、エッチングストッパ膜を除去すること
なくゲート電極上にスルーホールを開口することができ
る。

【００１７】また、上記の半導体装置において、前記素
子領域上に形成された前記ゲート電極の線幅は、前記素
子分離膜上に形成された前記ゲート電極の線幅より広い
ことが望ましい。また、上記の半導体装置において、前
記素子分離膜上に形成された前記エッチングストッパ膜
は、前記ゲート電極の全面を覆う領域を有することが望
ましい。このようにして半導体装置を構成することによ
り、その領域のゲート電極を含む広い領域に延在するス
ルーホールを開口することができる。これにより、例え
ば、スルーホール内壁を利用してキャパシタ蓄積電極を
すれば、キャパシタ面積を容易に広げることができる。

【００１８】また、半導体基板上に、素子領域を画定す
る素子分離膜を形成する素子分離工程と、前記素子分離
膜が形成された前記半導体基板上に、第１の絶縁膜を形
成する第１の絶縁膜形成工程と、前記第１の絶縁膜上に
ゲート電極を形成するゲート電極形成工程と、前記ゲー
ト電極が形成された前記半導体基板上に、前記ゲート電
極の側壁と、前記ゲート電極周縁から所定の距離内側ま
での前記ゲート電極上面の領域とを覆うエッチングスト
ッパ膜を形成するエッチングストッパ膜形成工程と、前
記エッチングストッパ膜が形成された前記半導体基板上
に、前記エッチングストッパ膜とはエッチング特性の異
なる第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記第２の絶縁膜に、前記ゲート電極が形成されていな
い領域の前記素子領域を露出する第１のスルーホール
と、前記エッチングストッパ膜が形成されていない領域
の前記ゲート電極を露出する第２のスルーホールとを同
時に開口するスルーホール開口工程とを有することを特
徴とする半導体装置の製造方法によっても達成される。
このようにして半導体装置を製造することにより、素子
領域上に開口する第１のスルーホールと、ゲート電極上
に開口する第２のスルーホールを１回のリソグラフィー
工程により形成することができる。これにより、従来の
製造プロセスと比較してリソグラフィー工程を１工程削
減することができる。

【００１９】また、上記の半導体装置の製造方法におい
て、前記エッチングストッパ膜形成工程の後に、前記エ
ッチングストッパ膜の形成されていない領域の前記ゲー
ト電極上、及び前記素子領域上に、選択的にシリサイド
膜を形成するシリサイド膜形成工程を更に有することが
望ましい。このようにして半導体装置を製造することに
より、ゲート電極上又は一対の拡散層上におけるコンタ
クト特性を向上することができる。また、エッチングス
トッパ膜がシリサイド化反応における異常反応を防止す
るように機能するので、ゲート電極とソース／ドレイン
拡散層とが短絡することを防止できる。

【００２０】また、上記の半導体装置の製造方法におい
て、前記スルーホール開口工程では、前記エッチングス
トッパ膜をエッチングストッパとして前記第２の絶縁膜
をエッチングし、前記エッチングストッパ膜に整合して
形成された前記第１のスルーホールを開口することが望
ましい。このようにして半導体装置を製造することによ
り、通常のＳＡＣ技術を第１のスルーホールの開口に用
いることができる。

【００２１】また、上記の半導体装置の製造方法におい
て、前記素子分離工程では、前記第２の絶縁膜とはエッ
チング特性が異なる物質よりなる前記素子分離膜を形成
し、前記スルーホール開口工程では、前記エッチングス
トッパ膜及び前記素子分離膜をエッチングストッパとし
て前記第２の絶縁膜をエッチングし、前記エッチングス
トッパ膜及び前記素子分離膜に整合して形成された前記
第１のスルーホールを開口することが望ましい。このよ
うにして半導体装置を製造することにより、素子分離膜
がエッチングされることなく第１のスルーホールを開口
することができる。これにより、第１のスルーホールを
素子分離膜上に延在してレイアウトできるので、半導体
装置の更なる集積化が可能となる。

【００２２】また、上記の半導体装置の製造方法におい
て、前記ゲート電極形成工程は、前記第１の絶縁膜上に
前記ゲート電極となる導電膜を形成する導電膜形成工程
と、前記導電膜上に、前記第２の絶縁膜とエッチング特
性がほぼ等しい第３の絶縁膜を形成する第３の絶縁膜形
成工程と、前記第３の絶縁膜上に、前記第２の絶縁膜と
はエッチング特性の異なる第４の絶縁膜を形成する第４
の絶縁膜形成工程と、前記第４の絶縁膜、前記第３の絶
縁膜、及び前記導電膜を同一のパターンに加工し、前記
導電膜よりなる前記ゲート電極を形成するパターニング
工程とを有し、前記エッチングストッパ膜形成工程は、
前記第３の絶縁膜を等方的にエッチングし、前記第３の
絶縁膜を水平方向に所定の距離だけ後退させる第１のエ
ッチング工程と、前記第３の絶縁膜のエッチングにより
形成された空隙が埋め込まれるように、前記第２の絶縁
膜とはエッチング特性の異なる第５の絶縁膜を堆積する
第５の絶縁膜堆積工程と、前記第４の絶縁膜及び前記第
５の絶縁膜を、前記第３の絶縁膜が露出するまで垂直方
向にエッチングする第２のエッチング工程とを有し、前
記第５の絶縁膜よりなりる前記エッチングストッパ膜を
形成することが望ましい。このようにして半導体装置を
製造することにより、ゲート電極の側壁と、ゲート電極
周縁から所定の距離内側までのゲート電極上面の領域と
を覆うエッチングストッパ膜を形成することができる。

【００２３】また、上記の半導体装置の製造方法におい
て、前記パターニング工程では、第１の線幅を有する第
１の領域と、前記第１の線幅より細い第２の線幅を有す
る第２の領域とを有する前記ゲート電極を形成し、前記
第１のエッチング工程では、前記ゲート電極の前記第２
の領域上に形成された前記第３の絶縁膜を完全に除去
し、前記第１の領域の前記ゲート電極の側壁と、前記第
１の領域の前記ゲート電極周縁から所定の距離内側まで
の前記ゲート電極上面の領域とを覆い、且つ、前記第２
の領域の前記ゲート電極の側壁及び上面を覆う前記エッ
チングストッパ膜を形成することが望ましい。このよう
にして半導体装置を製造することにより、第１の領域の
ゲート電極の側壁と、第１の領域のゲート電極の周縁か
ら所定の距離にわたるゲート電極の上面とを覆い、且
つ、第２の領域のゲート電極の側壁及び上面を覆うエッ
チングストッパ膜を形成することができる。

【００２４】また、上記の半導体装置の製造方法におい
て、前記第３の絶縁膜は、前記素子分離膜又は前記エッ
チングストッパ膜よりもエッチング速度が大きい材料に
より構成されていることが望ましい。このようにして半
導体装置を製造することにより、素子分離膜及び第４の
絶縁膜の減耗を抑えつつエッチングストッパ膜を形成す
ることができる。

【００２５】また、上記の半導体装置の製造方法におい
て、前記ゲート電極形成工程は、前記第１の絶縁膜上に
前記ゲート電極となる導電膜を形成する導電膜形成工程
と、前記導電膜上に、前記第２の絶縁膜とエッチング特
性がほぼ等しい第３の絶縁膜を堆積してパターニングす
る第３の絶縁膜形成工程と、前記第３の絶縁膜上に、前
記第２の絶縁膜とはエッチング特性の異なる第４の絶縁
膜を堆積して垂直方向にエッチングし、パターニングし
た前記第３の絶縁膜の側壁に前記第４の絶縁膜よりなる
第１のサイドウォールを形成する第１のサイドウォール
形成工程と、前記第３の絶縁膜及び前記第１のサイドウ
ォールをマスクとして前記導電膜をエッチングし、前記
導電膜よりなる前記ゲート電極を形成するパターニング
工程とを有し、前記エッチングストッパ膜形成工程は、
前記第３の絶縁膜及び前記第１のサイドウォールが形成
された前記半導体基板上に、前記第２の絶縁膜とはエッ
チング特性の異なる第５の絶縁膜を堆積して垂直方向に
エッチングし、前記ゲート電極及び前記第１のサイドウ
ォールの側壁に前記第５の絶縁膜よりなる第２のサイド
ウォールを形成する第２のサイドウォール形成工程を有
し、前記第１のサイドウォール及び前記第２のサイドウ
ォールよりなる前記エッチングストッパ膜を形成するこ
とが望ましい。このようにして半導体装置を製造するこ
とにより、ゲート電極の側壁と、ゲート電極周縁から所
定の距離内側までのゲート電極上面の領域とを覆うエッ
チングストッパ膜を第１のサイドウォール及び第２のサ
イドウォールにより形成することができる。

【００２６】また、上記の半導体装置の製造方法におい
て、前記素子分離工程では、前記第２の絶縁膜とはエッ
チング特性の異なる第６の絶縁膜を堆積してパターニン
グし、前記第６の絶縁膜よりなる素子分離膜を形成する
ことが望ましい。このようにして半導体装置を製造する
ことにより、スルーホールを開口する際に素子分離膜が
エッチングされることを防止できる。また、素子分離膜
をエッチングのマスクとして用いることもできるので、
素子分離膜に自己整合でスルーホールを開口することも
できる。

【００２７】また、上記の半導体装置の製造方法おい
て、前記素子分離膜及び前記エッチングストッパ膜はシ
リコン窒化膜であることが望ましい。また、上記の半導
体装置の製造方法において、前記第２の絶縁膜及び前記
第３の絶縁膜は、シリコン酸化膜又は不純物を含有した
シリコン酸化膜であることが望ましい。

【００２８】

【発明の実施の形態】

［第１実施形態］本発明の第１実施形態による半導体装
置及びその製造方法について図１乃至図３を用いて説明
する。図１は本実施形態による半導体装置の構造を示す
概略断面図、図２及び図３は本実施形態による半導体装
置の製造方法を示す工程断面図である。

【００２９】始めに、本実施形態による半導体装置の構
造について図１を用いて説明する。シリコン基板１０上
には、素子領域１４、１６を画定する素子分離膜１２が
形成されている。素子領域１４、１６には、ゲート酸化
膜１８を介してゲート電極２６が形成されている。ゲー
ト電極２６の両脇の素子領域１４、１６には、ソース／
ドレイン拡散層２８が形成されている。このようにし
て、ゲート電極２６、ソース／ドレイン拡散層２８より
なるＭＯＳトランジスタが形成されている。

【００３０】ＭＯＳトランジスタが形成されたシリコン
基板１０上には層間絶縁膜３８が形成されており、層間
絶縁膜３８には、ソース／ドレイン拡散層２８及びゲー
ト電極２６に達するスルーホール４２、４４、４６、４
８が形成されている。ここで、本実施形態による半導体
装置は、ゲート電極２６の側壁と、ゲート電極２６周縁
から所定の距離内側までのゲート電極２６上面の領域と
を覆うエッチングストッパ膜３６を有することに特徴が
ある。

【００３１】このようにエッチングストッパ膜３６を構
成することにより、半導体装置の製造工程を簡略化する
ことができる。次に、本実施形態による半導体装置の製
造方法について図２及び図３を用いて説明する。まず、
シリコン基板１０の主表面上に、例えば通常のＬＯＣＯ
Ｓ法により膜厚約３００ｎｍの素子分離膜１２を形成
し、素子領域１４、１６を画定する。次いで、熱酸化法
により、素子領域１４、１６に膜厚約１０ｎｍのゲート
酸化膜１８を形成する。

【００３２】続いて、膜厚約２００ｎｍのＰ（燐）を高
濃度に含んだ多結晶シリコン膜２０をＣＶＤ（化学気相
成長：Chemical Vapor Deposition）法により、膜厚約
１００ｎｍのＰＳＧ（Phospho-Silicate Glass）膜２２
をプラズマＣＶＤ法により、膜厚約２０ｎｍのシリコン
窒化膜２４を熱ＣＶＤ法により、連続して堆積する。こ
の後、通常のリソグラフィー技術とエッチング技術を用
いてシリコン窒化膜２４、ＰＳＧ膜２２、多結晶シリコ
ン膜２０を同時にパターニングする。こうして、上面が
ＰＳＧ膜２２及びシリコン窒化膜２４で覆われたゲート
電極２６を形成する。

【００３３】次いで、ゲート電極２６をマスクとして、
例えばＰイオンを加速エネルギー３０ｋｅＶ、注入量２
×１０¹³ｃｍ^-2の条件でイオン注入し、ソース／ドレイ
ン拡散層２８を形成する（図２（ａ））。続いて、ＨＦ
（弗酸）等の溶液中にシリコン基板１０を浸漬し、ＰＳ
Ｇ膜２２を等方的に約１５０ｎｍエッチングする。この
エッチングにより、ＰＳＧ膜２２のエッチングは水平方
向に進行し、シリコン窒化膜２４のオーバーハング部３
０が形成される（図２（ｂ））。

【００３４】なお、このエッチングの際にゲート電極２
６により覆われていないゲート酸化膜２８及び素子分離
膜１２の一部もエッチングされるが、プラズマＣＶＤ法
により堆積したＰＳＧ膜２２のエッチングレートは熱酸
化膜と比較して約１０倍以上速いため、エッチングによ
る格別の問題は生じない。エッチング溶液の組成を変え
たり、ＨＦベーパーを用いるなどの方法を用いれば、ゲ
ート酸化膜１８及び素子分離膜１２の膜減りを更に軽減
することも可能である。シリコン窒化膜２４は、ＨＦ溶
液ではほとんどエッチングされない。

【００３５】この後、熱酸化法によりシリコン基板１０
表面を酸化し、ゲート電極２６に覆われていない領域に
膜厚５ｎｍ程度のシリコン酸化膜３２を成長する。次い
で、熱ＣＶＤ法により、膜厚約１００ｎｍのシリコン窒
化膜３４を成長する。ＰＳＧ膜２２のエッチングによっ
て形成したオーバーハングの高さは、ＰＳＧ膜２２の厚
さで決定され、その膜厚は１００ｎｍであるので、膜厚
１００ｎｍのシリコン窒化膜３４を堆積することにより
オーバーハング部３０は完全に埋め込まれる（図２
（ｃ））。

【００３６】続いて、シリコン窒化膜３４、２４を異方
性エッチングし、ゲート電極２６の側壁を覆い、上面の
端部に約１５０ｎｍ程度乗り上げて形成されたエッチン
グストッパ膜３６を形成する。ゲート電極２６に乗り上
げるエッチングストッパ膜３６の長さは、ＰＳＧ膜２２
を等方性エッチングしたときにＰＳＧ膜２２が後退した
距離となる（図３（ａ））。

【００３７】この後、必要に応じて、ソース／ドレイン
拡散層２８に高濃度不純物層（図示せず）を形成する。
エッチングストッパ膜３６及びゲート電極２６をマスク
として、例えばＡｓ（砒素）イオンを加速エネルギー３
０ｋｅＶ、注入量４×１０¹⁵ｃｍ^-2の条件でイオン注入
する。このようにすれば、ＭＯＳトランジスタの拡散層
構造をＬＤＤ（Lightly Doped Drain）構造にすること
ができる。

【００３８】次いで、ＣＶＤ法によりシリコン酸化膜と
ＢＰＳＧ膜を連続して堆積し、リフローによりその表面
を平坦化する。こうしてシリコン酸化膜とＢＰＳＧ膜と
の積層膜よりなる層間絶縁膜３８を形成する。続いて、
通常のリソグラフィー技術により、スルーホールを開口
するためのレジストパターン４０を形成する。

【００３９】この後、レジストパターン４０をマスクと
して層間絶縁膜３８を異方性エッチングし、ソース／ド
レイン拡散層２８及びゲート電極２６を露出するスルー
ホール４２、４４、４６、４８を形成する（図３
（ｂ））。このとき、スルーホール４２、４４はゲート
電極２６上に延在して形成されるが、シリコン窒化膜よ
りなるエッチングストッパ膜３６がゲート電極２６の側
壁及び肩部を覆っているので、通常のＳＡＣ構造と同様
に自己整合でスルーホールを開口することができる。

【００４０】また、スルーホール４８は、エッチングス
トッパ膜３６を用いない従来のコンタクト構造であり、
上記のＳＡＣと同時にシリコン基板１０表面まで開口す
ることができる。また、スルーホール４６はゲート電極
２６上に開口されるが、開口部のゲート電極２６上には
エッチングストッパ膜３６は存在せず、代わりにＰＳＧ
膜２２が形成されている。従って、層間絶縁膜３８のエ
ッチングと同時に下地のＰＳＧ膜２２をエッチングする
ことができるので、他のスルーホールの開口と同時に、
ゲート電極２６を露出することができる。

【００４１】こうして、一回のリソグラフィー工程のみ
で、ＳＡＣを含む全てのスルーホールを開口することが
できる。なお、層間絶縁膜３８の下に薄いシリコン窒化
膜を形成しておけば、リソグラフィー工程での位置合わ
せズレ等によってスルーホール４２、４４、４８が素子
分離膜１２上に開口された場合にも、素子分離膜１２が
過剰にエッチングされるのを防止することができる。

【００４２】すなわち、層間絶縁膜３８のエッチングを
このシリコン窒化膜でストップし、次いでこのシリコン
窒化膜を除去することによりスルーホールを開口すれ
ば、層間絶縁膜３８の開口に必要なオーバーエッチング
を、素子分離膜１２が露出した状態で行うことがないの
で、層間絶縁膜３８のエッチングによる素子分離膜１２
の膜減りを低減することができる。

【００４３】スルーホール４６については、シリコン窒
化膜の除去後に更にＰＳＧ膜２２を除去する必要がある
が、素子分離膜１２などの熱酸化膜と比較して十分に高
いエッチング速度が得られる条件でＰＳＧ膜２２をエッ
チングすれば、リソグラフィー工程を経ずにＰＳＧ膜２
２をエッチングすることができる。このように、本実施
形態によれば、ゲート電極の側壁と、ゲート電極周縁か
ら所定の距離内側までのゲート電極上面の領域とを覆う
エッチングストッパ膜を形成するので、ＳＡＣ構造のス
ルーホールと、ゲート電極上に開口するスルーホールを
一回のリソグラフィー工程により開口することができ
る。

【００４４】これにより、従来のＳＡＣプロセスと比較
して、一回のリソグラフィー工程を減少することができ
る。なお、上記実施形態では、素子分離膜１２の膜減り
を低減する手段として、層間絶縁膜３８直下に薄いシリ
コン窒化膜を形成する例を示したが、他の方法によって
も達成することができる。例えば、エッチング特性の異
なる膜を積層して層間絶縁膜３８を形成し、各層を一層
毎にエッチングを行えば、各層のエッチングに必要なオ
ーバーエッチング量を低減することができるので、素子
分離膜１２の膜減りをも低減することができる。 ［第２実施形態］本発明の第２実施形態による半導体装
置及びその製造方法について図４及び図５を用いて説明
する。第１実施形態による半導体装置及びその製造方法
と同一の構成要素には、同一の符号を付し、説明を省略
し、又は簡略にする。

【００４５】図４は本実施形態による半導体装置の構造
を示す概略図、図５は本実施形態による半導体装置の製
造方法を説明する工程断面図である。本実施形態では、
第１実施形態による半導体装置及びその製造方法にサリ
サイドプロセスを組み合わせた半導体装置及びその製造
方法について示す。始めに、本実施形態による半導体装
置の構造について図４を用いてを説明する。

【００４６】本実施形態による半導体装置は、基本的な
構造は図１に示す第１実施形態による半導体装置とほぼ
同様であるが、エッチングストッパ膜３６の形成されて
いない領域のゲート電極２６上及びソース／ドレイン拡
散層２８上に自己整合でシリサイド膜５０が形成されて
いることに特徴がある。このように半導体装置を構成す
ることにより、ソース／ドレイン拡散層２８の拡散層抵
抗を軽減できるとともに、コンタクト特性を良好にする
ことができる。更に、エッチングストッパ膜３６が形成
されていることにより、サリサイドプロセスの信頼性を
も高めることができる。これについては後に詳述する。

【００４７】次に、本実施形態による半導体装置の製造
方法について図５を用いて説明する。まず、図２（ａ）
乃至図３（ａ）に示す第１実施形態による半導体装置の
製造方法と同様にして、ゲート電極２６の側壁と、ゲー
ト電極２６周縁から所定の距離内側までのゲート電極２
６上面の領域とを覆うエッチングストッパ膜３６を有す
るＭＯＳトランジスタを形成する。

【００４８】次いで、ＨＦ等の溶液中に浸漬し、ゲート
電極２６上のＰＳＧ膜２２、ソース／ドレイン拡散層２
８上のシリコン酸化膜３２を除去し、ゲート電極２６、
ソース／ドレイン拡散層２８の一部を表面に露出させる
（図５（ａ））。続いて、スパッタ法によりＴｉ（チタ
ン）膜を全面に堆積した後にＲＴＡ（短時間アニール：
Rapid Thermal Annealing）等の熱処理を行い、露出し
たゲート電極２６及びソース／ドレイン拡散層２８の領
域とＴｉ膜とを反応させ、チタンシリサイド膜５０を形
成する。

【００４９】この後、シリコンと接していない部分の未
反応のＴｉ膜を王水などで除去すると、ゲート電極２
６、ソース／ドレイン拡散層２８上の所定の領域にのみ
チタンシリサイド膜５０が残存される（図５（ｂ））。
次いで、図３（ｂ）に示す第１実施形態による半導体装
置の製造方法と同様にして、スルーホール４２、４４、
４６、４８が開口された層間絶縁膜３８を形成する（図
５（ｃ））。

【００５０】チタンシリサイド膜５０をこのように選択
的に形成する上記のプロセスは、サリサイドプロセスと
して広く知られた技術である。しかし、本実施形態によ
る半導体装置は、ゲート電極２６の側壁と、ゲート電極
２６周縁から所定の距離内側までのゲート電極２６上面
の領域とを覆うエッチングストッパ膜３６を有するの
で、配線の短絡が生じる確率を通常のサリサイドプロセ
スと比較して低減できる。通常のサリサイドプロセスで
は、ゲート電極の側壁のみに形成されたサイドウォール
を反応のマスクとして、ゲート電極上及びソース／ドレ
イン拡散層上に選択的にチタンシリサイド膜を形成する
が、シリサイド化反応の際の異常反応によりシリサイド
化反応が横方向に進行してしまうと、ゲート電極２６上
に形成されたシリサイド膜とソース／ドレイン拡散２８
層上に形成されたシリサイド膜とが短絡し、結果として
歩留りが低下することがあった。

【００５１】しかし、本実施形態による半導体装置の製
造方法では、ゲート電極２６の側壁から肩部に乗り上げ
るようにエッチングストッパ膜３６が形成されており、
ゲート電極２６が露出した領域とソース／ドレイン拡散
層２８との距離を十分に確保することができるので、シ
リサイド化反応が横方向に進行しにくくなる。この結
果、ゲート電極２６上のシリサイド膜とソース／ドレイ
ン拡散層２８上のシリサイド膜とが短絡する確率を大幅
に低減することができる。

【００５２】このように、本実施形態によれば、ゲート
電極の側壁と、ゲート電極周縁から所定の距離内側まで
のゲート電極上面の領域とを覆うように形成された、層
間絶縁膜とはエッチング特性の異なるエッチングストッ
パ膜を形成するので、ＳＡＣ構造のスルーホールと、ゲ
ート電極上に開口するスルーホールを一回のリソグラフ
ィー工程により開口することができる。

【００５３】また、このように形成したエッチングスト
ッパ膜を反応のマスクとして、ゲート電極上及びソース
／ドレイン拡散層上に自己整合でシリサイド膜を形成す
るので、従来のサリサイドプロセスと比較して製造歩留
りを向上することができる。なお、上記実施形態ではチ
タンサリサイドを用いた例を示したが、他の金属シリサ
イドを用いたサリサイドプロセスを適用してもよい。例
えば、タングステンシリサイド、モリブデンシリサイ
ド、コバルトシリサイド等の高融点金属シリサイドを用
いることができる。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法について図６及び図７を用いて説明
する。第１実施形態による半導体装置及びその製造方法
と同一の構成要素には、同一の符号を付し、説明を省略
し、又は簡略にする。

【００５４】図６は本実施形態による半導体装置の構造
を示す概略断面図、図７は本実施形態による半導体装置
の製造方法を示す工程断面図である。図１乃至図３に示
す第１実施形態による半導体装置及びその製造方法で
は、ゲート電極２６の側壁と、ゲート電極２６周縁から
所定の距離内側までのゲート電極２６上面の領域とを覆
うエッチングストッパ膜３６を形成することにより、Ｓ
ＡＣ４２、４４と、ゲート電極２６を露出するスルーホ
ール４６の開口を一回のリソグラフィー工程で行うこと
を可能にした。

【００５５】第１実施形態によるこのような効果を得る
ためには、図３（ａ）に示す構造を形成することが重要
なポイントとなるが、この構造を得るための製造方法は
第１実施形態による半導体装置の製造方法には限られな
い。本実施形態では、第１実施形態による半導体装置と
等価な構造を実現する半導体装置の製造方法を示す。

【００５６】始めに、本実施形態による半導体装置の構
造について図６を用いて説明する。ＭＯＳトランジスタ
のゲート電極２６上には、その端部から所定の間隔をお
いて中央部に形成されたシリコン酸化膜５２が形成され
ている。シリコン酸化膜５２の側壁には、シリコン窒化
膜よりなるサイドウォール５４が形成されている。シリ
コン酸化膜５２及びサイドウォール５４によりその上面
が覆われたゲート電極２６の側壁には、シリコン窒化膜
よりなるサイドウォール５６が形成されている。サイド
ウォール５６は、その上部がサイドウォール５４の側壁
にまで達している。

【００５７】こうして、図３（ａ）に示す第１実施形態
によるエッチングストッパ膜３６に相当する構造が、ゲ
ート電極２６の周囲に形成されたサイドウォール５４及
びサイドウォール５６により形成されている。次に、本
実施形態による半導体装置の製造方法について図７を用
いて説明する。

【００５８】まず、シリコン基板１０の主表面上に、例
えば通常のＬＯＣＯＳ法により膜厚約３００ｎｍの素子
分離膜１２を形成し、素子領域１４、１６を画定する。
次いで、熱酸化法により、素子領域１４、１６に膜厚約
１０ｎｍのゲート酸化膜１８を形成する。次いで、膜厚
約２００ｎｍのＰを高濃度に含んだ多結晶シリコン膜２
０をＣＶＤ法により、膜厚約１００ｎｍのシリコン酸化
膜５２をプラズマＣＶＤ法により堆積する。

【００５９】続いて、通常のリソグラフィー技術とエッ
チング技術を用いてシリコン酸化膜５２をパターニング
する（図７（ａ））。シリコン酸化膜５２は、後工程で
形成するゲート電極のパターンを画定するものであり、
形成するゲート電極のパターンより所定の幅だけ細いパ
ターンに加工しておく。この幅は、後工程で形成するサ
イドウォール５４の幅とほぼ等しくなるように設定す
る。

【００６０】この後、膜厚約１００ｎｍのシリコン窒化
膜を熱ＣＶＤ法により堆積し、ＲＩＥ法により垂直にエ
ッチングし、シリコン酸化膜５２の側壁にサイドウォー
ル５４を形成する（図７（ｂ））。次いで、シリコン酸
化膜５２及びサイドウォール５４をマスクとして多結晶
シリコン膜２０をパターニングし、ゲート電極２６を形
成する。このように、ゲート電極２６の線幅はシリコン
酸化膜５２及びこの側壁に形成したサイドウォール５４
の幅により決定されるので、シリコン酸化膜５２の膜厚
やパターン幅等を予め設定しておくことが望ましい。

【００６１】続いて、ゲート電極２６をマスクとして、
例えばＰイオンを加速エネルギー３０ｋｅＶ、注入量２
×１０¹³ｃｍ^-2の条件でイオン注入し、ソース／ドレイ
ン拡散層２８を形成する（図７（ｃ））。この後、膜厚
約１００ｎｍのシリコン窒化膜を熱ＣＶＤ法により堆積
し、ＲＩＥ法により垂直方向にエッチングし、ゲート電
極２６及びサイドウォール５４の側壁にサイドウォール
５６を形成する（図７（ｄ））。

【００６２】こうして、サイドウォール５４及びサイド
ウォール５６よりなるエッチングストッパ膜３６が形成
される。このように、本実施形態によれば、シリコン酸
化膜５２に自己整合でサイドウォール５４及びゲート電
極２６を形成し、ゲート電極２６及びサイドウォール５
４に自己整合でサイドウォール５６を形成するので、ゲ
ート電極２６の側壁と、ゲート電極２６周縁から所定の
距離内側までのゲート電極２６上面の領域とを覆うエッ
チングストッパ膜３６を形成することができる。 ［第４実施形態］本発明の第４実施形態による半導体装
置及びその製造方法について図８乃至図１２を用いて説
明する。第１実施形態による半導体装置及びその製造方
法と同一の構成要素には同一の符号を付して説明を省略
又は簡略にする。

【００６３】図８は本実施形態による半導体装置の構造
を示す平面図、図９は図８の半導体装置のＡ−Ａ´部の
断面を示す概略図、図１０乃至図１２は本実施形態によ
る半導体装置の製造方法を説明する工程断面図である。
本実施形態では、第１実施形態による半導体装置及びそ
の構造をＤＲＡＭ（Random Access Memory）に適用した
例について説明する。

【００６４】始めに、本実施形態による半導体装置の構
造について図８及び図９を用いて説明する。シリコン基
板１０には、素子分離膜１２により画定された素子領域
１４、１６が形成されている。素子領域１４、１６上に
は、ソース／ドレイン拡散層２６が独立に形成されてい
る。ソース／ドレイン拡散層２６間の素子領域１４上に
は、ゲート酸化膜１８を介してゲート電極２６が形成さ
れている。こうして、ゲート電極２６、ソース／ドレイ
ン拡散層２８よりなるメモリセルトランジスタが構成さ
れている。

【００６５】素子領域１４上に形成されたゲート電極２
６は、素子領域１４と直行する方向に延在して形成され
ており、複数のメモリセルトランジスタが連なるワード
線を構成している。ワード線を構成するゲート電極２６
は、その場所によって線幅が異なっており、素子領域１
４上では線幅約０．２μｍであり（この領域のゲート電
極２６を、ゲート電極２６Ｍと表す）、他の領域では約
０．１５μｍとなっている（この領域のゲート電極２６
を、ゲート電極２６ＷＬと表す）。また、周辺回路部に
おけるゲート電極２６の線幅は、約０．５μｍとなって
いる（この領域のゲート電極２６を、ゲート電極２６Ｐ
と表す）。

【００６６】ゲート電極２６には、その側壁と、周縁か
ら所定の距離内側までのゲート電極２６上面の領域とを
覆うエッチングストッパ膜３６が形成されている。ゲー
ト電極２６ＷＬは、その上面が全てエッチングストッパ
膜３６により覆われ、ゲート電極２６Ｍ、２６Ｐは、上
面の端部のみがエッチングストッパ膜３６により覆われ
ている。

【００６７】メモリセルトランジスタが形成された半導
体基板１０上には、ソース／ドレイン拡散層２８上に開
口されたスルーホール５８、６０と、ゲート電極２６Ｐ
上に開口されたスルーホール６２とを有する層間絶縁膜
６４が形成されている。スルーホール５８、６０は、エ
ッチングストッパ膜３６に自己整合で形成されている。

【００６８】スルーホール６０の内壁及びソース／ドレ
イン拡散層２８上には、キャパシタ蓄積電極６６が形成
されており、スルーホール６０の底部においてソース／
ドレイン拡散層２８と接続されている。キャパシタ蓄積
電極６６の内面及び上面にはキャパシタ誘電体膜６８が
形成されている。キャパシタ蓄積電極６６及びキャパシ
タ誘電体膜６８が形成されたスルーホール６０内と、層
間絶縁膜６４上にはキャパシタ対向電極７０が形成され
ている。こうして、キャパシタ蓄積電極６６、キャパシ
タ誘電体６８、キャパシタ対向電極７０よりなるキャパ
シタが構成されている。

【００６９】スルーホール５８内壁及びソース／ドレイ
ン拡散層２８上には、コンタクト用導電膜７２が形成さ
れており、スルーホール５８底部においてソース／ドレ
イン拡散層２８に接続されている。また、コンタクト用
導電膜７２は、キャパシタ対向電極７０上に形成された
層間絶縁膜７４を介してワード線と交差する方向に配さ
れたビット線７６にも接続されており、ソース／ドレイ
ン拡散層２８とビット線７６とを接続する役割を担って
いる。

【００７０】スルーホール６２内壁及びゲート電極２６
上には、コンタクト用導電膜７８が形成されており、ス
ルーホール６２底部においてゲート電極２６に接続され
ている。また、コンタクト用導電膜７８は、層間絶縁膜
６４上に形成されたビット線７６にも接続されており、
ゲート電極２６とビット線７６とを接続する役割を担っ
ている。

【００７１】こうして、１トランジスタ、１キャパシタ
からなるＤＲＡＭが構成されている。次に、本実施形態
による半導体装置の製造方法について図１０乃至図１２
を用いて説明する。係る製造方法により半導体装置を製
造すれば、上記の半導体装置の形成が容易になる。

【００７２】まず、シリコン基板１０の主表面上に、例
えば通常のＬＯＣＯＳ法により膜厚約３００ｎｍの素子
分離膜１２を形成し、素子領域１４、１６を画定する。
次いで、熱酸化法により、素子領域１４、１６に膜厚約
１０ｎｍのゲート酸化膜１８を形成する。次いで、ＣＶ
Ｄ法により、膜厚約１５０ｎｍの多結晶シリコン膜２
０、膜厚約１５０ｎｍのＰＳＧ膜２２、膜厚約２０ｎｍ
のシリコン窒化膜２４を連続して成膜した後、通常のリ
ソグラフィー技術とエッチング技術を用いてシリコン窒
化膜２４、ＰＳＧ膜２２、多結晶シリコン膜２０を同時
にパターニングする。こうして、上面がＰＳＧ膜２２及
びシリコン窒化膜２４で覆われたゲート電極２６を形成
する。

【００７３】ここで、ゲート電極２６ＷＬの線幅は、例
えば約０．１５μｍ、ゲート電極Ｍの線幅は、例えば約
０．２μｍ、ゲート電極２６Ｐの線幅は、例えば約０．
５μｍになるようにパターニングする。続いて、ゲート
電極２６をマスクとして、例えばＰイオンを加速エネル
ギー２０ｋｅＶ、注入量２×１０¹³ｃｍ^-2の条件でイオ
ン注入し、素子領域１４にソース／ドレイン拡散層２８
を、素子領域１６に低濃度拡散層２９を形成する。な
お、低濃度拡散層２９は、ＬＤＤ構造の周辺回路用トラ
ンジスタにおけるｎ^-層となる。

【００７４】この後、希釈ＨＦ溶液中にシリコン基板１
０を浸漬し、ＰＳＧ膜２２を等方的に約０．０８μｍエ
ッチングする。このエッチングにより、ＰＳＧ膜２２の
エッチングは水平方向に進行する。ゲート電極２６ＷＬ
直下のＰＳＧ膜２２は、その幅が約０．１５μｍである
ので、このエッチングによって全て除去される。一方、
ゲート電極２６Ｍ上及びゲート電極２６Ｐ上のＰＳＧ膜
２２は、その線幅がエッチングされる膜厚（０．０８×
２μｍ）より太いため、その一部がゲート電極２６Ｍ、
２６Ｐ上に残存する（図１０（ａ））。

【００７５】なお、図１０（ａ）では、ゲート電極２６
ＷＬ上のシリコン窒化膜２４はゲート電極２６ＷＬから
浮いた状態で描かれているが、紙面垂直方向に存在する
ゲート電極２６Ｍの領域において、残存するＰＳＧ膜２
２によって支えられている。このようにゲート電極２６
Ｐ上にＰＳＧ膜２２を残存させるのは、第１実施形態に
よる半導体装置の製造方法において示したように、後工
程でスルーホール６２を開口する際に好適だからであ
る。

【００７６】かかる観点からメモリセル領域について考
慮すると、ゲート電極２６ＷＬ、２６Ｍ上にＰＳＧ膜２
２を残存させる必要はないが、このように一部で残存さ
せる領域を残しておかないとシリコン窒化膜２４が飛散
するなどの不都合が生じる虞があるため、ＰＳＧ膜２２
を残存させる領域を形成することが望ましい。次いで、
熱ＣＶＤ法により、膜厚約１００ｎｍのシリコン窒化膜
３４を成長する。これにより、ＰＳＧ膜２２のエッチン
グによって形成されたサイドエッチ部は、シリコン窒化
膜３４によって完全に埋め込まれる（図１０（ｂ））。

【００７７】続いて、シリコン窒化膜３４、２４を異方
性エッチングし、ゲート電極２６の側壁を覆い、上面の
端部に約０．０８μｍ程度乗り上げて形成されたエッチ
ングストッパ膜３６を形成する。ゲート電極２６ＷＬ
は、エッチングストッパ膜３６により完全に覆われる。
この後、素子領域１６に、エッチングストッパ膜３６を
マスクとして、例えばＡｓイオンを加速エネルギー１５
ｋｅＶ、注入量４×１０¹⁵ｃｍ^-2の条件でイオン注入
し、低濃度拡散層２９をｎ^-層とするＬＤＤ構造を有す
るソース／ドレイン拡散層２８を形成する（図１０
（ｃ））。

【００７８】次いで、ＣＶＤ法により、膜厚約５０ｎｍ
のシリコン酸化膜と、膜厚約２μｍのＢＰＳＧ膜を連続
して堆積し、リフロー又は研磨によりその表面を平坦化
する。こうして、シリコン酸化膜とＢＰＳＧ膜との積層
膜よりなる層間絶縁膜３８を形成する。続いて、通常の
リソグラフィー技術及びエッチング技術により、層間絶
縁膜３８に、ソース／ドレイン拡散層２８上に開口され
たスルーホール５８、６０、及びゲート電極２６上に開
口されたスルーホール６２を開口する（図１１
（ａ））。

【００７９】このとき、ゲート電極２６Ｐ上にはエッチ
ングストッパ膜３６が形成されていないため、スルーホ
ール６２内には、ゲート電極２６Ｐが露出される。一
方、スルーホール５８、６０は、ゲート電極２６Ｍ、２
６ＷＬ上にまで延在しているが、この領域のゲート電極
２６Ｍ、２６ＷＬ上にはエッチングストッパ膜３６が形
成されているため、ゲート電極２６Ｍ、２６ＷＬが露出
されることはない。

【００８０】特に、ゲート電極２６ＷＬは完全にエッチ
ングストッパ膜３６により覆われているので、ゲート電
極２６ＷＬを内包する領域にスルーホール６０を開口し
てもゲート電極２６ＷＬが露出することがない。従っ
て、ゲート電極２６ＷＬ上にスルーホール６０を延在す
ることが可能であり、そのスルーホール６０内に大面積
のキャパシタを構成することができる。

【００８１】層間絶縁膜３８をエッチングする際には、
シリコン窒化膜のエッチング速度が十分に小さくなる条
件にエッチング条件を設定することが望ましい。こうす
ることにより、スルーホール５８、６０底部のエッチン
グストッパ膜３６のエッチングが効果的に抑えられ、ゲ
ート電極２６が露出せずに自己整合でスルーホール５
８、６０を開口することができる。

【００８２】この後、ＣＶＤ法により膜厚約５０ｎｍの
窒化チタン（ＴｉＮ）膜を堆積し、層間絶縁膜３８上に
形成されたＴｉＮ膜のみを研磨等により除去する。こう
して、スルーホール５８の内壁及び底部に形成されたコ
ンタクト用導電膜７２、スルーホール６０の内壁及び底
部に形成されたキャパシタ蓄積電極６６、スルーホール
６２の内壁及び底部に形成されたコンタクト用導電膜７
８を形成する。

【００８３】コンタクト用導電膜７２及びキャパシタ蓄
積電極６６は、スルーホール５８、６０底部においてソ
ース／ドレイン拡散層２８と接続され、コンタクト用導
電膜７８はスルーホール６２底部においてゲート電極２
６Ｐに接続される（図１１（ｂ））。次いで、ＣＶＤ法
により膜厚約１５０ｎｍのＴａ₂Ｏ₅膜（タンタル酸化
膜）を、ＣＶＤ法により膜厚約１００ｎｍのＴｉＮ膜
を、プラズマＣＶＤ法により膜厚約１００ｎｍのシリコ
ン酸化膜を連続して成膜し、通常のリソグラフィー技術
及びエッチング技術によりこれらの膜を同一のパターン
に加工する。

【００８４】こうして、Ｔａ₂Ｏ₅膜よりなるキャパシタ
誘電体膜６８と、ＴｉＮ膜よりなるキャパシタ対向電極
７０と、シリコン酸化膜よりなる層間絶縁膜７４を形成
する。続いて、プラズマＣＶＤ法により膜厚約１００ｎ
ｍのシリコン酸化膜を堆積した後に異方性エッチング
し、キャパシタ対向電極７０及び層間絶縁膜７４の側壁
にサイドウォール絶縁膜８０を形成する（図１２
（ａ））。

【００８５】この後、ＣＶＤ法により膜厚約１００ｎｍ
のＴｉＮ膜を堆積し、通常のリソグラフィー技術及びエ
ッチング技術によりパターニングし、ビット線７６を形
成する。ビット線７６は、コンタクト用導電膜７２を介
してソース／ドレイン拡散層２８に、コンタクト用導電
膜７８を介してゲート電極２６Ｐに接続される。このよ
うにして、１トランジスタ、１キャパシタからなるＤＲ
ＡＭを形成することができる（図１２（ｂ））。

【００８６】このように、本実施形態によれば、第１実
施形態による半導体装置及びその製造方法をＤＲＡＭの
製造方法に適用することにより、ＳＡＣ構造のスルーホ
ールと、ゲート電極上に開口するスルーホールを一回の
リソグラフィー工程により開口することができるので、
ＤＲＡＭの製造工程を簡略にしつつ容易にスルーホール
を開口することができる。

【００８７】また、ワード線を構成するゲート電極２６
の線幅を、その領域に応じて変化することにより、エッ
チングストッパ膜３６により完全に覆われたゲート電極
２６ＷＬと、その端部のみがエッチングストッパ膜３６
により覆われたゲート電極２６Ｍとを形成することがで
きる。これにより、ゲート電極２６ＷＬ上に延在するス
ルーホールを開口してもゲート電極２６ＷＬが露出する
ことはないので、ゲート電極２６Ｍ上に延在する大面積
のキャパシタを構成することができる。

【００８８】なお、上記実施形態では、ＳＡＣ構造のソ
ース／ドレイン拡散層２８上に開口するスルーホール５
８、６０と、ゲート電極２６Ｐ上に開口するスルーホー
ル６２とを形成する場合について示したが、ＳＡＣを用
いない通常のスルーホールを同時に開口することもでき
る。また、上記実施形態では第１実施形態による半導体
装置の製造方法によりエッチングストッパ膜を形成した
が、第３実施形態による半導体装置を適用してもよい。

【００８９】また、第２実施形態に示したように、サリ
サイドプロセスを追加してもよい。 ［第５実施形態］本発明の第５実施形態による半導体装
置及びその製造方法について図１３乃至図１５を用いて
説明する。第１乃至第４実施形態による半導体装置及び
その製造方法と同一の構成要素には同一の符号を付し、
説明を省略又は簡略にする。

【００９０】図１３は第１乃至第４実施形態による半導
体装置の製造方法における課題を説明する図、図１４は
本実施形態による半導体装置の構造を示す概略断面図、
図１５は本実施形態による半導体装置の製造方法を示す
工程断面図である。上記第１乃至第４実施形態による半
導体装置及びその製造方法では、素子分離膜の形成方法
として、典型的なＬＯＣＯＳ法を用いた例を示した。し
かし、ＬＯＣＯＳ法では下地のシリコン基板１０を酸化
して素子分離膜１２を形成するため、酸化膜以外の絶縁
膜を選択する余地は全くない。

【００９１】一方、層間絶縁膜３８には、一般にシリコ
ンプロセスとの整合性等がよいシリコン酸化膜や不純物
を含有するシリコン酸化膜を用いることが多いため、層
間絶縁膜３８に開口するスルーホールエッチングでは、
シリコン酸化膜や不純物を含有するシリコン酸化膜のエ
ッチング速度が大きく、シリコン窒化膜のエッチング速
度が小さいエッチング条件で行われることになる。

【００９２】このような場合にリソグラフィーの位置合
わせズレ等によって素子分離膜１２上にスルーホールが
開口されると、図１３に示すように層間絶縁膜３８のエ
ッチングの際にスルーホール４４内に露出した素子分離
膜１２までがエッチングされ、ソース／ドレイン拡散層
２８が形成されていない領域のシリコン基板１０が露出
する虞がある。

【００９３】この後、素子分離膜１２がエッチングされ
た領域にＡｌ等の配線層（図示せず）を形成すると配線
層とシリコン基板１０とがショートしてしまうため、層
間絶縁膜３８のエッチング制御をより厳密に行ったり、
露出したシリコン基板１０中に不純物イオンを注入して
コンタクトを補償したりする必要がある。素子分離膜１
２がエッチングされるこのような不都合は、例えば、第
１実施形態において示したように層間絶縁膜３８の直下
に薄いシリコン窒化膜を形成しておくことによっても解
決できるが、工程数が増加するため望ましくはない。

【００９４】本実施形態では、上記不都合を製造工程を
複雑にすることなく解決できる半導体装置及びその製造
方法を提供する。始めに、本実施形態による半導体装置
の構造を図１４を用いて説明する。本実施形態による半
導体装置は、素子分離膜１２が、シリコン酸化膜８１を
介してシリコン基板１０上に形成されたシリコン窒化膜
８２により構成されていることに特徴がある。このよう
に半導体装置を構成することにより、スルーホールのエ
ッチングの際に下地に対して選択性よくエッチングを停
止することができる。

【００９５】次に、本実施形態による半導体装置の製造
方法を図１５を用いて説明する。まず、シリコン基板１
０を熱酸化し、全面に膜厚約１５ｎｍのシリコン酸化膜
８１を成長する。次いで、ＣＶＤ法により膜厚約２００
ｎｍのシリコン窒化膜８２を堆積し、所望のパターンに
加工する。シリコン窒化膜８２は、素子分離領域に残存
させるようにパターニングする（図１５（ａ））。

【００９６】続いて、ＣＶＤ法により膜厚約１００ｎｍ
のシリコン窒化膜を堆積した後、このシリコン窒化膜を
異方性エッチングし、シリコン窒化膜８２の側壁にサイ
ドウォール窒化膜８４を形成する（図１５（ｂ））。サ
イドウォール窒化膜８４は必ずしも必要ではないが、シ
リコン窒化膜８２のエッジ部での段差を緩和するために
は形成しておくことが望ましい。

【００９７】このように形成したシリコン窒化膜８２及
びサイドウォール窒化膜８４が、素子分離膜１２を構成
する。この後、例えば、Ｂ（ボロン）イオンを加速エネ
ルギー１８０ｋｅＶ、注入量５×１０¹²ｃｍ^-2の条件で
イオン注入し、素子分離膜１２の直下にチャネルストッ
プ不純物層８６を形成する。このように形成したチャネ
ルストップ不純物層８６により、素子分離領域に構成さ
れる寄生トランジスタの閾値電圧を十分に高くすること
ができる（図１５（ｃ））。

【００９８】次いで、図２（ａ）乃至図３（ｂ）に示す
第１実施形態による半導体装置の製造方法と同様にして
素子領域１４、１６にＭＯＳトランジスタを形成し、そ
の上層にスルーホール４２、４４、４６が開口された層
間絶縁膜３８を形成する。このとき、本実施形態による
半導体装置では、素子分離膜１２がシリコン窒化膜８２
により構成されているので、素子分離膜１２がスルーホ
ール４４内に露出した場合であっても、スルーホールエ
ッチングの際に素子分離膜１２はエッチングされること
はない（図１５（ｄ））。

【００９９】従って、スルーホールエッチングの際に素
子分離膜１２直下のシリコン基板１０が露出することは
なく、後工程で形成する配線層とシリコン基板１０とが
短絡することを防止できる。このように、本実施形態に
よれば、素子分離膜を、シリコン基板上に形成したシリ
コン窒化膜により構成するので、スルーホールと素子分
離膜とがオーバーラップした場合にも、スルーホールを
開口する際に素子分離膜がエッチングされることを防止
できる。

【０１００】これにより、拡散層が形成されていない領
域のシリコン基板がスルーホール内に露出することを防
止できるので、後工程でスルーホール内に配線層が形成
された場合にも、シリコン基板と配線層との短絡を防止
することができる。また、上記の素子分離膜の製造方法
は、ＬＯＣＯＳ法とほぼ同等の製造工程数であり、トー
タルの製造工程数を増加することなく上記の効果を得る
ことができる。

【０１０１】なお、上記実施形態では、素子分離膜１２
としてシリコン窒化膜を用いたが、素子分離膜１２は、
エッチングストッパ膜３６と同一の絶縁材料で構成する
ことが望ましい。こうすることにより、スルーホール内
に素子分離膜１２が露出した場合にも、エッチングスト
ッパ膜３６及び素子分離膜１２に自己整合でスルーホー
ルを開口することができる。

【０１０２】また、本実施形態では、層間絶縁膜３８を
シリコン酸化膜により形成する場合について示したが、
シリコン酸化膜とのエッチング選択性が高い他の絶縁材
料を用いて層間絶縁膜３８を構成することが可能であれ
ば、素子分離膜１２としてＬＯＣＯＳ法により形成した
酸化膜を用いることができる。この場合、エッチングス
トッパ膜３６をシリコン酸化膜により構成すれば、素子
分離膜１２及びエッチングストッパ膜３６をマスクとし
て層間絶縁膜３８にスルーホールを自己整合で開口する
ことができる。

【０１０３】

【発明の効果】以上の通り、本発明によれば、半導体基
板と、半導体基板上に形成された素子領域を画定する素
子分離膜と、素子領域に形成された一対の拡散層と、一
対の拡散層の間の半導体基板上に、第１の絶縁膜を介し
て形成されたゲート電極と、ゲート電極の側壁と、ゲー
ト電極周縁から所定の距離内側までのゲート電極上面の
領域とを覆うエッチングストッパ膜とにより半導体装置
を構成することにより、後工程でＳＡＣ構造のスルーホ
ールを開口できるとともに、エッチングストッパ膜を除
去することなくゲート電極上にスルーホールを開口する
ことができる。

【０１０４】また、上記の半導体装置において、拡散層
上に開口された第１の開口と、エッチングストッパ膜が
形成されていない領域のゲート電極上に開口された第２
の開口とが形成された第２の絶縁膜と、第１の開口又は
第２の開口を介して拡散層又はゲート電極に接続された
配線層とを設ける場合には、一回のリソグラフィー工程
のみで第１の開口と第２の開口を形成することができ
る。これにより、従来のＳＡＣプロセスと比較して、リ
ソグラフィー工程を１工程削減することができる。

【０１０５】また、上記の半導体装置において、エッチ
ングストッパ膜が形成されていない領域のゲート電極上
及び一対の拡散層上に形成された金属シリサイド膜を設
ければ、ゲート電極上又は一対の拡散層上におけるコン
タクト特性を向上することができる。また、上記の半導
体装置において、素子分離膜を、エッチングストッパ膜
と同一の材料により構成すれば、スルーホールが素子分
離膜上に延在する場合にも、素子分離膜がエッチングさ
れることなくスルーホールを開口することができる。従
って、スルーホールをエッチングストッパ膜及び素子分
離膜に自己整合で形成することができる。

【０１０６】また、上記の半導体装置において、素子分
離膜及びエッチングストッパ膜としては、シリコン窒化
膜を適用することができる。また、第１の方向に平行に
延在する複数のワード線と、第１の方向と交差する第２
の方向に平行に延在する複数のビット線と、ワード線及
びビット線の各交差領域に設けられたメモリセルとが半
導体基板上に形成された半導体装置において、メモリセ
ルを、半導体基板上に形成され、素子領域を画定する素
子分離膜と、素子領域に形成された一対の拡散層と、一
対の拡散層の間の半導体基板上に第１の絶縁膜を介して
形成され、ワード線を兼ねるゲート電極と、ゲート電極
の側壁と、ゲート電極周縁から所定の距離内側までのゲ
ート電極上面の領域とを覆うエッチングストッパ膜とに
より半導体装置を構成することにより、後工程でＳＡＣ
構造のスルーホールを開口できるとともに、エッチング
ストッパ膜を除去することなくゲート電極上にスルーホ
ールを開口することができる。

【０１０７】また、上記の半導体装置において、素子領
域上に形成されたゲート電極の線幅を、素子分離膜上に
形成されたゲート電極の線幅より広くすることができ
る。また、上記の半導体装置において、素子分離膜上に
形成されたエッチングストッパ膜に、ゲート電極の全面
を覆う領域を設ければ、その領域のゲート電極を含む広
い領域に延在するスルーホールを開口することができ
る。これにより、例えば、スルーホール内壁を利用して
キャパシタ蓄積電極をすれば、キャパシタ面積を容易に
広げることができる。

【０１０８】また、半導体基板上に、素子領域を画定す
る素子分離膜を形成する素子分離工程と、素子分離膜が
形成された半導体基板上に、第１の絶縁膜を形成する第
１の絶縁膜形成工程と、第１の絶縁膜上にゲート電極を
形成するゲート電極形成工程と、ゲート電極が形成され
た半導体基板上に、ゲート電極の側壁と、ゲート電極周
縁から所定の距離内側までのゲート電極上面の領域とを
覆うエッチングストッパ膜を形成するエッチングストッ
パ膜形成工程と、エッチングストッパ膜が形成された半
導体基板上に、エッチングストッパ膜とはエッチング特
性の異なる第２の絶縁膜を形成する第２の絶縁膜形成工
程と、第２の絶縁膜に、ゲート電極が形成されていない
領域の素子領域を露出する第１のスルーホールと、エッ
チングストッパ膜が形成されていない領域のゲート電極
を露出する第２のスルーホールとを同時に開口するスル
ーホール開口工程とにより半導体装置を製造することに
より、素子領域上に開口する第１のスルーホールと、ゲ
ート電極上に開口する第２のスルーホールを１回のリソ
グラフィー工程により開口することができる。これによ
り、従来の製造プロセスと比較して、リソグラフィー工
程を１工程削減することができる。

【０１０９】また、エッチングストッパ膜形成工程の後
に、エッチングストッパ膜の形成されていない領域のゲ
ート電極上、及び素子領域上に、選択的にシリサイド膜
を形成するシリサイド膜形成工程を行えば、ゲート電極
上又は一対の拡散層上におけるコンタクト特性を向上す
ることができる。また、エッチングストッパ膜がシリサ
イド化反応における異常反応を防止するように機能する
ので、ゲート電極とソース／ドレイン拡散層とが短絡す
ることを防止できる。

【０１１０】また、スルーホール開口工程において、エ
ッチングストッパ膜をエッチングストッパとして第２の
絶縁膜をエッチングし、エッチングストッパ膜に整合し
て形成された第１のスルーホールを開口すれば、通常の
ＳＡＣ技術を第１のスルーホールの開口に用いることが
できる。また、素子分離工程において、第２の絶縁膜と
はエッチング特性が異なる物質よりなる素子分離膜を形
成し、スルーホール開口工程において、エッチングスト
ッパ膜及び素子分離膜をエッチングストッパとして第２
の絶縁膜をエッチングし、エッチングストッパ膜及び素
子分離膜に整合して形成された第１のスルーホールを開
口すれば、素子分離膜がエッチングされることなく第１
のスルーホールを開口することができる。これにより、
第１のスルーホールを素子分離膜上に延在してレイアウ
トできるので、半導体装置の更なる集積化が可能とな
る。

【０１１１】また、ゲート電極形成工程を、第１の絶縁
膜上にゲート電極となる導電膜を形成する導電膜形成工
程と、導電膜上に、第２の絶縁膜とエッチング特性がほ
ぼ等しい第３の絶縁膜を形成する第３の絶縁膜形成工程
と、第３の絶縁膜上に、第２の絶縁膜とはエッチング特
性の異なる第４の絶縁膜を形成する第４の絶縁膜形成工
程と、第４の絶縁膜、第３の絶縁膜、及び導電膜を同一
のパターンに加工し、導電膜よりなるゲート電極を形成
するパターニング工程とにより構成し、エッチングスト
ッパ膜形成工程を、第３の絶縁膜を等方的にエッチング
し、第３の絶縁膜を水平方向に所定の距離だけ後退させ
る第１のエッチング工程と、第３の絶縁膜のエッチング
により形成された空隙が埋め込まれるように、第２の絶
縁膜とはエッチング特性の異なる第５の絶縁膜を堆積す
る第５の絶縁膜堆積工程と、第４の絶縁膜及び第５の絶
縁膜を、第３の絶縁膜が露出するまで垂直方向にエッチ
ングする第２のエッチング工程とにより構成すれば、ゲ
ート電極の側壁と、ゲート電極周縁から所定の距離内側
までのゲート電極上面の領域とを覆うエッチングストッ
パ膜を形成することができる。

【０１１２】また、パターニング工程において、第１の
線幅を有する第１の領域と、第１の線幅より細い第２の
線幅を有する第２の領域とを有するゲート電極を形成
し、第１のエッチング工程において、ゲート電極の第２
の領域上に形成された第３の絶縁膜を完全に除去すれ
ば、第１の領域のゲート電極の側壁と、第１の領域のゲ
ート電極周縁から所定の距離内側までのゲート電極上面
の領域とを覆い、且つ、第２の領域のゲート電極の側壁
及び上面を覆うエッチングストッパ膜を形成することが
できる。

【０１１３】また、上記の半導体記憶装置の製造方法に
おいて、素子分離膜又はエッチングストッパ膜よりもエ
ッチング速度が大きい材料により第３の絶縁膜を構成す
れば、素子分離膜及び第４の絶縁膜の減耗を抑えつつエ
ッチングストッパ膜を形成することができる。また、上
記の半導体装置の製造方法において、ゲート電極形成工
程を、第１の絶縁膜上にゲート電極となる導電膜を形成
する導電膜形成工程と、導電膜上に、第２の絶縁膜とエ
ッチング特性がほぼ等しい第３の絶縁膜を堆積してパタ
ーニングする第３の絶縁膜形成工程と、第３の絶縁膜上
に、第２の絶縁膜とはエッチング特性の異なる第４の絶
縁膜を堆積して垂直方向にエッチングし、パターニング
した第３の絶縁膜の側壁に第４の絶縁膜よりなる第１の
サイドウォールを形成する第１のサイドウォール形成工
程と、第３の絶縁膜及び第１のサイドウォールをマスク
として導電膜をエッチングし、導電膜よりなるゲート電
極を形成するパターニング工程とにより構成し、エッチ
ングストッパ膜形成工程を、第３の絶縁膜及び第１のサ
イドウォールが形成された半導体基板上に、第２の絶縁
膜とはエッチング特性の異なる第５の絶縁膜を堆積して
垂直方向にエッチングし、ゲート電極及び第１のサイド
ウォールの側壁に第５の絶縁膜よりなる第２のサイドウ
ォールを形成する第２のサイドウォール形成工程をによ
り構成すれば、ゲート電極の側壁と、ゲート電極周縁か
ら所定の距離内側までのゲート電極上面の領域とを覆う
エッチングストッパ膜を第１のサイドウォール及び第２
のサイドウォールにより形成することができる。

【０１１４】また、素子分離工程において、第２の絶縁
膜とはエッチング特性の異なる第６の絶縁膜を堆積して
パターニングし、第６の絶縁膜よりなる素子分離膜を形
成すれば、スルーホールを開口する際に素子分離膜がエ
ッチングされることを防止できる。また、素子分離膜を
エッチングのマスクとして用いることもできるので、素
子分離膜に自己整合でスルーホールを開口することもで
きる。

【０１１５】また、上記の半導体装置の製造方法おい
て、素子分離膜及びエッチングストッパ膜にはシリコン
窒化膜を適用することができる。また、上記の半導体装
置の製造方法において、第２の絶縁膜及び第３の絶縁膜
には、シリコン酸化膜又は不純物を含有したシリコン酸
化膜を適用することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置の構造
を示す概略断面図である。

【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図４】本発明の第２実施形態による半導体装置の構造
を示す概略断面図である。

【図５】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図６】本発明の第３実施形態による半導体装置の構造
を示す概略断面図である。

【図７】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図である。

【図８】本発明の第４実施形態による半導体装置の構造
を示す平面図である。

【図９】図８に示す本発明の第４実施形態による半導体
装置のＡ−Ａ´部の断面を示す概略図である。

【図１０】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。

【図１１】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。

【図１２】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。

【図１３】第１乃至第４実施形態による半導体装置の製
造方法の課題を説明する図である。

【図１４】本発明の第５実施形態による半導体装置の構
造を示す概略断面図である。

【図１５】本発明の第５実施形態による半導体装置の製
造方法を示す工程断面図である。

【図１６】従来の半導体装置の構造を示す概略断面図で
ある。

【図１７】従来の半導体装置の製造方法を示す工程断面
図である。

【符号の説明】

１０…シリコン基板 １２…素子分離膜 １４…素子領域 １６…素子領域 １８…ゲート酸化膜 ２０…多結晶シリコン膜 ２２…ＰＳＧ膜 ２４…シリコン窒化膜 ２６…ゲート電極 ２８…ソース／ドレイン拡散層 ２９…低濃度拡散層 ３０…オーバーハング部 ３２…シリコン酸化膜 ３４…シリコン窒化膜 ３６…エッチングストッパ膜 ３８…層間絶縁膜 ４０…レジストパターン ４２…スルーホール ４４…スルーホール ４６…スルーホール ４８…スルーホール ５０…チタンシリサイド膜 ５２…シリコン酸化膜 ５４…サイドウォール ５６…サイドウォール ５８…スルーホール ６０…スルーホール ６２…スルーホール ６４…層間絶縁膜 ６６…キャパシタ蓄積電極 ６８…キャパシタ誘電体膜 ７０…キャパシタ対向電極 ７２…コンタクト用導電膜 ７４…層間絶縁膜 ７６…ビット線 ７８…コンタクト用導電膜 ８０…サイドウォール絶縁膜 ８１…シリコン酸化膜 ８２…シリコン窒化膜 ８４…サイドウォール窒化膜 ８６…チャネルストップ不純物層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６２１Ｃ 21/8242 29/78 ３０１Ｇ 21/336 ３０１Ｌ

Claims (19)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成された素子領域を画定する素子
   分離膜と、 前記素子領域に形成された一対の拡散層と、 前記一対の拡散層の間の前記半導体基板上に、第１の絶
   縁膜を介して形成されたゲート電極と、 前記ゲート電極の側壁と、前記ゲート電極周縁から所定
   の距離内側までの前記ゲート電極上面の領域とを覆うエ
   ッチングストッパ膜とを有することを特徴とする半導体
   装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記エッチングストッパ膜が形成された前記半導体基板
   上に形成された絶縁膜であって、前記拡散層上に開口さ
   れた第１の開口と、前記エッチングストッパ膜が形成さ
   れていない領域の前記ゲート電極上に開口された第２の
   開口とが形成された第２の絶縁膜と、 前記第１の開口又は前記第２の開口を介して前記拡散層
   又は前記ゲート電極に接続された配線層とを更に有する
   ことを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 前記エッチングストッパ膜が形成されていない領域の前
   記ゲート電極上及び前記一対の拡散層上に形成された金
   属シリサイド膜を更に有することを特徴とする半導体装
   置。
4. 【請求項４】 請求項１乃至３のいずれかに記載の半導
   体装置において、 前記素子分離膜は、前記エッチングストッパ膜と同一の
   材料により構成されていることを特徴とする半導体装
   置。
5. 【請求項５】 請求項４記載の半導体装置において、 前記素子分離膜及び前記エッチングストッパ膜は、シリ
   コン窒化膜により構成されていることを特徴とする半導
   体装置。
6. 【請求項６】 第１の方向に平行に延在する複数のワー
   ド線と、前記第１の方向と交差する第２の方向に平行に
   延在する複数のビット線と、前記ワード線及び前記ビッ
   ト線の各交差領域に設けられたメモリセルとが半導体基
   板上に形成された半導体装置において、 前記メモリセルは、 前記半導体基板上に形成され、素子領域を画定する素子
   分離膜と、 前記素子領域に形成された一対の拡散層と、 前記一対の拡散層の間の前記半導体基板上に第１の絶縁
   膜を介して形成され、前記ワード線を兼ねるゲート電極
   と、 前記ゲート電極の側壁と、前記ゲート電極周縁から所定
   の距離内側までの前記ゲート電極上面の領域とを覆うエ
   ッチングストッパ膜とを有することを特徴とする半導体
   装置。
7. 【請求項７】 請求項６記載の半導体装置において、 前記素子領域上に形成された前記ゲート電極の線幅は、
   前記素子分離膜上に形成された前記ゲート電極の線幅よ
   り広いことを特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項６又は７記載の半導体装置におい
   て、 前記素子分離膜上に形成された前記エッチングストッパ
   膜は、前記ゲート電極の全面を覆う領域を有することを
   特徴とする半導体装置。
9. 【請求項９】 半導体基板上に、素子領域を画定する素
   子分離膜を形成する素子分離工程と、 前記素子分離膜が形成された前記半導体基板上に、第１
   の絶縁膜を形成する第１の絶縁膜形成工程と、 前記第１の絶縁膜上にゲート電極を形成するゲート電極
   形成工程と、 前記ゲート電極が形成された前記半導体基板上に、前記
   ゲート電極の側壁と、前記ゲート電極周縁から所定の距
   離内側までの前記ゲート電極上面の領域とを覆うエッチ
   ングストッパ膜を形成するエッチングストッパ膜形成工
   程と、 前記エッチングストッパ膜が形成された前記半導体基板
   上に、前記エッチングストッパ膜とはエッチング特性の
   異なる第２の絶縁膜を形成する第２の絶縁膜形成工程
   と、 前記第２の絶縁膜に、前記ゲート電極が形成されていな
   い領域の前記素子領域を露出する第１のスルーホール
   と、前記エッチングストッパ膜が形成されていない領域
   の前記ゲート電極を露出する第２のスルーホールとを同
   時に開口するスルーホール開口工程とを有することを特
   徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    において、 前記エッチングストッパ膜形成工程の後に、前記エッチ
    ングストッパ膜の形成されていない領域の前記ゲート電
    極上、及び前記素子領域上に、選択的にシリサイド膜を
    形成するシリサイド膜形成工程を更に有することを特徴
    とする半導体装置の製造方法。
11. 【請求項１１】 請求項９又は１０記載の半導体装置の
    製造方法において、 前記スルーホール開口工程では、前記エッチングストッ
    パ膜をエッチングストッパとして前記第２の絶縁膜をエ
    ッチングし、前記エッチングストッパ膜に整合して形成
    された前記第１のスルーホールを開口することを特徴と
    する半導体装置の製造方法。
12. 【請求項１２】 請求項９又は１０記載の半導体装置の
    製造方法において、 前記素子分離工程では、前記第２の絶縁膜とはエッチン
    グ特性が異なる物質よりなる前記素子分離膜を形成し、 前記スルーホール開口工程では、前記エッチングストッ
    パ膜及び前記素子分離膜をエッチングストッパとして前
    記第２の絶縁膜をエッチングし、前記エッチングストッ
    パ膜及び前記素子分離膜に整合して形成された前記第１
    のスルーホールを開口することを特徴とする半導体装置
    の製造方法。
13. 【請求項１３】 請求項９乃至１２のいずれかに記載の
    半導体装置の製造方法において、 前記ゲート電極形成工程は、 前記第１の絶縁膜上に前記ゲート電極となる導電膜を形
    成する導電膜形成工程と、 前記導電膜上に、前記第２の絶縁膜とエッチング特性が
    ほぼ等しい第３の絶縁膜を形成する第３の絶縁膜形成工
    程と、 前記第３の絶縁膜上に、前記第２の絶縁膜とはエッチン
    グ特性の異なる第４の絶縁膜を形成する第４の絶縁膜形
    成工程と、 前記第４の絶縁膜、前記第３の絶縁膜、及び前記導電膜
    を同一のパターンに加工し、前記導電膜よりなる前記ゲ
    ート電極を形成するパターニング工程とを有し、 前記エッチングストッパ膜形成工程は、 前記第３の絶縁膜を等方的にエッチングし、前記第３の
    絶縁膜を水平方向に所定の距離だけ後退させる第１のエ
    ッチング工程と、 前記第３の絶縁膜のエッチングにより形成された空隙が
    埋め込まれるように、前記第２の絶縁膜とはエッチング
    特性の異なる第５の絶縁膜を堆積する第５の絶縁膜堆積
    工程と、 前記第４の絶縁膜及び前記第５の絶縁膜を、前記第３の
    絶縁膜が露出するまで垂直方向にエッチングする第２の
    エッチング工程とを有し、 前記第５の絶縁膜よりなりる前記エッチングストッパ膜
    を形成することを特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、 前記パターニング工程では、第１の線幅を有する第１の
    領域と、前記第１の線幅より細い第２の線幅を有する第
    ２の領域とを有する前記ゲート電極を形成し、 前記第１のエッチング工程では、前記ゲート電極の前記
    第２の領域上に形成された前記第３の絶縁膜を完全に除
    去し、 前記第１の領域の前記ゲート電極の側壁と、前記第１の
    領域の前記ゲート電極周縁から所定の距離内側までの前
    記ゲート電極上面の領域とを覆い、且つ、前記第２の領
    域の前記ゲート電極の側壁及び上面を覆う前記エッチン
    グストッパ膜を形成することを特徴とする半導体装置の
    製造方法。
15. 【請求項１５】 請求項１３又は１４記載の半導体装置
    の製造方法において、 前記第３の絶縁膜は、前記素子分離膜又は前記エッチン
    グストッパ膜よりもエッチング速度が大きい材料により
    構成されていることを特徴とする半導体装置の製造方
    法。
16. 【請求項１６】 請求項９乃至１２のいずれかに記載の
    半導体装置の製造方法において、 前記ゲート電極形成工程は、 前記第１の絶縁膜上に前記ゲート電極となる導電膜を形
    成する導電膜形成工程と、 前記導電膜上に、前記第２の絶縁膜とエッチング特性が
    ほぼ等しい第３の絶縁膜を堆積してパターニングする第
    ３の絶縁膜形成工程と、 前記第３の絶縁膜上に、前記第２の絶縁膜とはエッチン
    グ特性の異なる第４の絶縁膜を堆積して垂直方向にエッ
    チングし、パターニングした前記第３の絶縁膜の側壁に
    前記第４の絶縁膜よりなる第１のサイドウォールを形成
    する第１のサイドウォール形成工程と、 前記第３の絶縁膜及び前記第１のサイドウォールをマス
    クとして前記導電膜をエッチングし、前記導電膜よりな
    る前記ゲート電極を形成するパターニング工程とを有
    し、 前記エッチングストッパ膜形成工程は、 前記第３の絶縁膜及び前記第１のサイドウォールが形成
    された前記半導体基板上に、前記第２の絶縁膜とはエッ
    チング特性の異なる第５の絶縁膜を堆積して垂直方向に
    エッチングし、前記ゲート電極及び前記第１のサイドウ
    ォールの側壁に前記第５の絶縁膜よりなる第２のサイド
    ウォールを形成する第２のサイドウォール形成工程を有
    し、 前記第１のサイドウォール及び前記第２のサイドウォー
    ルよりなる前記エッチングストッパ膜を形成することを
    特徴とする半導体装置の製造方法。
17. 【請求項１７】 請求項９乃至１６のいずれかに記載の
    半導体装置の製造方法において、 前記素子分離工程では、前記第２の絶縁膜とはエッチン
    グ特性の異なる第６の絶縁膜を堆積してパターニング
    し、前記第６の絶縁膜よりなる素子分離膜を形成するこ
    とを特徴とする半導体装置の製造方法。
18. 【請求項１８】 請求項９乃至１７のいずれかに記載の
    半導体装置の製造方法おいて、 前記素子分離膜及び前記エッチングストッパ膜はシリコ
    ン窒化膜であることを特徴とする半導体装置の製造方
    法。
19. 【請求項１９】 請求項１８記載の半導体装置の製造方
    法において、 前記第２の絶縁膜及び前記第３の絶縁膜は、シリコン酸
    化膜又は不純物を含有したシリコン酸化膜であることを
    特徴とする半導体装置の製造方法。