JPH1070191A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 配線層と拡散層のコンタクト抵抗を低減し、
制御性に優れた微細なトランジスタを有する半導体装置
及びこの製造方法を提供する。 【解決手段】 半導体基板１００上に形成されたゲート
絶縁膜１上に、上部に絶縁膜４が積層されたゲート電極
２を形成する。ゲート電極２の側壁に側壁絶縁膜６を形
成し、ゲート電極２と側壁絶縁膜６とを覆うように絶縁
層７を形成する。拡散層９を形成した後、全面に形成さ
れた層間絶縁膜１０と絶縁層７とを選択的にエッチング
してゲート電極に自己整合的にゲート絶縁膜１を露出す
る開口部１２を形成する。この開口部底部のゲート絶縁
膜１を除去して半導体基板１００の表面と接続された配
線層１３を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＳＡＣ（Self-A
ligned Contact）法により形成された高集積な半導体装
置とその製造方法に関し、特に微細なＭＯＳ（metal ox
ide semiconductor ）トランジスタを有するＤＲＡＭな
どの半導体装置とその製造方法に関する。

【０００２】

【従来の技術】１つのＭＯＳトランジスタと１つのキャ
パシタとによりメモリセルを構成するＤＲＡＭ（Dynami
c Random Access Memory）に代表される高集積半導体装
置においては、最小加工寸法を微細化することにより、
集積度を上げてきた。しかし、さらなる高集積化のため
に、パターニング間の合わせ精度に影響を受けずに微細
な素子を形成することを可能とする技術として、さまざ
まな自己整合技術（self-align technology ）が開発さ
れてきた。

【０００３】例えば、ＭＯＳトランジスタのソースまた
はドレイン拡散層と配線層（wiringlayer）とを接続す
るコンタクトホールを、ゲート電極に自己整合的に形成
する方法を、図２８（ａ）〜（ｄ）を用いて説明する。

【０００４】半導体基板１００上に、ゲート絶縁膜１
と、例えば多結晶シリコン膜等のゲート電極材料２、酸
化膜３、窒化膜等の絶縁膜４を形成する。この後、例え
ばリソグラフィー法とＲＩＥ（Reactive Ion Etching）
等の異方性エッチング技術を用いて、絶縁膜４と酸化膜
３とゲート電極材料２をエッチングして、ゲート電極を
形成する。さらに、例えば熱酸化等により後酸化膜３’
を形成し、例えばイオン注入法によりヒ素等の不純物を
基板１００に添加して、ソースまたはドレイン拡散層８
を形成する。図２８（ａ）は、この段階における半導体
装置の断面を示す。

【０００５】次に、図２８（ｂ）に示されるように、加
工されたゲート電極を覆うように、例えば窒化膜等の絶
縁膜６を堆積する。

【０００６】この後、例えばＲＩＥ等の異方性エッチン
グ技術を用いて、絶縁膜６およびゲート酸化膜１をエッ
チングして基板１００を露出し、ゲート電極２および絶
縁膜４の側壁に絶縁膜６を残存させる。さらに、例えば
イオン注入法によりヒ素等の不純物を基板１００に添加
して、ソースまたはドレイン拡散層９を形成する。図２
８（ｃ）は、この段階における半導体装置の断面を示
す。ここで、拡散層８，９により構成される形状のソー
スまたはドレイン構造は、一般にＬＤＤ構造と呼ばれ、
トランジスタの信頼性を向上させる目的で形成される。

【０００７】さらに、層間絶縁膜１０を堆積する。次
に、レジスト膜１１を塗布し、このレジスト膜１１にコ
ンタクトホール領域を含みかつゲート電極２にオーバー
ラップするような開口を形成する。例えばＲＩＥ等の異
方性エッチング技術により、このレジスト膜１１をマス
クとして層間絶縁膜１０をエッチングして基板１００を
露出し、コンタクトホール１２を形成する。図２８
（ｄ）は、この段階における半導体装置の断面を示す。

【０００８】この後、レジスト膜１１を除去し、導電性
材料を堆積し、拡散層８、９に接続する配線層を形成す
る。

【０００９】ここで、コンタクトホール１２を形成する
際、層間絶縁膜１０のエッチング速度が絶縁膜４，６の
エッチング速度よりも早くなるようにエッチング条件を
設定することにより、図２８（ｄ）に示すように、コン
タクトホール１２のパターンがゲート電極２にオーバー
ラップしている場合にも、これらの絶縁膜４、６がエッ
チングされることを防止することができる。このため、
ゲート電極２が絶縁膜４、６により覆われた構造とな
り、図示せぬ配線層とゲート電極２との短絡を防止する
ことが可能となる。このように、コンタクトホール１２
のパターンとゲート電極２のパターンの合わせ精度に関
係なく、配線層とゲート電極２との短絡を防止する技術
を自己整合技術という。

【００１０】しかし、図２８（ｄ）に示すように、高密
度の半導体装置では、コンタクトホール１２が隣合うゲ
ート電極の間の領域に形成されている。このため、近年
の半導体装置の高集積化に伴い、ゲート電極間の距離が
接近することにより、コンタクトホールの面積を確保す
ることが困難となり、コンタクト抵抗値が増大するとい
う問題がある。

【００１１】これに対して、コンタクト抵抗値を低減す
るために、側壁絶縁膜６の膜厚を薄くする方法がある。
しかし、従来の製造方法では、側壁絶縁膜６をマスクと
して拡散層９を形成するためのイオン注入を行うため
に、側壁絶縁膜６の膜厚を薄くすると、図２９に示すよ
うに、拡散層９がゲート電極２の下方に深く拡散して、
トランジスタの実効チャネル長Ｌが短縮されてしまう。
このため、トランジスタ動作の制御が困難になる等の問
題が発生する。

【００１２】

【発明が解決しようとする課題】このように、従来、ゲ
ート電極と自己整合的にコンタクトホールを形成する際
に、半導体装置の高集積化に伴いコンタクトホールの面
積を確保することが困難となり、コンタクト抵抗が増大
するという問題がある。また、このようなコンタクト抵
抗の増大を抑制するために、この側壁絶縁膜の膜厚を薄
くした場合には、この側壁絶縁膜をマスクとして形成さ
れるソースまたはドレイン拡散層がゲート長方向に深く
拡散して実効ゲート長が短くなり、トランジスタの制御
性が劣化するという問題がある。

【００１３】この発明は上記実情に鑑みてなされたもの
であり、ゲート電極に自己整合的に形成されたコンタク
トホールの面積を確保することにより、配線層と拡散層
のコンタクト抵抗を低減することが可能で、制御性に優
れた微細なトランジスタを有する高集積な半導体装置、
及びこの製造方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】この発明に係る第１の半
導体装置の製造方法においては、半導体基板上に形成さ
れたゲート絶縁膜上に、上部に第１の絶縁膜が積層され
たゲート電極を形成する工程と、このゲート電極をマス
クとして前記半導体基板に第１の拡散層を形成する工程
と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程
と、前記側壁絶縁膜を覆うように、第２の絶縁膜を形成
する工程と、前記側壁絶縁膜上の第２の絶縁膜をマスク
としてイオン注入を行い、前記半導体基板に第２の拡散
層を形成する工程と、前記半導体基板の上に層間絶縁膜
を形成する工程と、前記層間絶縁膜および前記第２の絶
縁膜を選択的にエッチングして前記ゲート電極に自己整
合的に開口部を形成して、この開口部底部の半導体基板
の表面を露出させる工程と、前記露出された半導体基板
の表面と接続された配線層を形成する工程とを具備する
ことを特徴とする。

【００１５】前記開口部を形成する工程は、前記層間絶
縁膜および前記第２の絶縁膜のエッチング速度が前記第
１の絶縁膜および前記側壁絶縁膜のエッチング速度に比
べて速くなるようにエッチング条件を設定する工程を含
むようにしても良い。

【００１６】又、前記第１の半導体装置の製造方法で
は、前記第２の絶縁膜を形成する工程により前記第２絶
縁膜が形成された後、少なくとも前記第２の拡散層が形
成される領域上の前記第２の絶縁膜を異方性エッチング
によりエッチングする工程を具備するようにしても良
い。

【００１７】前記第２の絶縁膜を形成する工程は、前記
ゲート絶縁膜、前記第１の絶縁膜、及び前記側壁絶縁膜
の露出面全面に前記第２の絶縁膜を形成する工程を含
み、前記第２の拡散層を形成する工程は、前記第２の絶
縁膜を通してイオン注入を行い、前記第２の拡散層を形
成する工程を含むようにしても良い。

【００１８】前記第１の半導体装置の製造方法は、前記
第２の絶縁膜を形成するに先立ち、前記ゲート電極を覆
うように第３の絶縁膜を全面に形成する工程を具備し、
前記開口部を形成する工程は、前記層間絶縁膜及び前記
第２の絶縁膜を、これらの絶縁膜に対するエッチング速
度が前記第３の絶縁膜に対するエッチング速度より大き
くなるようにエッチングして前記ゲート電極に自己整合
的に前記第３の絶縁膜を露出する開口部を形成する工程
を含むようにしても良い。

【００１９】この発明に係る第２の半導体装置の製造方
法においては、半導体基板上に形成されたゲート絶縁膜
上に、上部に第１の絶縁膜が積層されたゲート電極を形
成する工程と、このゲート電極をマスクとして前記半導
体基板に第１の拡散層を形成する工程と、前記第１の絶
縁膜の側面と上面、及び前記ゲート電極の側面に、第２
の絶縁膜を形成する工程と、前記ゲート電極の側壁の第
２の絶縁膜をマスクとしてイオン注入を行い、前記半導
体基板に第２の拡散層を形成する工程と、前記半導体基
板上の全面に層間絶縁膜を形成する工程と、前記層間絶
縁膜および前記第２の絶縁膜を選択的にエッチングして
前記ゲート電極に開口部を形成する工程と、前記開口部
の側壁および前記ゲート電極の側壁に第３の絶縁膜を形
成し、前記開口部の底部の前記半導体基板の表面を露出
させる工程と、前記開口部に導電材料を形成する工程と
を具備することを特徴とする。

【００２０】前記第２の半導体装置の製造方法において
は、前記第１の拡散層を形成する工程により前記第１の
拡散層が形成された後、前記第２の絶縁膜を形成する工
程により前記第２の絶縁膜が形成される前に、前記ゲー
ト電極の側壁に側壁絶縁膜を形成する工程を具備するよ
うにしても良い。

【００２１】前記開口部を形成する工程は、前記層間絶
縁膜および前記第２の絶縁膜のエッチング速度が前記第
１の絶縁膜および前記側壁絶縁膜のエッチング速度に比
べて速くなるようにエッチング条件を設定する工程を含
むようにしても良い。

【００２２】前記第２の半導体装置の製造方法において
は、前記第２の絶縁膜を形成する工程により前記第２絶
縁膜が形成された後、少なくとも前記第２の拡散層が形
成される領域上の前記第２の絶縁膜を異方性エッチング
によりエッチングする工程を具備するようにしても良
い。

【００２３】前記第２の絶縁膜を形成する工程は、前記
ゲート絶縁膜、及び前記第１の絶縁膜の露出面全面に前
記第２の絶縁膜を形成する工程を含み、前記第２の拡散
層を形成する工程は、前記第２の絶縁膜を介してイオン
注入を行い、前記第２の拡散層を形成する工程を含むよ
うにしても良い。

【００２４】前記第２の半導体装置の製造方法において
は、前記第２の絶縁膜を形成するに先立ち、前記ゲート
電極を覆うように第３の絶縁膜を全面に形成する工程を
具備し、前記開口部を形成する工程は、前記層間絶縁膜
及び前記第２の絶縁膜を、エッチングして前記ゲート電
極と前記第３の絶縁膜を露出する工程を含むようにして
も良い。

【００２５】この発明に係る第３の半導体装置の製造方
法においては、半導体基板上に形成されたゲート絶縁膜
上に、上部に第１の絶縁膜が積層されたゲート電極を形
成する工程と、このゲート電極をマスクとして前記半導
体基板に第１の拡散層を形成する工程と、前記ゲート電
極の側壁に第１の側壁絶縁膜を形成する工程と、前記第
１の側壁絶縁膜を覆うように、第２の絶縁膜を形成する
工程と、前記第２の絶縁膜上の、前記ゲート電極の側壁
に第２の側壁絶縁膜を形成する工程と、前記第１の側壁
絶縁膜上の第２の絶縁膜をマスクとしてイオン注入を行
い、前記半導体基板に第２の拡散層を形成する工程と、
前記半導体基板の上に層間絶縁膜を形成する工程と、前
記層間絶縁膜、前記第２の絶縁膜、及び前記第２の側壁
絶縁膜を選択的にエッチングして前記ゲート電極に開口
部を形成して、この開口部底部の半導体基板の表面を露
出させる工程と、前記開口部に導電材料を形成する工程
とを具備することを特徴とする。

【００２６】前記第３の半導体装置の製造方法において
は、前記第２の絶縁膜を形成する工程により前記第２絶
縁膜が形成された後、少なくとも前記第２の拡散層が形
成される領域上の前記第２の絶縁膜をエッチングする工
程を具備するようにしても良い。

【００２７】前記第２の絶縁膜を形成する工程は、前記
ゲート絶縁膜、前記第１の絶縁膜、及び前記第１の側壁
絶縁膜の露出面全面に前記第２の絶縁膜を形成する工程
を含み、前記第２の拡散層を形成する工程は、前記第２
の絶縁膜を通してイオン注入を行い、前記第２の拡散層
を形成する工程を含むようにしても良い。

【００２８】前記第３の半導体装置の製造方法において
は、前記第２の絶縁膜を形成するに先立ち、前記ゲート
電極を覆うように第３の絶縁膜を全面に形成する工程を
具備し、前記開口部を形成する工程は、前記層間絶縁膜
及び前記第２の絶縁膜を、エッチングして前記ゲート電
極に自己整合的に前記第３の絶縁膜を露出する開口部を
形成する工程を含むようにしても良い。

【００２９】この発明に係る第４の半導体装置の製造方
法においては、半導体基板上に形成されたゲート絶縁膜
上の第１領域及び第２領域に、上部に第１の絶縁膜が積
層されたゲート電極を、前記第１領域におけるゲート電
極間隔が前記第２領域におけるそれより狭くなるように
形成する工程と、前記ゲート電極をマスクとして前記半
導体基板に第１の拡散層を形成する工程と、前記ゲート
電極を覆うように、第２の絶縁膜を形成する工程と、前
記側壁絶縁膜上の第２の絶縁膜の内、前記ゲート電極の
側面に形成された部分をマスクとして、前記第２領域の
みにイオン注入を行い、前記半導体基板に第２の拡散層
を形成する工程と、前記半導体基板の上に層間絶縁膜を
形成する工程と、前記第１領域の、前記層間絶縁膜およ
び前記第２の絶縁膜を選択的にエッチングして前記ゲー
ト電極に第１の開口部を形成して、この開口部底部の半
導体基板の表面を露出させる工程と、前記第２領域の、
前記層間絶縁膜および前記第２の絶縁膜を選択的にエッ
チングして前記ゲート電極に第２の開口部を形成して、
この開口部底部の半導体基板の表面を露出させる工程
と、前記開口部に導電材料を形成する工程とを具備する
ことを特徴とする。

【００３０】前記第１の開口部を形成する工程と前記第
２の開口部を形成する工程は、同時に行われ、これによ
り前記第１の開口部と前記第２の開口部が同時に形成さ
れるようにしても良い。

【００３１】前記第４の半導体装置の製造方法において
は、所望の領域上の前記第２絶縁膜を、異方性エッチン
グによりエッチングする工程を具備するようにしても良
い。

【００３２】この発明に係る第５の半導体装置の製造方
法においては、半導体基板上に形成されたゲート絶縁膜
上の第１領域及び第２領域に、上部に第１の絶縁膜が積
層されたゲート電極を、前記第１領域におけるゲート電
極間隔が前記第２領域におけるそれより狭くなるように
形成する工程と、前記ゲート電極をマスクとして前記半
導体基板に第１の拡散層を形成する工程と、前記ゲート
電極の側壁に第１の側壁絶縁膜を形成する工程と、前記
第１領域上のゲート電極間がほぼ埋まるように、第２の
絶縁膜を形成する工程と、前記第２領域における、前記
ゲート電極の側壁の前記第２の絶縁膜上に第２の側壁絶
縁膜を形成する工程と、前記側壁絶縁膜上の第２の絶縁
膜においてゲート電極の側面部分をマスクとして、前記
第２領域にイオン注入を行い、前記半導体基板に第２の
拡散層を形成する工程と、前記半導体基板の上に層間絶
縁膜を形成する工程と、前記第１領域の、前記層間絶縁
膜および前記第２の絶縁膜を選択的にエッチングして前
記ゲート電極に第１の開口部を形成して、この開口部底
部の半導体基板の表面を露出させる工程と、前記第２領
域の、前記層間絶縁膜および前記第２の絶縁膜を選択的
にエッチングして前記ゲート電極に第２の開口部を形成
して、この開口部底部の半導体基板の表面を露出させる
工程と、前記第１及び第２の開口部に導電材料を形成す
る工程とを具備することを特徴とする。

【００３３】前記第１の開口部を形成する工程と前記第
２の開口部を形成する工程は、同時に行われ、これによ
り前記第１の開口部と前記第２の開口部が同時に形成さ
れるようにしても良い。

【００３４】この発明に係る第１の半導体装置において
は、半導体基板と、前記半導体基板上に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成された第１及び
第２のゲート電極であって、それぞれ第１及び第２の絶
縁膜が積層されている第１及び第２のゲート電極と、前
記第１及び第２のゲート電極の側壁に設けられた側壁絶
縁膜と、前記第１及び第２のゲート電極間に形成された
配線層と、前記第１の絶縁膜上の所定部分と、前記第１
のゲート電極の前記配線層側の側壁と反対側の前記側壁
絶縁膜とを覆う第３の絶縁膜と、前記第２の絶縁膜上の
所定部分と、前記第２のゲート電極の前記配線層側の側
壁と反対側の前記側壁絶縁膜とを覆う第４の絶縁膜と、
第１の拡散層であって、前記第１及び第２のゲート電極
下に形成されるチャネル形成領域を挟み、前記半導体基
板の表面側に形成されている第１の拡散層と、第２の拡
散層であって、その前記チャネル形成領域側の端部は前
記第１の拡散層の前記チャネル形成領域側の端部よりも
前記チャネル形成領域から離れて位置し、かつその底部
は前記第１の拡散層の底部よりも深い第２の拡散層とを
具備することを特徴とする。

【００３５】前記第３の絶縁膜は、前記所定部分の厚さ
が前記側壁絶縁膜における厚さより薄くなるように形成
されるように構成しても良い。

【００３６】前記第１の半導体装置においては、前記複
数の側壁絶縁膜の内、前記第１のゲート電極と第２のゲ
ート電極の対向する２つの側壁絶縁膜上に設けられ、前
記配線層に接する第５及び第６の絶縁膜と、前記第３の
絶縁膜上に設けられた第１の層間絶縁膜と、前記第４の
絶縁膜上に設けられた第２の層間絶縁膜と、前記３の絶
縁膜及び前記第１の層間絶縁膜と、前記配線層との間に
設けられた第７の絶縁膜と、前記４の絶縁膜及び前記第
２の絶縁層と、前記配線層との間に設けられた第８の絶
縁膜とを具備するように構成してもよい。

【００３７】前記第１の半導体装置においては、前記第
３の絶縁膜上に設けられた第１の層間絶縁膜と、前記第
４の絶縁膜上に設けられた第２の層間絶縁膜と、前記第
１の層間絶縁膜、前記第１の絶縁膜、及び前記第１のゲ
ート電極と、前記配線層との間に設けられた第５の絶縁
膜と、前記第２の層間絶縁膜、前記第２の絶縁膜、及び
前記第２のゲート電極と、前記配線層との間に設けられ
た第６の絶縁膜とを具備するように構成しても良い。

【００３８】前記第１の半導体装置においては、前記第
１の絶縁膜上に設けられた第５の絶縁膜と、前記第２の
絶縁膜上に設けられた第６の絶縁膜と、前記第３の絶縁
膜上に設けられた第１の層間絶縁膜と、前記第４の絶縁
膜上に設けられた第２の層間絶縁膜と、前記第１の層間
絶縁膜、及び前記第３の絶縁膜と、前記配線層との間に
設けられた第７の絶縁膜と、前記第２の層間絶縁膜、及
び前記第４の絶縁膜と、前記配線層との間に設けられた
第８の絶縁膜と、前記第１のゲート電極の前記配線層側
の側壁に設けられた第９の絶縁膜と、前記第２のゲート
電極の前記配線層側の側壁に設けられた第１０の絶縁膜
と、前記第９の絶縁膜と前記配線層との間に設けられた
第１１の絶縁膜と、前記第１０の絶縁膜と前記配線層と
の間に設けられた第１２の絶縁膜とを具備するように構
成しても良い。

【００３９】この発明に係る第２の半導体装置において
は、半導体基板と、前記半導体基板上に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成された第１及び
第２のゲート電極であって、それぞれ第１及び第２の絶
縁膜が積層されている第１及び第２のゲート電極と、前
記第１のゲート電極の側壁に設けられた第１の側壁絶縁
膜と、前記第２のゲート電極の側壁に設けられた第２の
側壁絶縁膜と、前記第１及び第２のゲート電極間に形成
された配線層と、前記第１の絶縁膜上の所定部分と、前
記第１の側壁絶縁膜の内、前記第１のゲート電極の前記
配線層側の側壁と反対側の前記側壁絶縁膜とを覆う第３
の絶縁膜と、前記第２の絶縁膜上の所定部分と、前記第
２の側壁絶縁膜の内、前記第２のゲート電極の前記配線
層側の側壁と反対側の前記側壁絶縁膜とを覆う第４の絶
縁膜と、前記第３の絶縁膜上に形成された、第３の側壁
絶縁膜と、前記第４の絶縁膜上に形成された、第４の側
壁絶縁膜と、第１の拡散層であって、前記第１及び第２
のゲート電極下に形成されるチャネル形成領域を挟み、
前記半導体基板の表面側に形成されている第１の拡散層
と、第２の拡散層であって、その前記チャネル形成領域
側の端部は前記第１の拡散層の前記チャネル形成領域側
の端部よりも前記チャネル形成領域から離れて位置し、
かつその底部は前記第１の拡散層の底部よりも深い第２
の拡散層とを具備することを特徴とする。

【００４０】この発明に係る第３の半導体装置において
は、１領域と第２領域とを有する半導体基板と、前記半
導体基板上に形成されたゲート絶縁膜とを具備し、前記
半導体基板の前記第１領域は、前記ゲート絶縁膜上に形
成された第１及び第２のゲート電極であって、それぞれ
第１及び第２の絶縁膜が積層されている第１及び第２の
ゲート電極と、前記第１及び第２のゲート電極間に形成
された配線層と、前記第１の絶縁膜上の所定部分と、前
記第１のゲート電極の前記配線層側の側壁と反対側の前
記側壁とを覆う第１の絶縁膜と、前記第２の絶縁膜上の
所定部分と、前記第２のゲート電極の前記配線層側の側
壁と反対側の前記側壁とを覆う第２の絶縁膜と、前記第
１の絶縁膜上に設けられた第１の層間絶縁膜と、前記第
２の絶縁膜上に設けられた第２の層間絶縁膜と、前記第
１の層間絶縁膜、前記第１の絶縁膜、及び前記第１のゲ
ート電極と、前記配線層との間に設けられた第３の絶縁
膜と、前記第２の層間絶縁膜、前記第２の絶縁膜、及び
前記第２のゲート電極と、前記配線層との間に設けられ
た第４の絶縁膜と、第１の拡散層であって、前記第１及
び第２のゲート電極下に形成されるチャネル形成領域を
挟み、前記半導体基板の表面側に形成されている第１の
拡散層とを有し、前記半導体基板の第２領域は、前記ゲ
ート絶縁膜上に、前記配線層を挟むように、前記第１領
域に比べてゲート電極間が広くなるように形成された第
３及び第４のゲート電極であって、それぞれ第５及び第
６の絶縁膜が積層されている第３及び第４のゲート電極
と、前記第３のゲート電極を覆う第７の絶縁膜と、前記
第４のゲート電極を覆う第８の絶縁膜と、前記第７の絶
縁膜上に設けられた第３の層間絶縁膜と、前記第８の絶
縁膜上に設けられた第４の層間絶縁膜と、前記第３の層
間絶縁膜、及び前記第７の絶縁膜と、前記配線層との間
に設けられた第９の絶縁膜と、前記第４の層間絶縁膜、
及び前記第８の絶縁膜と、前記配線層との間に設けられ
た第１０の絶縁膜と、第２の拡散層であって、前記第３
及び第４のゲート電極下に形成されるチャネル形成領域
を挟み、前記半導体基板の表面側に形成されている第２
の拡散層と、第３の拡散層であって、その前記チャネル
形成領域側の端部は前記第２の拡散層の前記チャネル形
成領域側の端部よりも前記チャネル形成領域から離れて
位置し、かつその底部は前記第２の拡散層の底部よりも
深い第３の拡散層とを有することを特徴とする。

【００４１】前記第７の絶縁膜は、前記第５の絶縁膜上
の所定部分と、前記第３のゲート電極の前記配線層側の
側壁と反対側の前記側壁とを覆い、前記第８の絶縁膜
は、前記第６の絶縁膜上の所定部分と、前記第４のゲー
ト電極の前記配線層側の側壁と反対側の前記側壁とを覆
い、前記第９の絶縁膜は、前記第３の層間絶縁膜、前記
第７の絶縁膜、及び前記第３のゲート電極と、前記配線
層との間に設けられ、前記第１０の絶縁膜は、前記第４
の層間絶縁膜、前記第８の絶縁膜、及び前記第４のゲー
ト電極と、前記配線層との間に設けられるように構成し
ても良い。

【００４２】この発明に係る第４の半導体装置において
は、第１領域と第２領域とを有する半導体基板と、前記
半導体基板上に形成されたゲート絶縁膜とを具備し、前
記半導体基板の前記第１領域は、前記ゲート絶縁膜上に
形成された第１及び第２のゲート電極であって、それぞ
れ第１及び第２の絶縁膜が積層されている第１及び第２
のゲート電極と、前記第１及び第２のゲート電極の側壁
に設けられた第１の複数の側壁絶縁膜と、前記第１及び
第２のゲート電極間に形成された配線層と、前記第１の
絶縁膜上の所定部分と、前記第１の複数の側壁絶縁膜の
内、前記第１のゲート電極の前記配線層側の側壁と反対
側の前記側壁絶縁膜とを覆う第３の絶縁膜と、前記第２
の絶縁膜上の所定部分と、前記第１の複数の側壁絶縁膜
の内、前記第２のゲート電極の前記配線層側の側壁と反
対側の前記側壁絶縁膜とを覆う第４の絶縁膜と、第１の
拡散層であって、前記第１及び第２のゲート電極下に形
成されるチャネル形成領域を挟み、前記半導体基板の表
面側に形成されている第１の拡散層とを有し、前記半導
体基板の前記第２領域は、前記ゲート絶縁膜上に、前記
配線層を挟むように、前記第１領域に比べてゲート電極
間が広くなるように形成された第３及び第４のゲート電
極であって、それぞれ第５及び第６の絶縁膜が積層され
ている第３及び第４のゲート電極と、前記第３のゲート
電極の側壁に設けられた第２の側壁絶縁膜と、前記第２
のゲート電極の側壁に設けられた第３の側壁絶縁膜と、
前記第５の絶縁膜上の所定部分と、前記第２の側壁絶縁
膜の内、前記第３のゲート電極の前記配線層側の側壁と
反対側の前記側壁絶縁膜とを覆う第７の絶縁膜と、前記
第６の絶縁膜上の所定部分と、前記第３の側壁絶縁膜の
内、前記第４のゲート電極の前記配線層側の側壁と反対
側の前記側壁絶縁膜とを覆う第８の絶縁膜と、前記第７
の絶縁膜上に形成された、第４の側壁絶縁膜と、前記第
８の絶縁膜上に形成された、第５の側壁絶縁膜と、第２
の拡散層であって、前記第３及び第４のゲート電極下に
形成されるチャネル形成領域を挟み、前記半導体基板の
表面側に形成されている第２の拡散層と、第３の拡散
層、その前記チャネル形成領域側の端部は前記第１の拡
散層の前記チャネル形成領域側の端部よりも前記チャネ
ル形成領域から離れて位置し、かつその底部は前記第２
の拡散層の底部よりも深い第３の拡散層とを有すること
を特徴とする。

【００４３】このような発明により、ゲート電極に自己
整合的に形成されたコンタクトホールの面積を確保する
ことにより、配線層と拡散層のコンタクト抵抗を低減す
ることが可能で、制御性に優れた微細なトランジスタを
有する高集積な半導体装置の製造方法を提供することが
できる。

【００４４】又、このような発明をＤＲＡＭに適用する
ことにより、周辺回路等を構成する微細なトランジスタ
の実効チャネル長を確保し、さらに、メモリセル等のパ
ターン密度の高い領域においてコンタクトホールの面積
を確保することが可能となる。

【００４５】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。ここで、第１〜第７実施形態で
は、ＤＲＡＭに代表される半導体装置の周辺回路部に係
る半導体装置の製造方法を説明し、第８〜第１１実施形
態では、前記半導体装置の周辺回路部とセル部とを対比
させて半導体装置の製造方法を説明する。尚、同一の構
成要素には同じ参照符号を付し、詳細な説明は省略す
る。

【００４６】先ず、この発明の第１実施形態を説明す
る。図１（ａ）〜（ｄ），図２（ａ）は、この発明の第
１実施形態による半導体装置の製造方法を示す断面図で
ある。

【００４７】例えばｐ型シリコン基板である半導体基板
１００上に、例えば熱酸化法により酸化膜（ＳｉＯ２）
等のゲート絶縁膜１を形成する。このゲート絶縁膜１
に、例えば多結晶シリコン膜等のゲート電極材料を堆積
し、必要であれば例えばイオン注入法により燐またはヒ
素等の不純物をこのゲート電極材料に添加する。次に、
例えば熱酸化法等によりゲート電極材料上に酸化膜３を
形成し、さらに例えば窒化膜等の絶縁膜４を酸化膜３上
に堆積する。

【００４８】この後、例えばリソグラフィー法とＲＩＥ
法などの異方性エッチング技術とを用いて、絶縁膜４と
酸化膜３とゲート電極材料とをエッチングして、ゲート
電極２を形成する。さらに、例えば熱酸化法等により後
酸化膜３’をゲート電極２の側面に形成する。例えばイ
オン注入法によりヒ素等の不純物を基板１００に添加し
て、ソースまたはドレイン拡散層８を形成する。

【００４９】次に、加工されたゲート電極２を覆うよう
に、例えば窒化膜等の絶縁膜６を堆積する。この後、例
えばＲＩＥ等の異方性エッチング技術を用いて絶縁膜４
およびゲート絶縁膜１上の絶縁膜６を除去し、ゲート電
極２および絶縁膜４の側壁に絶縁膜６を残存させて、側
壁絶縁膜６を形成する。図１（ａ）は、この段階におけ
る半導体装置の断面を示す。ここまでの工程は、従来と
同様の工程である。

【００５０】次に、従来と異なり、例えばＢＰＳＧ（Bo
rophosphosilicate glass ）膜等の絶縁層７を例えば５
０ｎｍ程度の膜厚だけ堆積する。さらに、例えばヒ素等
の不純物を、この絶縁層７を通してイオン注入して、基
板１００に添加する。この後、適宜熱処理を行い、拡散
層９を形成する。図１（ｂ）は、この段階における半導
体装置の断面を示す。尚、前記絶縁層７は、この第１実
施形態においては、ゲート間スペースを埋めない程度の
厚さで堆積される。

【００５１】このイオン注入の際、ゲート電極２の側壁
部分では絶縁層７の垂直方向の厚さが厚いため、この側
壁部分がマスクとなり、不純物はゲート電極２からある
距離を隔てた領域にイオン注入される。一般に、この距
離は絶縁層７の堆積膜厚にほぼ比例するため、絶縁層７
の膜厚を適切に設定することにより、拡散層９の領域端
とゲート電極２との間の距離ｄを調節することが可能と
なる。また、絶縁層７を通過して基板１００に不純物が
到達するように、絶縁層７の膜厚に応じてイオン注入の
加速電圧を適切に設定する必要がある。

【００５２】次に、例えばＢＰＳＧ等の層間絶縁膜１０
を堆積し、必要であれば熱処理等により層間絶縁膜１０
を平坦化する。図１（ｃ）は、この段階における半導体
装置の断面を示す。前述の拡散層９を形成するための熱
拡散工程を、例えばこの平坦化の熱工程等と同時に行う
ことも可能である。

【００５３】この後、レジスト膜１１を塗布し、レジス
ト膜１１に開口を形成する。例えばＲＩＥ等の異方性エ
ッチング技術により、このレジスト膜１１をマスクとし
て層間絶縁膜１０および絶縁層７をエッチングして、コ
ンタクトホール１２を形成する。図１（ｄ）は、この段
階における半導体装置の断面を示す。

【００５４】この時、層間絶縁膜１０および絶縁層７の
エッチング速度が絶縁膜４および側壁絶縁膜６のエッチ
ング速度よりも早くなるようにエッチング条件を設定す
る。その結果、図１（ｄ）に示すように、コンタクトホ
ール１２をゲート電極２に対して自己整合的に形成する
ことができる。さらに、層間絶縁膜１０および絶縁層７
のエッチング速度がゲート絶縁膜１のエッチング速度よ
りも早くなるようにエッチング条件を設定する。その結
果、基板１００がエッチングされて損傷が生じ、例えば
リーク電流が増大する等の問題を防止することができ
る。これらの条件を満足する絶縁膜材料として、例えば
絶縁膜４および側壁絶縁膜６として窒化膜を、絶縁層７
および層間絶縁膜１０としてＢＰＳＧ膜を用いることが
できる。

【００５５】また、絶縁層７と層間絶縁膜１０とを例え
ばＢＰＳＧ等の同一の絶縁膜材料を用いて形成すること
により、エッチング条件を容易に設定することが可能と
なる。

【００５６】この後、例えばＮＨ４Ｆ等を用いたウェッ
トエッチングによりコンタクトホール１２領域のゲート
酸化膜１を除去して基板１００を露出する。次に、例え
ばタングステン等の導電性材料を用いて配線層１３を形
成する。このようにして、図２（ａ）に示すような半導
体装置が完成する。

【００５７】このように、本実施形態では、ソースまた
はドレイン拡散層９を形成する前に絶縁層７を堆積し、
この絶縁層７の加工を行わずに、絶縁層７を通して基板
１００に不純物をイオン注入することに特徴がある。ま
た、コンタクトホール１２を形成する時に、このイオン
注入のマスクとして使用された絶縁層７を層間絶縁膜１
０と共にエッチングして、コンタクトホール１２領域の
絶縁層７を除去することに特徴がある。

【００５８】このように、本実施形態では、絶縁層７の
膜厚を適切に設定することにより、拡散層９とゲート電
極２との間の距離ｄを調節して、トランジスタの実効チ
ャネル長を確保することができ、トランジスタの性能の
劣化を防止することができる。

【００５９】また、コンタクトホール１２を形成する時
に、コンタクトホール１２領域の絶縁層７を除去するこ
とにより、コンタクトホール１２の面積を確保すること
ができるため、コンタクト抵抗の増加を防止することが
可能となる。

【００６０】従来は、ゲート電極２の側壁に形成された
側壁絶縁膜６をマスクとしてイオン注入を行い、この側
壁絶縁膜６を除去せずに残存させていた。このため、実
効チャネル長を確保するために側壁絶縁膜６の膜厚を厚
くすると、コンタクトホール１２の面積が縮小されてコ
ンタクト抵抗が増大し、コンタクトホール１２の面積を
確保するために側壁絶縁膜６の膜厚を薄くすると、拡散
層９がゲート電極２の下方に深く拡散して実効チャネル
長が縮小されてしまうという問題があった。これに対し
て、本実施形態の製造方法によれば、イオン注入のマス
クとして使用される絶縁層７をコンタクトホールを形成
する時に除去するため、実効チャネル長を確保するため
に厚い絶縁層７を形成した場合にもコンタクトホールの
面積が縮小されることはない。このようにして、実効チ
ャネル長とコンタクト面積の両者を十分に確保する構造
を実現することができる。

【００６１】また、絶縁層７と層間絶縁膜１０を同一の
材料を用いて形成する場合には、コンタクトホール１２
を形成する時に、１層の層間絶縁膜が形成されている場
合と同様にエッチングを行うことができる。そのため、
エッチング条件を容易に設定することができ、従来の製
造方法に比べて、工程が複雑になることはない。

【００６２】さらに、コンタクトホール１２を開口する
時に、絶縁層７および層間絶縁膜１０のエッチング速度
が、絶縁膜４および側壁絶縁膜６およびゲート絶縁膜１
のエッチング速度に比べて早くなるような材料とエッチ
ング条件を設定する。これにより、ゲート電極２上の絶
縁膜４またはゲート電極２の側壁に形成された側壁絶縁
膜６がエッチングされてゲート電極２と配線層１３とが
短絡されることを防止し、また、基板１００がエッチン
グにより損傷を受けて、例えばリーク電流が増大する等
の問題を回避することができる。また、例えば、絶縁層
７、層間絶縁膜１０は、ＢＰＳＧ膜に限られるものでは
なく、ＰＳＧ（Phosphosilicate glass）膜、ＢＳＧ膜
等を使用することも可能である。

【００６３】さらに、本実施形態では、イオン注入のマ
スクとなる絶縁層７を堆積した後に、基板１００上の絶
縁層７を除去しゲート電極２の側壁部分のみにこの絶縁
層７を残存させるエッチングを行わない。このため、オ
ーバーエッチングにより例えばゲート酸化膜１がエッチ
ングされて基板１００が露出し、さらに基板１００がエ
ッチングされて基板１００が損傷を受けることはない。
これにより、基板１００の損傷によるリーク電流の増加
を抑制することができる。

【００６４】また、実効チャネル長とコンタクトホール
の面積をともに確保するために、イオン注入のマスクと
しての絶縁層７をゲート電極２の側壁に残存させるエッ
チングを行い、イオン注入を行った後にこの絶縁層７を
除去することも可能である。しかし、この場合、ゲート
酸化膜１の膜厚がオーバーエッチングにより減少するた
め、基板１００が露出する可能性が高くなる。

【００６５】これに対して、本実施形態では、絶縁層７
をゲート電極２の側壁に残存させゲート絶縁膜１上の絶
縁層７を除去するためのエッチングを行わないため、基
板１００に対する損傷を従来と同等にすることが可能で
ある。

【００６６】また、本実施形態では、イオン注入のマス
クとなる絶縁層７をゲート電極２の側壁部分のみに残存
させるためのエッチングを行わないため、ゲート電極２
上の絶縁膜４上に堆積された絶縁層７はエッチングされ
ない。このため、このようなエッチングにより絶縁膜４
が露出し、オーバーエッチングにより絶縁膜４の膜厚が
減少したり、エッチングにより損傷等を受けることを防
止することができる。その結果、絶縁膜４に対する損傷
を従来と同等にすることが可能となり、絶縁膜４の絶縁
性を確保し、ゲート電極２と配線層１３の短絡を防止す
ることができる。

【００６７】また、従来の製造方法では、絶縁膜６をエ
ッチングして、イオン注入のマスクとなる側壁絶縁膜６
を形成しているので、側壁絶縁膜６の幅は絶縁膜６のエ
ッチング量のばらつきに影響されていた。このため、特
に熱処理温度の低温化等により拡散層９の拡散が抑制さ
れた場合に、拡散層９とゲート電極２との間の距離ｄを
制御性良く形成することが困難となる可能性がある。

【００６８】これに対して、本実施形態では、絶縁膜７
をエッチングしてイオン注入のマスクを形成することは
ない。ゲート電極２の側壁に形成される絶縁膜の厚さ
は、堆積膜厚にのみ影響され、エッチング量のばらつき
には影響されない。このため、拡散層９をゲート電極２
に対して自己整合的に制御性よく形成することが可能と
なり、ばらつきの小さい高性能のトランジスタを製造す
ることが可能となる。

【００６９】なお、拡散層９を形成する不純物は、拡散
層８と同じ導電型を有するものであれば同種である必要
はない。また、拡散層９の濃度はトランジスタの性能等
により適宜設定することができる。ただし、トランジス
タの短チャネル効果を抑制するためには、拡散層８と基
板１００との接合深さは浅い方が好ましく、接合抵抗を
低減するためには、拡散層９と基板１００との接合深さ
は深い方が好ましいため、一般に拡散層９の接合深さは
拡散層８の接合深さより深いことが望ましい。また、拡
散層９が横方向に拡散してトランジスタの実効チャネル
長を短縮しないように、拡散層９の領域端は拡散層８の
端よりもチャネル領域の外側にあることが望ましい。例
えば、図３（ａ）に示すように、拡散層９は側壁絶縁膜
６の外側のみに形成されていることが好ましい。しか
し、図３（ｂ）に示すように、拡散層９がチャネル部に
向けて伸びて側壁絶縁膜６の内側まで拡散し、拡散層９
と側壁絶縁膜６とが重なるように形成されていても構わ
ない。

【００７０】ここで、図３（ａ）に示すように、拡散層
９の領域端が側壁絶縁膜６の外側にある場合、拡散層９
の領域端と側壁絶縁膜６の端との間の距離ａをオフセッ
ト量と呼ぶ。このオフセット量は、不純物種、イオン注
入の深さ、熱工程の温度及び時間等により決定される拡
散層の拡散深さと、イオン注入のマスクである絶縁層７
の膜厚と、側壁絶縁膜６の膜厚とに依存する。

【００７１】次に、この発明の第２実施形態を図４
（ａ）〜（ｄ）を参照して説明する。

【００７２】この第２実施形態では、拡散層９と側壁絶
縁膜６との間のオフセット量ａと、拡散層９の接合深さ
とを別個に設定することができる。

【００７３】まず、上述の第１実施形態と同様に、ゲー
ト電極２を加工し、拡散層８を形成し、側壁絶縁膜６を
形成した後に、絶縁層７を所望の膜厚だけ堆積する。絶
縁膜７を堆積するまで、第１実施形態と同様である。図
４（ａ）は、この段階における半導体装置の断面を示
す。

【００７４】この後、第１実施形態と異なり、例えばＲ
ＩＥ等の異方性エッチング技術を用いて絶縁層７をエッ
チングし、基板１００上の絶縁層７の膜厚を薄くする。
次に、例えばイオン注入法により、ヒ素等の不純物を基
板１００に添加する。この後、第１実施形態と同様に、
適宜熱工程を行い、ソースまたはドレイン拡散層９を形
成する。図４（ｂ）は、この段階における半導体装置の
断面を示す。

【００７５】さらに、第１実施形態と同様に、層間絶縁
膜１０、コンタクトホール１２、配線層１３を形成し
て、図４（ｃ）に示すような半導体装置が完成する。

【００７６】このように、この第２実施形態では、ソー
スまたはドレイン拡散層９を形成するためのイオン注入
の前に、異方性エッチング技術により絶縁層７をエッチ
ングして、ゲート絶縁膜１上の絶縁層７の膜厚を薄くし
ている。この結果、イオン注入の加速電圧を高くするこ
となく、基板１００の深い領域へも容易にイオン注入す
ることが可能となる。一般に、拡散層９の深さを深く形
成した場合には、拡散層９の横方向の拡散も大きくな
る。このため、特に深い拡散層９を形成したい場合に
は、トランジスタの実効チャネル長が短くなることを防
止するために、側壁絶縁層７の膜厚を厚くすることが望
ましい。しかし、上述の第１実施形態では、絶縁層７を
加工せずに、この絶縁層７を通過して不純物を基板１０
０にイオン注入する。そのため、絶縁層７の膜厚を厚く
した場合には、深い拡散層を形成するためには高加速電
圧でイオン注入する必要がある。これに対して、本実施
形態では、絶縁層７をエッチングして基板１００上の絶
縁層７の膜厚を薄くすることにより、深いイオン注入を
容易に行うことができる。さらに、異方性エッチング技
術を用いているため、ゲート電極２の側壁部分に残存す
る絶縁層７の膜厚の減少を防止できる。このように、本
実施形態では、ゲート電極２の側壁部分には膜厚の厚い
絶縁層７を残存させながら、基板１００上の絶縁層７を
薄くすることができ、所望の深さとオフセット量を有す
る拡散層９を形成することが可能となる。すなわち、拡
散層９の深さとゲート電極に対するオフセット量ｄとを
互いに無関係に設定し、容易に拡散層９を形成すること
が可能となる。

【００７７】なお、エッチング後にゲート絶縁膜１上に
残存される絶縁層７の膜厚は、イオン注入の深さと使用
可能な加速電圧とを考慮して設定される。すなわち、イ
オン注入の深さが深い場合、または使用可能な加速電圧
が小さい場合には、残膜厚を薄くする必要がある。絶縁
層７のエッチング量は、この残膜厚と堆積時の膜厚との
差となる。

【００７８】さらに、例えば図４（ｂ）に示すように、
ゲート絶縁膜１上に絶縁層７を残存させることにより、
ゲート絶縁膜１がエッチングされて基板１００が露出
し、損傷を受けることを防止できる。

【００７９】また、図４（ｄ）に示すように、ゲート電
極２の側壁部分のみに絶縁層７を残存させ、ゲート絶縁
膜１上の絶縁層７をすべてエッチング除去することも可
能である。この場合、基板１００に損傷が生じることを
防止するために、絶縁層７に対するエッチング速度が、
ゲート絶縁膜１に対するエッチング速度に比べて大きく
なるように膜の材料とエッチング条件を設定することが
望ましい。

【００８０】また、ゲート電極２と配線層１３の短絡を
さらに確実に防止するために、コンタクトホール１２を
形成した後に、このコンタクトホール１２の側壁にさら
に側壁絶縁膜６’を形成することも可能である。このよ
うな製造方法を、この発明の第３実施形態として説明す
る。

【００８１】以下、この第３実施形態を図５（ａ）〜
（ｃ）を参照して説明する。

【００８２】コンタクトホール１２を形成するまでは、
前述の第１実施形態と同様にして行う。図５（ａ）は、
図１（ｄ）と同様の状態を示している。

【００８３】次に、レジスト膜１１を除去する。その
後、前述の第１実施形態と異なり、窒化膜等の絶縁膜
６’を例えば全面に形成する。ＲＩＥ等の異方性エッチ
ング技術を用いて、コンタクトホール１２領域のゲート
絶縁膜１上の絶縁膜６’を除去してゲート絶縁膜１を露
出し、ゲート電極２の側壁、絶縁膜４の側壁および層間
絶縁膜１０の側壁に絶縁膜６’を残存させて側壁絶縁膜
６’を形成する。図５（ｂ）は、この段階における半導
体装置の断面を示す。この時、コンタクトホール１２を
形成する時と同様に、基板１００に損傷を与えることを
防止するために、絶縁膜６’のエッチング速度がゲート
絶縁膜１のエッチング速度よりも早くなるように、エッ
チング条件を設定することが望ましい。絶縁膜６’とし
て、例えば窒化膜等の絶縁膜４と同様の材料を用いるこ
とができる。

【００８４】この後は、前述の第１実施形態と同様に、
コンタクトホール１２領域のゲート絶縁膜１を除去して
基板１００を露出し、配線層１３を形成する。図５
（ｃ）は、この段階における半導体装置の断面を示す。

【００８５】このように、本実施形態では、コンタクト
ホール１２を開口した後に、このコンタクトホール１２
の側壁に側壁絶縁膜６’を形成することが特徴である。
前述の第１実施形態または第２実施形態では、コンタク
トホール１２を開口する時に、層間絶縁膜１０の側壁面
または側壁絶縁膜６が損傷を受ける可能性があるが、こ
の第３実施形態によれば、このような損傷を受けた層間
絶縁膜１０または側壁絶縁膜６の側壁面を側壁絶縁膜
６’により覆うため、絶縁性をより向上させることが可
能となる。

【００８６】また、この第３実施形態では、ゲート電極
２の側壁に、側壁絶縁膜６および側壁絶縁膜６’の２つ
の絶縁膜が形成される。このため、コンタクトホール１
２の面積を確保するために、これらの側壁絶縁膜６また
は側壁絶縁膜６’の膜厚を薄くすることが望ましい。

【００８７】次に、この発明の第４実施形態を図６
（ａ）〜（ｃ），図７（ａ），（ｂ）を参照して説明す
る。

【００８８】この第４実施形態は、側壁絶縁膜６を形成
せず、コンタクトホール１２を開口した後にコンタクト
ホール１２の側壁に形成された側壁絶縁膜６’のみによ
り、ゲート電極２と配線層１３との間の短絡を防止する
ものである。

【００８９】ゲート電極２を加工し、拡散層８を形成す
るまでは、前述の第３実施形態と同様に行う。図６
（ａ）は、この段階における半導体装置の断面を示す。

【００９０】この後、前述の第３実施形態と異なり、側
壁絶縁膜を形成せずに、例えばＢＰＳＧ等の絶縁層７を
例えば５０ｎｍ程度の膜厚だけ堆積する。次に、前述の
第３実施形態と同様にして、例えばヒ素等の不純物を、
ゲート絶縁膜１上の絶縁層７を通して基板１００にイオ
ン注入する。適宜熱処理を行い、拡散層９を形成する。
図６（ｂ）は、この段階における半導体装置の断面を示
す。拡散層９を形成するためのイオン注入を行う前に、
第２実施形態と同様に、異方性エッチング技術を用いて
絶縁層７を薄くしても良い。

【００９１】この後、前述の第３実施形態と同様に、層
間絶縁膜１０を全面に形成する。さらに、コンタクトホ
ール領域が開口されたレジスト膜１１を形成し、このレ
ジスト膜１１をマスクとして、例えば異方性エッチング
技術を用いて層間絶縁膜１０と絶縁層７とをエッチング
し、コンタクトホール１２を形成する。図６（ｃ）は、
この段階における半導体装置の断面を示す。この時、層
間絶縁膜１０および絶縁層７のエッチング速度が絶縁膜
４のエッチング速度よりも早くなるようにエッチング条
件を設定することにより、図６（ｃ）に示すように、コ
ンタクトホール１２をゲート電極２に対して自己整合的
に形成することができる。さらに、層間絶縁膜１０およ
び絶縁層７のエッチング速度がゲート絶縁膜１のエッチ
ング速度よりも早くなるようにエッチング条件を設定す
ることにより、基板１００がエッチングされて損傷が生
じ、例えばリーク電流が増大する等の問題を防止するこ
とができる。これらの条件を満足する絶縁膜材料とし
て、例えば絶縁膜４として窒化膜を、絶縁層７および層
間絶縁膜１０としてＢＰＳＧ膜を用いることができる。

【００９２】次に、前述の第３実施形態と同様に、例え
ば窒化膜等の絶縁膜６’を全面に堆積する。例えばＲＩ
Ｅ等の異方性エッチング技術を用いて、絶縁膜６’をエ
ッチングし、コンタクトホール１２領域のゲート絶縁膜
１を露出させ、ゲート電極２の側壁、絶縁膜４の側壁及
び層間絶縁膜１０の側壁に側壁絶縁膜６’を残存させ
る。図７（ａ）は、この段階における半導体装置の断面
を示す。

【００９３】この後、コンタクトホール１２領域のゲー
ト絶縁膜１を除去し、例えばタングステン等を用いて配
線層１３を形成する。この結果、図７（ｂ）に示すよう
な半導体装置が完成する。

【００９４】このように、この第４実施形態では、ゲー
ト電極２の側壁に側壁絶縁膜を形成せずにコンタクトホ
ール１２を開口し、このコンタクトホール１２を開口し
た後に、側壁絶縁膜６’を形成することに特徴がある。

【００９５】この第４実施形態によれば、前述の第３実
施形態が有する効果に加えて、側壁絶縁膜６’のみによ
り、ゲート電極２と配線層１３との間の短絡を防止する
ため、側壁絶縁膜６および側壁絶縁膜６’をゲート電極
２の側壁に形成していた第３実施形態よりも、コンタク
トホール１２の面積を確保することが可能となる。

【００９６】次に、この発明の第５実施形態を図８
（ａ）〜（ｄ），図９（ａ）〜（ｃ）を参照して説明す
る。この第５実施形態は、ゲート電極２と配線層１３の
短絡を確実に防止することを目的とする。

【００９７】まず、前記第４実施形態と同様にして、ゲ
ート電極２を加工し、拡散層８を形成する。図８（ａ）
は、図６（ａ）と同様の状態を示している。なお、ここ
で前記第３実施形態と同様にゲート電極２の側壁絶縁膜
６を形成してもよい。

【００９８】この後、第４実施形態と異なり、絶縁層７
を形成する前に、ゲート電極２を覆うように、例えば窒
化膜等のゲート保護絶縁膜５を堆積する。図８（ｂ）
は、この段階における半導体装置の断面を示す。

【００９９】次に、第４実施形態と同様に、全面に絶縁
層７を形成し、この絶縁層７およびゲート保護絶縁膜５
を通してイオン注入を行い、拡散層９を形成する。図８
（ｃ）は、この段階における半導体装置の断面を示す。

【０１００】なお、ここで前記第２実施形態と同様に、
絶縁層７を異方的にエッチングし、ゲート電極２の側壁
部分に絶縁層７を残存させてもよい。図８（ｄ）は、絶
縁層７を異方的にエッチングした場合の半導体装置の断
面を示す。

【０１０１】次に、第４実施形態と同様に、例えばＢＰ
ＳＧ等の層間絶縁膜１０を堆積し、必要であれば平坦化
を行う。さらに、層間絶縁膜１０上にコンタクトホール
領域が開口されたレジスト膜１１を形成し、例えばＲＩ
Ｅ等の異方性エッチング技術により、このレジスト膜１
１をマスクに層間絶縁膜１０および絶縁層７をエッチン
グして、開口部１２を形成する。図９（ａ）は、この段
階における半導体装置の断面を示す。この際、層間絶縁
膜１０および絶縁層７のエッチング速度が、ゲート保護
絶縁膜５のエッチング速度に比べて大きくなるように、
エッチング条件を設定する。

【０１０２】続いてゲート保護絶縁膜５を、例えばＲＩ
Ｅ等の異方性エッチング技術によりエッチングし、コン
タクトホール領域１２のゲート絶縁膜１を露出する。こ
の時、ゲート保護絶縁膜５のエッチング速度が、ゲート
絶縁膜１のエッチング速度に比べて大きくなるように、
エッチング条件を設定することが望ましい。このように
することにより、ゲート絶縁膜１が保護膜となり、基板
１００がエッチングされ損傷を受けることを防止するこ
とができる。

【０１０３】この後、前述の第４実施形態と同様に、レ
ジスト膜１１を除去し、例えば窒化膜である絶縁膜６を
開口部１２の側壁に形成する。さらに、コンタクトホー
ル領域のゲート絶縁膜１を除去して基板１００を露出さ
せ、配線層１３を形成する。図９（ｂ）は、この段階に
おける半導体装置の断面を示す。

【０１０４】なお、この実施形態では、層間絶縁膜１０
を開口した後に続けてゲート保護絶縁膜５をエッチング
しているが、レジスト膜１１を除去し、全面に絶縁膜６
を堆積し、例えばＲＩＥ等の異方性エッチング技術を用
いて絶縁膜６およびゲート保護絶縁膜５を同時にエッチ
ングしてコンタクトホール領域のゲート絶縁膜１を露出
させてもよい。この後は、前述の方法と同様にして、ゲ
ート絶縁膜１を除去し、配線層１３を形成する。図９
（ｃ）は、このようにして形成された半導体装置の断面
を示す。

【０１０５】また、コンタクトホール領域のゲート絶縁
膜１を露出した後に、必要であれば、イオン注入法を用
いて、不純物を基板１００に添加し、コンタクト抵抗を
低減することも可能である。

【０１０６】以上説明したように、この第５実施形態で
は、絶縁層７を堆積する前に、あらかじめゲート保護絶
縁膜５によりゲート電極２を覆うことに特徴がある。

【０１０７】一般に、ＲＩＥ等の異方性エッチング技術
を用いた場合においても、エッチング条件のばらつきな
どにより、わずかであるが横方向にエッチングが進む場
合がある。このため、側壁絶縁膜６を形成せずにコンタ
クトホール１２を開口する前述の第４実施形態では、層
間絶縁膜１０および絶縁膜７をエッチングしてコンタク
トホール１２を形成する時に、ゲート電極２の側面の後
酸化膜３’およびゲート電極２の側面がエッチングされ
る可能性がある。

【０１０８】これに対して、本実施形態では、層間絶縁
膜１０および絶縁膜７をエッチングする時に、ゲート電
極２がゲート保護絶縁膜５により覆われているため、ゲ
ート電極２がエッチングされる可能性がなく、ゲート電
極２を確実に保護することができる。さらに、層間絶縁
膜１０及び絶縁層７のエッチング速度を、ゲート保護絶
縁膜５のエッチング速度に比べて大きくすることによ
り、ゲート電極２を確実に保護することが可能となる。

【０１０９】なお、本実施形態におけるゲート保護絶縁
膜５を前記第１実施形態に適用することも可能である。

【０１１０】次に、この発明の第６実施形態を図１０
（ａ）〜（ｃ），図１１（ａ），（ｂ）を参照して説明
する。

【０１１１】先ず、シリコン基板である半導体基板１０
０上に、ゲート絶縁膜１を形成する。このゲート絶縁膜
１に、ゲート電極材料を堆積し、その上部に窒化膜等の
絶縁膜４を堆積する。

【０１１２】この後、ゲートのパターニングを行った上
で、異方性エッチング技術とを用いて、絶縁膜４とゲー
ト電極材料とをエッチングして、ゲート電極２を形成す
る。さらに、後酸化膜３をゲート電極２の側面に形成す
る。

【０１１３】次に、絶縁性膜を用いて第１の側壁絶縁膜
６を形成し、例えばイオン注入法によりヒ素等の不純物
を基板１００に添加して、ソースまたはドレイン拡散層
（第１のsource/drain拡散層）８を形成する。この時の
半導体装置の断面を図１０（ａ）に示す。尚、前記ソー
ス又はドレイン拡散層８の形成は、前記側壁絶縁膜６の
形成前に行っても良い。

【０１１４】次に、絶縁膜１４を保護膜として堆積し、
更に、この上に絶縁層７をゲート間を埋めない程度の膜
厚だけ堆積する。この段階での半導体装置の断面図を図
１０（ｂ）に示す。ここでは、絶縁膜１４には例えばＳ
ｉＮ等が、絶縁層７にはＢＰＳＧ等、それぞれ異なる種
類の材料を適用することができる。

【０１１５】この後、前記絶縁層７をエッチングして第
２の側壁絶縁膜（サイドウォール）７を形成する。この
段階での半導体装置の断面図を図１０（ｃ）に示す。

【０１１６】この第２の側壁絶縁膜７を形成する際に
は、前記半導体基板１００を保護するための絶縁膜１４
に対し、前記第２の側壁絶縁膜７に使用される絶縁膜を
選択的にエッチングできるＲＩＥ条件を適用する。ここ
で、選択的にエッチングを行い、絶縁膜１４を残すこと
により、以降のエッチング工程での基板へのダメージを
軽減し、層間絶縁膜から基板への不純物の拡散を防止す
ることができる。以上の作用を達成するためには、例え
ば、半導体基板１００の保護膜（絶縁膜１４）としては
ＳｉＮを、この保護膜上の第２の側壁絶縁膜７には、Ｂ
ＰＳＧ等を適用することができる。

【０１１７】側壁絶縁膜７が形成された後、第２のソー
ス又はドレイン拡散層９が形成される。この段階の半導
体装置の断面を図１１（ａ）に示す。

【０１１８】この状態から更に、層間絶縁膜１０を堆積
し、コンタクトホール１２を形成するためのＲＩＥが行
われる。ＲＩＥが行われた後に、コンタクトホール１２
底部のゲート絶縁膜１が除去され、配線層１３が形成さ
れた段階の半導体装置の断面を図１１（ｂ）に示す。前
記コンタクトホール１２を自己整合的に形成するために
は、ゲート上絶縁膜４に対して、層間絶縁膜１０を選択
的にエッチングすることのできるＲＩＥ条件を適用す
る。このためには、ゲート上絶縁膜４にＳｉＮを、層間
絶縁膜１０にＢＰＳＧ等を適用することができる。

【０１１９】以上、この第６実施形態では、半導体基板
１００の保護膜として絶縁膜１４が堆積された後、この
絶縁膜１４とは異なる種類の絶縁膜で第２の側壁絶縁膜
を形成することに特徴がある。これにより、拡散層９と
ゲート電極２との間の距離を調節することができ、トラ
ンジスタの実効チャネル長を確保することができ、トラ
ンジスタの性能の劣化を防止することができる。

【０１２０】更に、コンタクトホール１２を形成する場
合には、このコンタクトホール１２の領域の絶縁層７及
び第２の側壁絶縁膜１４を除去することができる。従っ
て、コンタクトホール１２の面積を十分確保することが
でき、コンタクト抵抗の増加を防止することができる。

【０１２１】又、この第６実施形態によればゲート酸化
保護膜として絶縁膜１４を用い、層間絶縁膜と同種の膜
である絶縁膜（側壁絶縁膜）７をイオン注入マスクとし
て用いている。これにより、コンタクトホールを形成す
るためにレジストが塗布されても、このレジストによる
不純物の拡散を防止することができる。

【０１２２】又、ソース／ドレイン拡散層を、側壁絶縁
膜７の膜厚とは無関係に設定することが可能となる。

【０１２３】次に、この発明の第７実施形態を図１２
（ａ）〜（ｃ）を参照して説明する。

【０１２４】この第７実施形態は、前述した第１実施形
態と基本的には同じ工程であるが、絶縁層７の堆積量、
即ち、膜厚が異なっている。

【０１２５】図１２（ａ）に示されるように、ゲート電
極２及び絶縁膜４の側壁には側壁絶縁膜６が形成される
（第１実施形態，図１（ａ））。この後、ＢＰＳＧ膜等
の絶縁層７が堆積されるが、前記第１実施形態では図１
（ｂ）に示されるように、ゲート間を埋めない程度に堆
積される。一方、この第７実施形態では、絶縁層７は、
図１２（ｂ）に示されるようにゲート間を埋めるように
堆積される。

【０１２６】絶縁層７が堆積された後の工程は、前記第
１実施形態と同様であり、図１２（ｃ）に示されるよう
に層間絶縁膜１０が堆積される。

【０１２７】この第７実施形態では、前述したように、
前記第１実施形態に比べて膜厚が厚い。従って、後に、
レジスト膜１１等が塗布されても、半導体基板１００に
対する不純物の影響を、前記第１実施形態に比較してよ
り少なくすることができる。

【０１２８】次に、この発明に係る第８実施形態を図１
３（ａ）〜（ｃ）を参照して説明する。

【０１２９】この第８実施形態は、前述した第７実施形
態に類似した工程を経るが、図面に示されるように、絶
縁層７の下層に絶縁膜１４が設けられているところが特
徴である。

【０１３０】図１３（ａ）に示されるように、ゲート電
極２及び絶縁膜４の側壁には側壁絶縁膜６が形成される
（第１実施形態，図１（ａ））。この後、ＳｉＮ膜等を
用いて絶縁膜１４が形成され、更にこの絶縁膜１４上に
ＢＰＳＧ等を用いて絶縁層７が堆積される。但し、この
絶縁層７は、図１３（ｂ）に示されるようにゲート間を
埋めるように堆積される。

【０１３１】絶縁層７が堆積された後の工程は、前記第
１実施形態と同様であり、図１３（ｃ）に示されるよう
に層間絶縁膜１０が堆積される。

【０１３２】この第８実施形態によれば、前記第７実施
形態と同様に前記第１実施形態に比べて絶縁層７が厚
く、更に、絶縁層７の下層には、この絶縁層とは異なる
材料の絶縁膜１４が形成されている。

【０１３３】従って、後に、コンタクトホール形成のた
めに、レジスト膜１１等が塗布されても、半導体基板１
００に対する不純物の影響を少なく抑えることができ
る。

【０１３４】次に、前述した各種実施形態を用いて、周
辺回路部とセル部とを含む、ＤＲＡＭに代表される半導
体装置全体の製造方法の各種実施形態を説明する。ここ
では、半導体装置の周辺回路部とセル部とを対比させて
説明する。

【０１３５】一般に、ＤＲＡＭ等の半導体記憶素子で
は、メモリセルを集積するコア領域（セル部）のパター
ン密度は非常に高いが、例えばこれらのメモリセルを駆
動する周辺回路領域（周辺回路部）のパターン密度は低
い。また、パターン密度が低い領域に形成されるトラン
ジスタは、チャネル部分とコンタクトホールとの間の距
離が一般に長いため、この部分の寄生抵抗を低減するた
めに、深いソースまたはドレイン拡散層を形成すること
が望ましい。一方、パターン密度が高い領域に形成され
るトランジスタは、短チャネル効果の抑制および素子分
離耐圧の向上のために、一般に浅いソースまたはドレイ
ン拡散層を形成することが望ましい。

【０１３６】先ず、第９実施形態を図１４（ａ）〜
（ｆ），図１５（ａ）〜（ｄ）を参照して説明する。こ
れらの図面には、それぞれ、左側にセル部の、右側に周
辺回路部の断面図を示す。即ち、図１４（ａ），
（ｃ），（ｅ），図１５（ａ），（ｃ）は、セル部を、
図１４（ｂ），（ｄ），（ｆ），図１５（ｂ），（ｄ）
は周辺回路部を示す。

【０１３７】この第９実施形態では、このように異なる
構造を有するトランジスタを、前述した第４実施形態を
用いて簡単に形成する。

【０１３８】まず、前述の第４実施形態と同様にして、
ゲート電極２を加工し、ソースまたはドレイン拡散層８
を形成する。図１４（ａ），（ｂ）は、この段階におけ
る半導体装置の断面を示す。

【０１３９】次に、前述の第４実施形態と同様にして、
例えばＢＰＳＧ膜等の絶縁層７を全面に堆積する。次
に、第４実施形態と異なり、全面にレジスト膜１１を塗
布し、フォトリソグラフィ技術を用いて、図１４
（ｃ），（ｄ）の周辺回路部の断面図に示されるよう
に、深いソースまたはドレイン拡散層９を形成する周辺
回路部のレジスト膜１１を除去する。続いて、例えばイ
オン注入法により、例えばヒ素等の不純物を、絶縁層７
を通して基板１００の深いソースまたはドレイン拡散層
を形成する領域に添加する。図１４（ｃ），（ｄ）はこ
の段階におけるセル部及び周辺回路部の半導体装置の断
面を示す。この後、レジスト膜１１を除去し、適宜熱処
理を行い、拡散層９を形成する。

【０１４０】この時、前述のように寄生抵抗を低減する
目的で拡散層９を形成する場合は、拡散層９は、例えば
拡散層８より深く形成することが望ましい。この場合、
ゲート電極２の側壁に形成された絶縁層７がマスクとな
って深いソースまたはドレイン拡散層９のためのイオン
注入が行われるので、拡散層９はゲート電極２の下方内
側へ深く拡散することがなく、実効チャネル長を低減し
ない。

【０１４１】この後、全面に層間絶縁膜１０を堆積し、
必要であれば平坦化を行う。次に、全面にレジスト膜１
１’を塗布し、フォトリソグラフィ技術を用いて、セル
部の、ゲート電極２に自己整合的に形成されるコンタク
トホール部分に対応する開口部をレジスト膜１１’に形
成する。例えばＲＩＥ等の異方性エッチング技術を用い
て層間絶縁膜１０および絶縁層７をエッチングして、ゲ
ート絶縁膜１を露出し、開口部１２を形成する。図１４
（ｅ），（ｆ）は、この段階における半導体装置の断面
を示す。この時、前記第４実施形態で述べたように、層
間絶縁膜１０および絶縁層７に対するエッチング速度
が、絶縁膜４およびゲート絶縁膜１に対するエッチング
速度に比べて大きくなるように、エッチング条件を設定
することが望ましい。こうして、ゲート電極２と配線層
１３とが短絡することと、基板１００がエッチングによ
り損傷を受けることとを防止できる。

【０１４２】さらに、レジスト膜１１’を除去し、全面
にレジスト１１膜’’を塗布する。フォトリソグラフィ
技術を用いて、周辺回路部の、ゲート電極２に自己整合
的に形成する必要のないコンタクトホール部分に対応す
る開口部をレジスト膜１１’’に形成する。例えばＲＩ
Ｅ等の異方性エッチング技術を用いて層間絶縁膜１０お
よび絶縁層７をエッチングして、ゲート絶縁膜１を露出
し、開口部１２’を形成する。図１５（ａ），（ｂ）
は、この段階における半導体装置の断面を示す。この時
は、層間絶縁膜１０および絶縁層７に対するエッチング
速度が、ゲート絶縁膜１に対するエッチング速度に比べ
て大きくなるように、エッチング条件を設定することが
望ましい。このようにして、基板１００がエッチングに
より損傷を受けることを防止できる。

【０１４３】この後、レジスト膜１１’’を除去し、前
記第４実施形態と同様にして、開口部１２および開口部
１２’’の側壁に絶縁膜６’を形成し、ゲート絶縁膜１
を除去し、配線層１３を形成する。図１５（ｃ），
（ｄ）は、この段階における半導体装置のセル部及び周
辺回路部の断面を示す。

【０１４４】以上のように、この第９実施形態では、例
えば周辺回路部等のパターン密度の低い領域に形成され
るトランジスタのみに、深いソースまたはドレイン拡散
層９を形成することに特徴がある。

【０１４５】このような拡散層９を形成することによ
り、周辺回路部のトランジスタの寄生抵抗を低減するこ
とができる。また、この拡散層９を形成する際、前述の
第４実施形態と同様に、ゲート電極２の側壁の絶縁膜７
がイオン注入のマスクとなる。そのため、拡散層９によ
りトランジスタの実効チャネル長が短くなることを防ぐ
ことができる。

【０１４６】また、この第９実施形態では、イオン注入
のマスクとして使用された絶縁層７を、コンタクトホー
ル１２を開口する時に、層間絶縁膜１０と共に除去する
ため、コンタクトホール１２領域の面積が縮小すること
を防止することができる。特に、本実施形態に示すよう
に、パターン密度の高い領域（セル部）と低い領域（周
辺回路部）が混在する場合には、パターン密度の高い領
域に形成されたトランジスタのコンタクトホールの面積
を大きくして、コンタクト抵抗を低減することが可能と
なり、高性能の半導体装置を製造することが可能とな
る。

【０１４７】さらにこの第９実施形態では、ゲート電極
２に対して自己整合的に形成されるコンタクトホール１
２と、それ以外のコンタクトホール１２’を、それぞれ
別個のエッチングにより形成している。そのため、それ
ぞれのエッチング条件を別個に設定することができ、ゲ
ート電極２上の絶縁膜４や基板１００のエッチングを防
止することができる。コンタクトホール１２、１２’を
同時に開口する場合に比べて、ゲート電極２と配線層１
３との短絡や基板１００の損傷などの問題を、より容易
に避けることができる。

【０１４８】また、絶縁層７と層間絶縁膜１０が同一の
材料で形成されていると、コンタクトホール１２を開口
する工程とコンタクトホール１２’を開口する工程にお
いて、エッチングを容易に行うことができる。よって、
これらの膜を同一の材料で形成することが望ましい。

【０１４９】次にこの発明の第１０実施形態を図１６
（ａ）〜（ｄ）を参照して説明する。

【０１５０】前述の第９実施形態ではセル部のコンタク
トホールと周辺回路部のコンタクトホールを別個にエッ
チングすることによって形成している。一方、この第１
０実施形態では、パターン密度が高い領域（セル部）と
低い領域（周辺回路部）が混在する半導体装置におい
て、それらの領域のコンタクトホール１２およびコンタ
クトホール１２’の開口を同時に行う。図１６には、前
記図１４及び図１５と同様に、左側にセル部、右側に周
辺回路部を示す。即ち、図１６（ａ），（ｃ）はセル部
を、図１６（ｂ），（ｄ）は周辺回路部を示す。

【０１５１】この第１０実施形態では、層間絶縁膜１０
を形成する工程までは上述の第９実施形態と同様である
ので詳細な説明は省略する。次に、レジスト膜１１を全
面に塗布し、フォトリソグラフィ技術を用いて、セル部
のコンタクトホール部分と周辺回路部のコンタクトホー
ル部分に対応する開口部をレジスト膜１１に形成する。
ここでは、層間絶縁膜１０及び絶縁膜７をエッチング
し、開口部１２、１２’を形成する。図１６（ａ），
（ｂ）はこの段階における半導体装置のセル部及び周辺
回路部それぞれの断面を示す。前記第８実施形態では、
周辺回路部のコンタクトホール１２’は、ゲート電極２
に対して自己整合的に形成されなかったが、本実施形態
では、パターン密度によらずコンタクトホール１２、１
２’共に、ゲート電極２に対して自己整合的に形成され
る。

【０１５２】この後、前記第８実施形態と同様に、開口
部１２、１２’の側壁に絶縁膜６’を形成し、配線層１
３を形成する。図１６（ｃ），（ｄ）は、この段階にお
ける半導体装置のセル部及び周辺回路部それぞれの断面
を示す。

【０１５３】このように、この第９実施形態では、周辺
回路部、即ちパターン密度の低い領域においてもコンタ
クトホール１２’をゲート電極２に自己整合的に形成す
ることに特徴がある。これにより、セル部、即ちパター
ン密度が高い領域にコンタクトホールを開口するときの
エッチング条件と、周辺回路部にコンタクトホールを開
口するときのエッチング条件とを同一にすることができ
る。このため、前述の第９実施形態では２回に分けて形
成されていたコンタクトホールを１回で形成することが
可能となり、工程を簡略にすることができる。

【０１５４】なお、前述の第９実施形態においても、ゲ
ート電極に自己整合的に形成されるコンタクトホールと
ゲート電極に自己整合的ではなく形成されるコンタクト
ホールとを、同一のエッチング条件を用いて開口するこ
とができる場合には、これらのコンタクトホールを同時
に形成しても良い。

【０１５５】次に、この発明の第１１実施形態を図１７
（ａ）〜（ｄ）を参照して説明する。

【０１５６】この第１１実施形態では、パターン密度が
高いセル部とパターン密度が低い周辺回路部とが混在す
る半導体装置の拡散層９を、前述の第２実施形態と同様
に、より容易に形成するものである。図１７（ａ）〜
（ｄ）に示される半導体装置の断面図は、前記図１４〜
図１６の各図面と同様に、左側にセル部、右側に周辺回
路部を示す。即ち、図１７（ａ），（ｃ）はセル部を、
図１７（ｂ），（ｄ）は周辺回路部を示す。

【０１５７】第１１実施形態では、前述の第９実施形態
と同様にして、ゲート電極２、拡散層８、絶縁層７が形
成される。更に、全面にレジスト膜１１を塗布し、フォ
トリソグラフィ技術を用いて拡散層９を形成する領域、
即ち周辺回路部のレジストを除去する。

【０１５８】この後、前記第９実施形態と異なり、第２
実施形態と同様にして、例えばＲＩＥ等の異方性エッチ
ング技術を用いて、絶縁層７をエッチングする。図１７
（ａ），（ｂ）は、この段階における半導体装置の断面
を示す。このエッチングにより、拡散層９を形成する領
域のゲート絶縁膜１を露出しても構わないし、同図に示
されるように、絶縁層７を残存させても構わない。次
に、例えばイオン注入法により、ヒ素等の不純物を基板
１００の拡散層９を形成する領域に添加する。この後、
適宜熱処理を行い拡散層９を形成する。

【０１５９】この後、前述の第９実施形態と同様に、層
間絶縁膜１０、コンタクトホール１２及び１２’、側壁
絶縁膜６’、配線層１３を形成する。図１７（ｃ），
（ｄ）は、この段階における半導体装置のセル部及び周
辺回路部それぞれの断面を示す。

【０１６０】前述の第９実施形態では、拡散層９を形成
するために、不純物を絶縁層７を通して基板１００にイ
オン注入する必要があり、絶縁層７の膜厚が厚い場合に
は、イオン注入の加速電圧を非常に高くする必要があ
る。このため、不純物が基板１００に到達しない可能性
があったり、深い拡散層９を形成することが困難な場合
がある。それに対し、この第１１実施形態によれば、異
方性エッチング技術により、ゲート電極７の側壁には絶
縁層７を残存させ、拡散層９を形成する領域上の絶縁層
７をエッチングすることができる。そのため、前述の第
９実施形態と比べて、深い拡散層９を容易に形成するこ
とができる。

【０１６１】なお、この第１１実施形態では、レジスト
膜１１を塗布しパターニングした後に絶縁層７のエッチ
ングを行ったが、この順序は逆にして絶縁膜７をエッチ
ングした後にレジスト膜１１を形成してもよい。

【０１６２】次に、この発明の第１２実施形態を図１８
（ａ）〜（ｆ），図１９（ａ）〜（ｄ），図２０（ａ）
〜（ｄ）を参照して説明する。これらの図面では、前記
第９〜第１１実施形態において用いたように、左側にセ
ル部を、右側に周辺回路部を示す。即ち、図１８
（ａ），（ｃ），（ｅ），図１９（ａ），（ｃ），図２
０（ａ），（ｃ）はセル部を、図１８（ｂ），（ｄ），
（ｆ），図１９（ｂ），（ｄ），図２０（ｂ），（ｄ）
は周辺回路部を示す。

【０１６３】この第１２実施形態では、半導体装置のセ
ル部に対しては前記第７実施形態を適用し、周辺回路部
に対しては前記第６実施形態を適用する。

【０１６４】先ず、シリコン基板である半導体基板１０
０上に、ゲート絶縁膜１を形成する。このゲート絶縁膜
１に、ゲート電極材料を堆積しこのゲート電極材料上に
酸化膜３を形成し、その上部に窒化膜等の絶縁膜４を堆
積する。

【０１６５】この後、ゲートのパターニングを行った上
で、異方性エッチング技術とを用いて、絶縁膜４とゲー
ト電極材料とをエッチングして、ゲート電極２を形成す
る。さらに、後酸化膜３’をゲート電極２の側面に形成
する。

【０１６６】次に、絶縁性膜を用いて第１の側壁絶縁膜
６を形成し、例えばイオン注入法によりヒ素等の不純物
を基板１００に添加して、ソースまたはドレイン拡散層
（第１のsource/drain拡散層）８を形成する。この時の
半導体装置のセル部及び周辺回路部の断面を図１８
（ａ），（ｂ）に示す。尚、前記ソース又はドレイン拡
散層８の形成は、前記側壁絶縁膜６の形成前に行っても
良い。

【０１６７】次に、例えばＳｉＮ膜等の絶縁膜１４を全
面に堆積した後、更に、この絶縁膜１４とは異なる種類
の材料で、例えばＢＰＳＧ等を用いた絶縁膜７が堆積さ
れる。但し、この絶縁膜７は、セル部のゲート間が埋ま
り、且つ周辺回路部のゲート間は埋まらない程度の厚さ
で堆積される。この段階の半導体装置のセル部及び周辺
回路部を図１８（ｃ），（ｄ）に示す。

【０１６８】この後、周辺回路部に対してエッチングを
行い、絶縁膜７をエッチングして第２の側壁絶縁膜７を
形成する。この際、全面にレジスト膜１１を塗布し、フ
ォトリソグラフィ技術を用いて、周辺回路部のみ、レジ
スト膜１１が除去される。この段階におけるセル部及び
周辺回路部の半導体装置の断面を図１８（ｅ），（ｆ）
に示す。

【０１６９】更に、例えばイオン注入法により、例えば
ヒ素等の不純物を、絶縁層７を通して基板１００の周辺
回路部に添加する。この後、レジスト膜１１を除去し、
適宜熱処理を行い、拡散層９を形成する。図１９
（ａ），（ｂ）はこの段階におけるセル部及び周辺回路
部の半導体装置の断面を示す。

【０１７０】この後、全面に層間絶縁膜１０を堆積し、
必要であれば平坦化を行う。次に、全面にレジスト膜１
１’を塗布し、フォトリソグラフィ技術を用いて、セル
部の、ゲート電極２に自己整合的に形成されるコンタク
トホール部分に対応する開口部をレジスト膜１１’に形
成する。例えばＲＩＥ等の異方性エッチング技術を用い
て層間絶縁膜１０および絶縁層７をエッチングして、ゲ
ート絶縁膜１を露出し、開口部１２を形成する。この
後、接続孔領域のゲート絶縁膜１を除去して基板１００
を露出する。図１９（ｃ），（ｄ）は、この段階におけ
る半導体装置の断面を示す。この時、層間絶縁膜１０お
よび絶縁膜１４に対するエッチング速度が、絶縁膜４お
よびゲート絶縁膜１に対するエッチング速度に比べて大
きくなるように、エッチング条件を設定することが望ま
しい。こうして、ゲート電極２と配線層１３とが短絡す
ることと、基板１００がエッチングにより損傷を受ける
こととを防止できる。

【０１７１】さらに、レジスト膜１１’を除去し、再
度、全面にレジスト１１膜’’を塗布する。フォトリソ
グラフィ技術を用いて、周辺回路部の、ゲート電極２に
自己整合的に形成する必要のないコンタクトホール部分
に対応する開口部をレジスト膜１１’’に形成する。例
えばＲＩＥ等の異方性エッチング技術を用いて層間絶縁
膜１０および絶縁層７をエッチングして、ゲート絶縁膜
１を露出し、開口部１２’を形成する。この後、接続孔
領域のゲート絶縁膜１を除去して基板１００を露出す
る。図２０（ａ），（ｂ）は、この段階における半導体
装置の断面を示す。この時は、層間絶縁膜１０および絶
縁層７に対するエッチング速度が、ゲート絶縁膜１に対
するエッチング速度に比べて大きくなるように、エッチ
ング条件を設定することが望ましい。このようにして、
基板１００がエッチングにより損傷を受けることを防止
できる。

【０１７２】この後、レジスト膜１１’’を除去し、開
口部１２および開口部１２’’の側壁に絶縁膜６’を形
成する。この後、周辺回路部の開口部１２’’に露出す
るゲート絶縁膜１を除去し、配線層１３を形成する。図
２０（ｃ），（ｄ）は、この段階における半導体装置の
セル部及び周辺回路部の断面を示す。

【０１７３】以上のこの第１２実施形態によれば、半導
体装置のセル部は前述した第７実施形態による、周辺回
路部は第６実施形態による特徴を備えるように形成され
る。

【０１７４】従って、セル部では、コンタクトホール形
成のために、レジスト膜が塗布されても、半導体基板１
００に対する不純物の影響を少なく抑えることができ
る。又、周辺回路部では、コンタクトホールを形成する
ためにレジストが塗布されても、このレジストによる不
純物の拡散を防止することができる。又、ソース／ドレ
イン拡散層を、側壁絶縁膜７の膜厚とは無関係に設定す
ることが可能となる。更には、コンタクトホール形成時
には、側壁絶縁膜７が除去されるため、コンタクトホー
ルの面積を十分に確保することができる。

【０１７５】次に、この発明に係る第１３実施形態を図
２１（ａ）〜（ｄ）を参照して説明する。

【０１７６】この第１３実施形態は、前述した第１２実
施形態の周辺回路部に対してもＳＡＣを適用したもので
ある。従って、前記図１９（ｃ），（ｄ）に示される工
程までは、前述した第１２実施形態と同様となるので詳
細な説明は省略する。

【０１７７】セル部に対してコンタクトホールが形成さ
れ、ゲート酸化膜が除去された後、レジスト膜１１’’
が塗布され、周辺回路部に対して開口部１２’が自己整
合的に形成される。更に、開口部１２’に露出するゲー
ト酸化膜１が除去される。この工程の図面を図２１
（ａ），（ｂ）に示す。

【０１７８】この後、配線層１６が図２１（ｃ），
（ｄ）に示されるように形成される。

【０１７９】次に、この発明の第１４実施形態を図２２
（ａ）〜（ｄ）を参照して説明する。

【０１８０】この第１４実施形態は、前述した第１２実
施形態のセル部及び周辺回路部に対して動じにコンタク
トホールを形成することを特徴とする。従って、前記図
１９（ａ），（ｂ）に示される工程までは、前述した第
１２実施形態と同様であるので詳細な説明は省略する。

【０１８１】周辺回路部に拡散層９が形成された後、レ
ジスト膜１１’’が塗布され、周辺回路部及びセル部双
方に対して開口部１２，１２’が自己整合的に同時に形
成される。こ後、露出したゲート酸化膜１がエッチング
される。この工程の図面を図２２（ａ），（ｂ）に示
す。

【０１８２】この後、配線層１６が図２２（ｃ），
（ｄ）に示されるように形成される。

【０１８３】次に、この発明に係る第１５実施形態を図
２３（ａ）〜（ｆ），図２４（ａ）〜（ｄ）を参照して
説明する。

【０１８４】尚、ここでは、周辺回路部において形成さ
れるトランジスタが、ｎチャネル又はｐチャネルのいず
れかのみであることを仮定する。

【０１８５】この第１５実施形態では、前記第１２実施
形態と同様に、半導体装置のセル部に対しては前記第８
実施形態を適用し、周辺回路部に対しては前記第６実施
形態を適用する。

【０１８６】図２３（ａ），（ｂ）に示される図面は、
前述した第１２実施形態と同様の過程で形成された半導
体装置の断面図を示す。

【０１８７】次に、前述の第６実施形態と同様にして、
例えばＳｉＮ膜等の絶縁膜１４を全面に堆積し、この上
にＢＰＳＧ等を用いて絶縁層７を形成する。但し、この
絶縁層７は、セル部のゲート間が埋まり、且つ周辺回路
部のゲート間は埋まらない程度の厚さで堆積される。こ
の段階の半導体装置のセル部及び周辺回路部を図２３
（ｃ），（ｄ）に示す。

【０１８８】この後、周辺回路部の絶縁層７に対してエ
ッチングを施し、図２３（ｅ），（ｆ）に示されるよう
に、絶縁層７による側壁絶縁膜７を形成する。

【０１８９】この後、レジスト膜などを塗布することな
く、例えばイオン注入法により、例えばヒ素等の不純物
を、絶縁膜１４を通して基板１００の周辺回路部及びセ
ル部に添加する。これにより周辺回路部では拡散層９が
形成されるが、セル部では絶縁層７及び絶縁膜１４がマ
スクとなり拡散層９は形成されない。図２４（ａ），
（ｂ）はこの段階におけるセル部及び周辺回路部の半導
体装置の断面を示す。

【０１９０】この後、前記第１２実施形態と同様にコン
タクトホールを、セル部及び周辺回路部に形成し、露出
したゲート酸化膜を除去して配線層１３を形成する。図
２４（ｃ），（ｄ）は、この段階における半導体装置の
セル部及び周辺回路部の断面を示す。

【０１９１】以上、この第１５実施形態によれば、周辺
回路部において形成されるトランジスタが、ｎチャネル
又はｐチャネルのいずれかのみである場合には、拡散層
９を形成する際に前述した第１２実施形態に比べて、レ
ジスト膜を塗布する必要がなくなる。

【０１９２】次に、この発明の第１６実施形態を図２５
（ａ）〜（ｆ），図２６（ａ）〜（ｄ），図２７（ａ）
〜（ｄ）を参照して説明する。

【０１９３】この第１６実施形態では、前記第１２実施
形態において、絶縁膜７がセル部のゲート間を埋めない
ように形成された場合の実施形態である。図２５（ａ）
〜（ｆ），図２６（ａ）〜（ｄ），図２７（ａ）〜
（ｄ）に示される各工程は、前記第１２実施形態の図１
８（ａ）〜（ｆ），図１９（ａ）〜（ｄ），図２０
（ａ）〜（ｄ）における工程と同様であるので詳細な説
明は省略する。

【０１９４】この第１６実施形態によれば、周辺回路部
には前記第６実施形態を適用できる。セル部に対して
は、ゲート間を埋めない程度に絶縁膜７が形成される。

【０１９５】なお、この発明は、上記の実施形態に限定
されることはない。例えば、前述した各実施形態では、
パターン密度の高い領域の拡散層とパターン密度の低い
領域の低濃度拡散層を同時にイオン注入により形成した
が、これらの領域の拡散層をそれぞれ別個の工程で形成
してもよい。

【０１９６】さらに、前記第９実施形態ではこの発明の
第２実施形態に示した方法を用いてパターン密度の高い
領域と低い領域の混在する半導体装置を形成したが、例
えば前記第１２実施形態のように、この発明の第１ない
し第８実施形態に示した方法、もしくはこれらを組み合
わせた方法を用いて、パターン密度の高い領域と低い領
域とが混在する半導体装置を製造することが可能であ
る。

【０１９７】以上のように、前述した実施形態に開示さ
れた方法を適宜組み合わせて実施することが可能であ
り、その趣旨を逸脱しない範囲で種々変形して実施する
ことができる。

【０１９８】なお、この発明をトレンチキャパシタ構造
またはスタックキャパシタ構造のメモリセルを有するＤ
ＲＡＭに適用することも可能である。この場合、一般に
メモリセル領域のパターン密度は高く、メモリセルを構
成するトランジスタは拡散層９を必要としない。このた
め、前述の実施形態におけるパターン密度の高い領域の
トランジスタの製造方法を適用して、メモリセルを構成
するトランジスタを形成することができる。

【０１９９】

【発明の効果】このように、この発明をＤＲＡＭに適用
することにより、周辺回路等を構成する微細なトランジ
スタの実効チャネル長を確保し、さらに、メモリセル等
のパターン密度の高い領域においてコンタクトホールの
面積を確保することが可能となる。

【図面の簡単な説明】

【図１】この発明の第１実施形態による半導体装置の製
造方法の各工程での半導体装置の構造を示す断面図。

【図２】この発明の第１実施形態による半導体装置の製
造方法の各工程での半導体装置の構造を示す断面図。

【図３】この発明の第１実施形態による半導体装置の製
造方法の各工程での半導体装置の構造を示す断面図。

【図４】この発明の第２実施形態による半導体装置の製
造方法の各工程での半導体装置の構造を示す断面図。

【図５】この発明の第３実施形態による半導体装置の製
造方法の各工程での半導体装置の構造を示す断面図。

【図６】この発明の第４実施形態による半導体装置の製
造方法の各工程での半導体装置の構造を示す断面図。

【図７】この発明の第４実施形態による半導体装置の製
造方法の各工程での半導体装置の構造を示す断面図。

【図８】この発明の第５実施形態による半導体装置の製
造方法の各工程での半導体装置の構造を示す断面図。

【図９】この発明の第５実施形態による半導体装置の製
造方法の各工程での半導体装置の構造を示す断面図。

【図１０】この発明の第６実施形態による半導体装置の
製造方法の各工程での半導体装置の構造を示す断面図。

【図１１】この発明の第６実施形態による半導体装置の
製造方法の各工程での半導体装置の構造を示す断面図。

【図１２】この発明の第７実施形態による半導体装置の
製造方法の各工程での半導体装置の構造を示す断面図。

【図１３】この発明の第８実施形態による半導体装置の
製造方法の各工程での半導体装置の構造を示す断面図。

【図１４】この発明の第９実施形態による半導体装置の
製造方法の各工程での半導体装置の構造を示す断面図。

【図１５】この発明の第９実施形態による半導体装置の
製造方法の各工程での半導体装置の構造を示す断面図。

【図１６】この発明の第１０実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図１７】この発明の第１１実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図１８】この発明の第１２実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図１９】この発明の第１２実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図２０】この発明の第１２実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図２１】この発明の第１３実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図２２】この発明の第１４実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図２３】この発明の第１５実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図２４】この発明の第１５実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図２５】この発明の第１６実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図２６】この発明の第１６実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図２７】この発明の第１６実施形態による半導体装置
の製造方法の各工程での半導体装置の構造を示す断面
図。

【図２８】従来の半導体装置の製造方法の各ステップで
の半導体装置の構造を示す断面図。

【図２９】従来の半導体装置の構造を示す断面図。

【符号の説明】

１…ゲート絶縁膜、２…ゲート電極、３…酸化膜、４，
５，６，６’，７，１４…絶縁膜、８，９…拡散層、１
０…層間絶縁膜、１１…レジスト膜、１２，１２’…接
続孔（コンタクトホール）、１３…配線層、１００…基
板。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 (72)発明者 青木 正身 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (29)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたゲート絶縁膜
   上に、上部に第１の絶縁膜が積層されたゲート電極を形
   成する工程と、 このゲート電極をマスクとして前記半導体基板に第１の
   拡散層を形成する工程と、 前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、 前記側壁絶縁膜を覆うように、第２の絶縁膜を形成する
   工程と、 前記側壁絶縁膜上の第２の絶縁膜をマスクとしてイオン
   注入を行い、前記半導体基板に第２の拡散層を形成する
   工程と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜および前記第２の絶縁膜を選択的にエッ
   チングして前記ゲート電極に自己整合的に開口部を形成
   して、この開口部底部の半導体基板の表面を露出させる
   工程と、 前記露出された半導体基板の表面と接続された配線層を
   形成する工程とを具備することを特徴とする半導体装置
   の製造方法。
2. 【請求項２】 前記開口部を形成する工程は、前記層間
   絶縁膜および前記第２の絶縁膜のエッチング速度が前記
   第１の絶縁膜および前記側壁絶縁膜のエッチング速度に
   比べて速くなるようにエッチング条件を設定する工程を
   含むことを特徴とする請求項１記載の半導体装置の製造
   方法。
3. 【請求項３】 前記第２の絶縁膜を形成する工程により
   前記第２絶縁膜が形成された後、少なくとも前記第２の
   拡散層が形成される領域上の前記第２の絶縁膜を異方性
   エッチングによりエッチングする工程を具備することを
   特徴とする請求項１記載の半導体装置の製造方法。
4. 【請求項４】 前記第２の絶縁膜を形成する工程は、前
   記ゲート絶縁膜、前記第１の絶縁膜、及び前記側壁絶縁
   膜の露出面全面に前記第２の絶縁膜を形成する工程を含
   み、 前記第２の拡散層を形成する工程は、前記第２の絶縁膜
   を通してイオン注入を行い、前記第２の拡散層を形成す
   る工程を含むことを特徴とする請求項１記載の半導体装
   置の製造方法。
5. 【請求項５】 前記半導体装置の製造方法は、前記第２
   の絶縁膜を形成するに先立ち、前記ゲート電極を覆うよ
   うに第３の絶縁膜を全面に形成する工程を具備し、 前記開口部を形成する工程は、前記層間絶縁膜及び前記
   第２の絶縁膜を、これらの絶縁膜に対するエッチング速
   度が前記第３の絶縁膜に対するエッチング速度より大き
   くなるようにエッチングして前記ゲート電極に自己整合
   的に前記第３の絶縁膜を露出する開口部を形成する工程
   を含むことを特徴とする請求項１記載の半導体装置の製
   造方法。
6. 【請求項６】 半導体基板上に形成されたゲート絶縁膜
   上に、上部に第１の絶縁膜が積層されたゲート電極を形
   成する工程と、 このゲート電極をマスクとして前記半導体基板に第１の
   拡散層を形成する工程と、 前記第１の絶縁膜の側面と上面、及び前記ゲート電極の
   側面に、第２の絶縁膜を形成する工程と、 前記ゲート電極の側壁の第２の絶縁膜をマスクとしてイ
   オン注入を行い、前記半導体基板に第２の拡散層を形成
   する工程と、 前記半導体基板上の全面に層間絶縁膜を形成する工程
   と、 前記層間絶縁膜および前記第２の絶縁膜を選択的にエッ
   チングして前記ゲート電極に開口部を形成する工程と、 前記開口部の側壁および前記ゲート電極の側壁に第３の
   絶縁膜を形成し、前記開口部の底部の前記半導体基板の
   表面を露出させる工程と、 前記開口部に導電材料を形成する工程とを具備すること
   を特徴とする半導体装置の製造方法。
7. 【請求項７】 前記第１の拡散層を形成する工程により
   前記第１の拡散層が形成された後、前記第２の絶縁膜を
   形成する工程により前記第２の絶縁膜が形成される前
   に、前記ゲート電極の側壁に側壁絶縁膜を形成する工程
   を具備することを特徴とする請求項６記載の半導体装置
   の製造方法。
8. 【請求項８】 前記開口部を形成する工程は、前記層間
   絶縁膜および前記第２の絶縁膜のエッチング速度が前記
   第１の絶縁膜および前記側壁絶縁膜のエッチング速度に
   比べて速くなるようにエッチング条件を設定する工程を
   含むことを特徴とする請求項６記載の半導体装置の製造
   方法。
9. 【請求項９】 前記第２の絶縁膜を形成する工程により
   前記第２絶縁膜が形成された後、少なくとも前記第２の
   拡散層が形成される領域上の前記第２の絶縁膜を異方性
   エッチングによりエッチングする工程を具備することを
   特徴とする請求項６記載の半導体装置の製造方法。
10. 【請求項１０】 前記第２の絶縁膜を形成する工程は、
    前記ゲート絶縁膜、及び前記第１の絶縁膜の露出面全面
    に前記第２の絶縁膜を形成する工程を含み、 前記第２の拡散層を形成する工程は、前記第２の絶縁膜
    を介してイオン注入を行い、前記第２の拡散層を形成す
    る工程を含むことを特徴とする請求項６記載の半導体装
    置の製造方法。
11. 【請求項１１】 前記第２の絶縁膜を形成するに先立
    ち、前記ゲート電極を覆うように第３の絶縁膜を全面に
    形成する工程を具備し、 前記開口部を形成する工程は、前記層間絶縁膜及び前記
    第２の絶縁膜を、エッチングして前記ゲート電極と前記
    第３の絶縁膜を露出する工程を含むことを特徴とする請
    求項６記載の半導体装置の製造方法。
12. 【請求項１２】 半導体基板上に形成されたゲート絶縁
    膜上に、上部に第１の絶縁膜が積層されたゲート電極を
    形成する工程と、 このゲート電極をマスクとして前記半導体基板に第１の
    拡散層を形成する工程と、 前記ゲート電極の側壁に第１の側壁絶縁膜を形成する工
    程と、 前記第１の側壁絶縁膜を覆うように、第２の絶縁膜を形
    成する工程と、 前記第２の絶縁膜上の、前記ゲート電極の側壁に第２の
    側壁絶縁膜を形成する工程と、 前記第１の側壁絶縁膜上の第２の絶縁膜をマスクとして
    イオン注入を行い、前記半導体基板に第２の拡散層を形
    成する工程と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜、前記第２の絶縁膜、及び前記第２の側
    壁絶縁膜を選択的にエッチングして前記ゲート電極に開
    口部を形成して、この開口部底部の半導体基板の表面を
    露出させる工程と、 前記開口部に導電材料を形成する工程とを具備すること
    を特徴とする半導体装置の製造方法。
13. 【請求項１３】 前記第２の絶縁膜を形成する工程によ
    り前記第２絶縁膜が形成された後、少なくとも前記第２
    の拡散層が形成される領域上の前記第２の絶縁膜をエッ
    チングする工程を具備することを特徴とする請求項１２
    記載の半導体装置の製造方法。
14. 【請求項１４】 前記第２の絶縁膜を形成する工程は、
    前記ゲート絶縁膜、前記第１の絶縁膜、及び前記第１の
    側壁絶縁膜の露出面全面に前記第２の絶縁膜を形成する
    工程を含み、 前記第２の拡散層を形成する工程は、前記第２の絶縁膜
    を通してイオン注入を行い、前記第２の拡散層を形成す
    る工程を含むことを特徴とする請求項１２記載の半導体
    装置の製造方法。
15. 【請求項１５】 前記第２の絶縁膜を形成するに先立
    ち、前記ゲート電極を覆うように第３の絶縁膜を全面に
    形成する工程を具備し、 前記開口部を形成する工程は、前記層間絶縁膜及び前記
    第２の絶縁膜を、エッチングして前記ゲート電極に自己
    整合的に前記第３の絶縁膜を露出する開口部を形成する
    工程を含むことを特徴とする請求項１２記載の半導体装
    置の製造方法。
16. 【請求項１６】 半導体基板上に形成されたゲート絶縁
    膜上の第１領域及び第２領域に、上部に第１の絶縁膜が
    積層されたゲート電極を、前記第１領域におけるゲート
    電極間隔が前記第２領域におけるそれより狭くなるよう
    に形成する工程と、 前記ゲート電極をマスクとして前記半導体基板に第１の
    拡散層を形成する工程と、 前記ゲート電極を覆うように、第２の絶縁膜を形成する
    工程と、 前記側壁絶縁膜上の第２の絶縁膜の内、前記ゲート電極
    の側面に形成された部分をマスクとして、前記第２領域
    のみにイオン注入を行い、前記半導体基板に第２の拡散
    層を形成する工程と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記第１領域の、前記層間絶縁膜および前記第２の絶縁
    膜を選択的にエッチングして前記ゲート電極に第１の開
    口部を形成して、この開口部底部の半導体基板の表面を
    露出させる工程と、 前記第２領域の、前記層間絶縁膜および前記第２の絶縁
    膜を選択的にエッチングして前記ゲート電極に第２の開
    口部を形成して、この開口部底部の半導体基板の表面を
    露出させる工程と、 前記開口部に導電材料を形成する工程とを具備すること
    を特徴とする半導体装置の製造方法。
17. 【請求項１７】 前記第１の開口部を形成する工程と前
    記第２の開口部を形成する工程は、同時に行われ、これ
    により前記第１の開口部と前記第２の開口部が同時に形
    成されることを特徴とする請求項１６記載の半導体装置
    の製造方法。
18. 【請求項１８】 所望の領域上の前記第２絶縁膜を、異
    方性エッチングによりエッチングする工程を具備するこ
    とを特徴とする請求項１６記載の半導体装置の製造方
    法。
19. 【請求項１９】 半導体基板上に形成されたゲート絶縁
    膜上の第１領域及び第２領域に、上部に第１の絶縁膜が
    積層されたゲート電極を、前記第１領域におけるゲート
    電極間隔が前記第２領域におけるそれより狭くなるよう
    に形成する工程と、 前記ゲート電極をマスクとして前記半導体基板に第１の
    拡散層を形成する工程と、 前記ゲート電極の側壁に第１の側壁絶縁膜を形成する工
    程と、 前記第１領域上のゲート電極間がほぼ埋まるように、第
    ２の絶縁膜を形成する工程と、 前記第２領域における、前記ゲート電極の側壁の前記第
    ２の絶縁膜上に第２の側壁絶縁膜を形成する工程と、 前記側壁絶縁膜上の第２の絶縁膜においてゲート電極の
    側面部分をマスクとして、前記第２領域にイオン注入を
    行い、前記半導体基板に第２の拡散層を形成する工程
    と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記第１領域の、前記層間絶縁膜および前記第２の絶縁
    膜を選択的にエッチングして前記ゲート電極に第１の開
    口部を形成して、この開口部底部の半導体基板の表面を
    露出させる工程と、 前記第２領域の、前記層間絶縁膜および前記第２の絶縁
    膜を選択的にエッチングして前記ゲート電極に第２の開
    口部を形成して、この開口部底部の半導体基板の表面を
    露出させる工程と、 前記第１及び第２の開口部に導電材料を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
20. 【請求項２０】 前記第１の開口部を形成する工程と前
    記第２の開口部を形成する工程は、同時に行われ、これ
    により前記第１の開口部と前記第２の開口部が同時に形
    成されることを特徴とする請求項１９記載の半導体装置
    の製造方法。
21. 【請求項２１】 半導体基板と、 前記半導体基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された第１及び第２のゲート
    電極であって、それぞれ第１及び第２の絶縁膜が積層さ
    れている第１及び第２のゲート電極と、 前記第１及び第２のゲート電極の側壁に設けられた側壁
    絶縁膜と、 前記第１及び第２のゲート電極間に形成された配線層
    と、 前記第１の絶縁膜上の所定部分と、前記第１のゲート電
    極の前記配線層側の側壁と反対側の前記側壁絶縁膜とを
    覆う第３の絶縁膜と、 前記第２の絶縁膜上の所定部分と、前記第２のゲート電
    極の前記配線層側の側壁と反対側の前記側壁絶縁膜とを
    覆う第４の絶縁膜と、 第１の拡散層であって、前記第１及び第２のゲート電極
    下に形成されるチャネル形成領域を挟み、前記半導体基
    板の表面側に形成されている第１の拡散層と、 第２の拡散層であって、その前記チャネル形成領域側の
    端部は前記第１の拡散層の前記チャネル形成領域側の端
    部よりも前記チャネル形成領域から離れて位置し、かつ
    その底部は前記第１の拡散層の底部よりも深い第２の拡
    散層とを具備することを特徴とする半導体装置。
22. 【請求項２２】 前記第３の絶縁膜は、前記所定部分の
    厚さが前記側壁絶縁膜における厚さより薄くなるように
    形成されていることを特徴とする請求項２１記載の半導
    体装置。
23. 【請求項２３】 前記複数の側壁絶縁膜の内、前記第１
    のゲート電極と第２のゲート電極の対向する２つの側壁
    絶縁膜上に設けられ、前記配線層に接する第５及び第６
    の絶縁膜と、 前記第３の絶縁膜上に設けられた第１の層間絶縁膜と、 前記第４の絶縁膜上に設けられた第２の層間絶縁膜と、 前記３の絶縁膜及び前記第１の層間絶縁膜と、前記配線
    層との間に設けられた第７の絶縁膜と、 前記４の絶縁膜及び前記第２の絶縁層と、前記配線層と
    の間に設けられた第８の絶縁膜とを具備することを特徴
    とする請求項２１記載の半導体装置。
24. 【請求項２４】 前記第３の絶縁膜上に設けられた第１
    の層間絶縁膜と、 前記第４の絶縁膜上に設けられた第２の層間絶縁膜と、 前記第１の層間絶縁膜、前記第１の絶縁膜、及び前記第
    １のゲート電極と、前記配線層との間に設けられた第５
    の絶縁膜と、 前記第２の層間絶縁膜、前記第２の絶縁膜、及び前記第
    ２のゲート電極と、前記配線層との間に設けられた第６
    の絶縁膜とを具備することを特徴とする請求項２１記載
    の半導体装置。
25. 【請求項２５】 前記第１の絶縁膜上に設けられた第５
    の絶縁膜と、 前記第２の絶縁膜上に設けられた第６の絶縁膜と、 前記第３の絶縁膜上に設けられた第１の層間絶縁膜と、 前記第４の絶縁膜上に設けられた第２の層間絶縁膜と、 前記第１の層間絶縁膜、及び前記第３の絶縁膜と、前記
    配線層との間に設けられた第７の絶縁膜と、 前記第２の層間絶縁膜、及び前記第４の絶縁膜と、前記
    配線層との間に設けられた第８の絶縁膜と、 前記第１のゲート電極の前記配線層側の側壁に設けられ
    た第９の絶縁膜と、 前記第２のゲート電極の前記配線層側の側壁に設けられ
    た第１０の絶縁膜と、 前記第９の絶縁膜と前記配線層との間に設けられた第１
    １の絶縁膜と、 前記第１０の絶縁膜と前記配線層との間に設けられた第
    １２の絶縁膜とを具備することを特徴とする請求項２１
    記載の半導体装置。
26. 【請求項２６】 半導体基板と、 前記半導体基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された第１及び第２のゲート
    電極であって、それぞれ第１及び第２の絶縁膜が積層さ
    れている第１及び第２のゲート電極と、 前記第１のゲート電極の側壁に設けられた第１の側壁絶
    縁膜と、 前記第２のゲート電極の側壁に設けられた第２の側壁絶
    縁膜と、 前記第１及び第２のゲート電極間に形成された配線層
    と、 前記第１の絶縁膜上の所定部分と、前記第１の側壁絶縁
    膜の内、前記第１のゲート電極の前記配線層側の側壁と
    反対側の前記側壁絶縁膜とを覆う第３の絶縁膜と、 前記第２の絶縁膜上の所定部分と、前記第２の側壁絶縁
    膜の内、前記第２のゲート電極の前記配線層側の側壁と
    反対側の前記側壁絶縁膜とを覆う第４の絶縁膜と、 前記第３の絶縁膜上に形成された、第３の側壁絶縁膜
    と、 前記第４の絶縁膜上に形成された、第４の側壁絶縁膜
    と、 第１の拡散層であって、前記第１及び第２のゲート電極
    下に形成されるチャネル形成領域を挟み、前記半導体基
    板の表面側に形成されている第１の拡散層と、 第２の拡散層であって、その前記チャネル形成領域側の
    端部は前記第１の拡散層の前記チャネル形成領域側の端
    部よりも前記チャネル形成領域から離れて位置し、かつ
    その底部は前記第１の拡散層の底部よりも深い第２の拡
    散層とを具備することを特徴とする半導体装置。
27. 【請求項２７】 第１領域と第２領域とを有する半導体
    基板と、 前記半導体基板上に形成されたゲート絶縁膜とを具備
    し、 前記半導体基板の前記第１領域は、 前記ゲート絶縁膜上に形成された第１及び第２のゲート
    電極であって、それぞれ第１及び第２の絶縁膜が積層さ
    れている第１及び第２のゲート電極と、 前記第１及び第２のゲート電極間に形成された配線層
    と、 前記第１の絶縁膜上の所定部分と、前記第１のゲート電
    極の前記配線層側の側壁と反対側の前記側壁とを覆う第
    １の絶縁膜と、 前記第２の絶縁膜上の所定部分と、前記第２のゲート電
    極の前記配線層側の側壁と反対側の前記側壁とを覆う第
    ２の絶縁膜と、 前記第１の絶縁膜上に設けられた第１の層間絶縁膜と、 前記第２の絶縁膜上に設けられた第２の層間絶縁膜と、 前記第１の層間絶縁膜、前記第１の絶縁膜、及び前記第
    １のゲート電極と、前記配線層との間に設けられた第３
    の絶縁膜と、 前記第２の層間絶縁膜、前記第２の絶縁膜、及び前記第
    ２のゲート電極と、前記配線層との間に設けられた第４
    の絶縁膜と、 第１の拡散層であって、前記第１及び第２のゲート電極
    下に形成されるチャネル形成領域を挟み、前記半導体基
    板の表面側に形成されている第１の拡散層とを有し、 前記半導体基板の第２領域は、 前記ゲート絶縁膜上に、前記配線層を挟むように、前記
    第１領域に比べてゲート電極間が広くなるように形成さ
    れた第３及び第４のゲート電極であって、それぞれ第５
    及び第６の絶縁膜が積層されている第３及び第４のゲー
    ト電極と、 前記第３のゲート電極を覆う第７の絶縁膜と、 前記第４のゲート電極を覆う第８の絶縁膜と、 前記第７の絶縁膜上に設けられた第３の層間絶縁膜と、 前記第８の絶縁膜上に設けられた第４の層間絶縁膜と、 前記第３の層間絶縁膜、及び前記第７の絶縁膜と、前記
    配線層との間に設けられた第９の絶縁膜と、 前記第４の層間絶縁膜、及び前記第８の絶縁膜と、前記
    配線層との間に設けられた第１０の絶縁膜と、 第２の拡散層であって、前記第３及び第４のゲート電極
    下に形成されるチャネル形成領域を挟み、前記半導体基
    板の表面側に形成されている第２の拡散層と、 第３の拡散層であって、その前記チャネル形成領域側の
    端部は前記第２の拡散層の前記チャネル形成領域側の端
    部よりも前記チャネル形成領域から離れて位置し、かつ
    その底部は前記第２の拡散層の底部よりも深い第３の拡
    散層とを有することを特徴とする半導体装置。
28. 【請求項２８】 前記第７の絶縁膜は、前記第５の絶縁
    膜上の所定部分と、前記第３のゲート電極の前記配線層
    側の側壁と反対側の前記側壁とを覆い、 前記第８の絶縁膜は、前記第６の絶縁膜上の所定部分
    と、前記第４のゲート電極の前記配線層側の側壁と反対
    側の前記側壁とを覆い、 前記第９の絶縁膜は、前記第３の層間絶縁膜、前記第７
    の絶縁膜、及び前記第３のゲート電極と、前記配線層と
    の間に設けられ、 前記第１０の絶縁膜は、前記第４の層間絶縁膜、前記第
    ８の絶縁膜、及び前記第４のゲート電極と、前記配線層
    との間に設けられることを特徴とする請求項２７記載の
    半導体装置。
29. 【請求項２９】 第１領域と第２領域とを有する半導体
    基板と、 前記半導体基板上に形成されたゲート絶縁膜とを具備
    し、 前記半導体基板の前記第１領域は、 前記ゲート絶縁膜上に形成された第１及び第２のゲート
    電極であって、それぞれ第１及び第２の絶縁膜が積層さ
    れている第１及び第２のゲート電極と、 前記第１及び第２のゲート電極の側壁に設けられた第１
    の複数の側壁絶縁膜と、 前記第１及び第２のゲート電極間に形成された配線層
    と、 前記第１の絶縁膜上の所定部分と、前記第１の複数の側
    壁絶縁膜の内、前記第１のゲート電極の前記配線層側の
    側壁と反対側の前記側壁絶縁膜とを覆う第３の絶縁膜
    と、 前記第２の絶縁膜上の所定部分と、前記第１の複数の側
    壁絶縁膜の内、前記第２のゲート電極の前記配線層側の
    側壁と反対側の前記側壁絶縁膜とを覆う第４の絶縁膜
    と、 第１の拡散層であって、前記第１及び第２のゲート電極
    下に形成されるチャネル形成領域を挟み、前記半導体基
    板の表面側に形成されている第１の拡散層とを有し、 前記半導体基板の前記第２領域は、 前記ゲート絶縁膜上に、前記配線層を挟むように、前記
    第１領域に比べてゲート電極間が広くなるように形成さ
    れた第３及び第４のゲート電極であって、それぞれ第５
    及び第６の絶縁膜が積層されている第３及び第４のゲー
    ト電極と、 前記第３のゲート電極の側壁に設けられた第２の側壁絶
    縁膜と、 前記第２のゲート電極の側壁に設けられた第３の側壁絶
    縁膜と、 前記第５の絶縁膜上の所定部分と、前記第２の側壁絶縁
    膜の内、前記第３のゲート電極の前記配線層側の側壁と
    反対側の前記側壁絶縁膜とを覆う第７の絶縁膜と、 前記第６の絶縁膜上の所定部分と、前記第３の側壁絶縁
    膜の内、前記第４のゲート電極の前記配線層側の側壁と
    反対側の前記側壁絶縁膜とを覆う第８の絶縁膜と、 前記第７の絶縁膜上に形成された、第４の側壁絶縁膜
    と、 前記第８の絶縁膜上に形成された、第５の側壁絶縁膜
    と、 第２の拡散層であって、前記第３及び第４のゲート電極
    下に形成されるチャネル形成領域を挟み、前記半導体基
    板の表面側に形成されている第２の拡散層と、 第３の拡散層、その前記チャネル形成領域側の端部は前
    記第１の拡散層の前記チャネル形成領域側の端部よりも
    前記チャネル形成領域から離れて位置し、かつその底部
    は前記第２の拡散層の底部よりも深い第３の拡散層とを
    有することを特徴とする半導体装置。