JPH0338034A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0338034A JPH0338034A JP17331489A JP17331489A JPH0338034A JP H0338034 A JPH0338034 A JP H0338034A JP 17331489 A JP17331489 A JP 17331489A JP 17331489 A JP17331489 A JP 17331489A JP H0338034 A JPH0338034 A JP H0338034A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- film
- exposed
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 7
- 239000001301 oxygen Substances 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000007772 electrode material Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 9
- 230000007423 decrease Effects 0.000 abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、更に詳しくは
シリコン基板上に配設されたゲート電極における酸化シ
リコン膜のサイドウオール形成技術に関するものである
。
シリコン基板上に配設されたゲート電極における酸化シ
リコン膜のサイドウオール形成技術に関するものである
。
（ロ）従来の技術
現在、ＬＳＩの製造工程においてサイドウ中−ル形成技
術は、ＬＤＤを形成したり、１間を絶縁したり、さらに
は素子を平坦化するなどの目的で用いられている。これ
は、ＬＤＤの形成を例にとると、第２図（ａ）に示すよ
うに、シリコン基板ｌ上にＳ ｉ Ｏ＊のゲート酸化膜
２を介してゲート電極３を形成した後、サイドウオール
形成用シリコン酸化１ｌ１６をＣＶＤ法などにより形成
した後、第２図（ｂ）に示すように、異方性ドライエツ
チングによりゲート電照３の側壁にサイドウオール６ａ
を形成する技術である。この時、異方性ドライエツチン
グは下地のシリコン基板１の表面でストップさせるが、
最近の超ＬＳＩではシリコン基板ｌへの不純物注入層が
浅いため、シリコン酸化膜とシリコンとの還択比を十分
大きくする必要かめる。
術は、ＬＤＤを形成したり、１間を絶縁したり、さらに
は素子を平坦化するなどの目的で用いられている。これ
は、ＬＤＤの形成を例にとると、第２図（ａ）に示すよ
うに、シリコン基板ｌ上にＳ ｉ Ｏ＊のゲート酸化膜
２を介してゲート電極３を形成した後、サイドウオール
形成用シリコン酸化１ｌ１６をＣＶＤ法などにより形成
した後、第２図（ｂ）に示すように、異方性ドライエツ
チングによりゲート電照３の側壁にサイドウオール６ａ
を形成する技術である。この時、異方性ドライエツチン
グは下地のシリコン基板１の表面でストップさせるが、
最近の超ＬＳＩではシリコン基板ｌへの不純物注入層が
浅いため、シリコン酸化膜とシリコンとの還択比を十分
大きくする必要かめる。
（ハ）発明か解決しようとする課題
しかし、第３図に示すように、ゲート電極３の上面にゲ
ート電極パターン用マスクとしての５ｉＯ１膜４を残し
たまま、第２図（ａ）に示したものと同様に、５ｉＣ）
ｙ膜４を含むシリコン基ｖｉ、ｔの全面に、サイドウオ
ール形成用の酸化シリコンを積層して、さらに異方性ド
ライエツチングによりサイドウオール１４を形成する場
合には、上記異方性ドライエツチングにより下地シリコ
ンが露出する際にゲート電極上ではゲート電極加工時に
用いるマスク材のＳ ｉ Ｏを膜４が露出し、その分Ｓ
ｉＯ３の占有面積が、第２図（ｂ）に示すものより増加
するから、下地シリコンの露出面積は小さくなる。
ート電極パターン用マスクとしての５ｉＯ１膜４を残し
たまま、第２図（ａ）に示したものと同様に、５ｉＣ）
ｙ膜４を含むシリコン基ｖｉ、ｔの全面に、サイドウオ
ール形成用の酸化シリコンを積層して、さらに異方性ド
ライエツチングによりサイドウオール１４を形成する場
合には、上記異方性ドライエツチングにより下地シリコ
ンが露出する際にゲート電極上ではゲート電極加工時に
用いるマスク材のＳ ｉ Ｏを膜４が露出し、その分Ｓ
ｉＯ３の占有面積が、第２図（ｂ）に示すものより増加
するから、下地シリコンの露出面積は小さくなる。
その結果、ＳｉＯ＊膜対Ｓｉ選択比は低下するおそれが
ある。
ある。
すなわち、サイドウオールを異方性ドライエツチングに
より形成する時の、Ｓ ｉ Ｏｘ膜対Ｓｉの選択比の下
地Ｓｉ露出面積依存性を示す第４図の特性図において、
下地Ｓｉ露出面積〔下地Ｓｉ露出面積比＝シリコン露出
面積Ｅ／全面積Ａ Ｘ １００（％）］が小さくなると
、上記選択比は低下し、例えば、露出面積１０％では露
出面積５０％時の約５割ら選択比が低下するのが分かる
。
より形成する時の、Ｓ ｉ Ｏｘ膜対Ｓｉの選択比の下
地Ｓｉ露出面積依存性を示す第４図の特性図において、
下地Ｓｉ露出面積〔下地Ｓｉ露出面積比＝シリコン露出
面積Ｅ／全面積Ａ Ｘ １００（％）］が小さくなると
、上記選択比は低下し、例えば、露出面積１０％では露
出面積５０％時の約５割ら選択比が低下するのが分かる
。
なお、この面積比と対選択比の特性図を作成するに際し
て、１３．５６Ｍ）ｌｚのカソードカップルを用いて、
５０５ｃａｎのＣＨＦ３の雰囲気中、５０ ｍＴｏｒｒ
の圧力下、４００ＷのＲＦでおこなった。
て、１３．５６Ｍ）ｌｚのカソードカップルを用いて、
５０５ｃａｎのＣＨＦ３の雰囲気中、５０ ｍＴｏｒｒ
の圧力下、４００ＷのＲＦでおこなった。
従って、第３図に示すように、ゲート電極３の上面にＳ
ｉ ＯＪｉ ４を残したままサイドウオールを形成す
る場合には、必要な選択比を得ることが難しい。
ｉ ＯＪｉ ４を残したままサイドウオールを形成す
る場合には、必要な選択比を得ることが難しい。
本発明は、このような問題点を解消するようになされた
もので、５ｉｎｓ膜対下地Ｓｉ還択比を低下させること
なくサイドウオールを形成するための半導体装置の製造
方法を得ることを目的とするものである。
もので、５ｉｎｓ膜対下地Ｓｉ還択比を低下させること
なくサイドウオールを形成するための半導体装置の製造
方法を得ることを目的とするものである。
（ニ）課題を解決するための手段
この発明は、シリコン基板上にゲート酸化膜を介してゲ
ート電極を形威し、続いてゲート電極のサイドウオール
を形成するに際して、 シリコン基板上に、全面にゲート酸化膜を介してゲート
電極用材料、酸素を含まないマスク材料用の絶縁膜を順
次積層し、続いて、所定のゲート電極用パターンを用い
てエツチングにより上面に上記マスク材料用の絶縁膜を
有するゲート電極部を形成し、次に、全面に、サイドウ
オール形成用絶碌嗅を積層し、しかる後エツチングをお
こなってゲート電極部側壁にサイドウオールを形成する
ことを特徴とする半導体装置の製造方法である。
ート電極を形威し、続いてゲート電極のサイドウオール
を形成するに際して、 シリコン基板上に、全面にゲート酸化膜を介してゲート
電極用材料、酸素を含まないマスク材料用の絶縁膜を順
次積層し、続いて、所定のゲート電極用パターンを用い
てエツチングにより上面に上記マスク材料用の絶縁膜を
有するゲート電極部を形成し、次に、全面に、サイドウ
オール形成用絶碌嗅を積層し、しかる後エツチングをお
こなってゲート電極部側壁にサイドウオールを形成する
ことを特徴とする半導体装置の製造方法である。
すなわち、この発明は、ゲート電極加工時に、酸素を含
まない絶縁膜をマスクとして用いてゲート電極を加工し
、その後サイドウオールを形成するようにしたものであ
る。
まない絶縁膜をマスクとして用いてゲート電極を加工し
、その後サイドウオールを形成するようにしたものであ
る。
具体的には、ゲート電極加工時に用いるマスク材として
、従来のようにシリコン酸化１４［第３図参照］ではな
く、酸素を含まない絶縁膜、例えばシリコン窒化１１５
［第１図（ｃ）参照］などを用いてゲート電極を加工し
、その後酸素を含まない絶縁膜をマスクとしてサイドウ
オールを形成するものである。
、従来のようにシリコン酸化１４［第３図参照］ではな
く、酸素を含まない絶縁膜、例えばシリコン窒化１１５
［第１図（ｃ）参照］などを用いてゲート電極を加工し
、その後酸素を含まない絶縁膜をマスクとしてサイドウ
オールを形成するものである。
（ホ）作用
ゲート電極形成用マスクとして、従来ゲート電極上面を
占有していた５ｉｎｓ膜にかえて酸素を含まない絶縁膜
を用いるようにしたので、ゲート電極側壁に形成される
５ｉｄｅのサイドウオールをエツチングにより形成する
時に、下地シリコンが露出する際、ゲート電極上では５
ｉｎｓ膜にかわって酸素を含まない絶縁膜が露出するた
めに、ゲート電極上面のマスク占有面積分だけＳｉｎ。
占有していた５ｉｎｓ膜にかえて酸素を含まない絶縁膜
を用いるようにしたので、ゲート電極側壁に形成される
５ｉｄｅのサイドウオールをエツチングにより形成する
時に、下地シリコンが露出する際、ゲート電極上では５
ｉｎｓ膜にかわって酸素を含まない絶縁膜が露出するた
めに、ゲート電極上面のマスク占有面積分だけＳｉｎ。
占有面積が減少することから、下地シリコンの露出面積
を大きくでき、５ｔｏｔ膜と下地シリコンの選択比の低
下を防止できる。
を大きくでき、５ｔｏｔ膜と下地シリコンの選択比の低
下を防止できる。
（へ）実施例
以下図面に示す実施例に基づいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
い。
シリコン基板上にゲート酸化膜を介してゲート電極を形
成し、続いてゲート電極のサイドウオールを形成するに
際して、第１図において、まず、シリコン基ｔｉｔ上に
、全面にＳｔｏｗのゲート酸化膜２を介して多結晶シリ
コンのゲート電極用材料、酸素を含まないＳ ｉ ｊＮ
４のマスク材材用の絶縁膜を順次積層し、続いて、所
定のゲート１ｉｔｉ用パターンを有するエツチングマス
ク（図示せず）らしくはフォトレジストを用いてエツチ
ングにより上面にサイドウオールを形成する際のマスク
材料であるＳＩ３Ｎ４の絶縁膜５を有するゲート電極３
を形成し［第１図（ａ）参照］、次に、全面に、Ｓｉｎ
ｇのサイドウオール形成用絶縁膜６を積層し［第１図（
ｂ）参照］、しかる後５ｔｓＮｔ［１５をマスクに異方
性ドライエツチングをおこなってゲート電極３の側壁に
５ｉｄｅのサイドウオール６ａを形成する［第１図（ｃ
）参照］。
成し、続いてゲート電極のサイドウオールを形成するに
際して、第１図において、まず、シリコン基ｔｉｔ上に
、全面にＳｔｏｗのゲート酸化膜２を介して多結晶シリ
コンのゲート電極用材料、酸素を含まないＳ ｉ ｊＮ
４のマスク材材用の絶縁膜を順次積層し、続いて、所
定のゲート１ｉｔｉ用パターンを有するエツチングマス
ク（図示せず）らしくはフォトレジストを用いてエツチ
ングにより上面にサイドウオールを形成する際のマスク
材料であるＳＩ３Ｎ４の絶縁膜５を有するゲート電極３
を形成し［第１図（ａ）参照］、次に、全面に、Ｓｉｎ
ｇのサイドウオール形成用絶縁膜６を積層し［第１図（
ｂ）参照］、しかる後５ｔｓＮｔ［１５をマスクに異方
性ドライエツチングをおこなってゲート電極３の側壁に
５ｉｄｅのサイドウオール６ａを形成する［第１図（ｃ
）参照］。
このように本実施例では、５ｉｓＮａ層をエツチングマ
スクもしくはフォトレジストとゲート電極との間に挟ん
でゲート電極を加工するとともに、ゲート１を圏上面に
、サイドウオール形成用絶縁膜５を堆積し、続いて、全
面に５ｉｎｓを積層した後、異方性ドライエツチングを
行って、下地のシリコン基板ｌが露出する前にゲート電
ｔｉ＋３上にＳｉ ３ Ｎ ａｌｌｌ ｂを露出させる
ようにすることで、サイドウオール６ａの形成時に露出
されるシリコン酸化膜の面積を５ｉａＮ＋膜５の占有面
積分だけ減少でき、Ｓｉｎｇ対シリコン選択比の低下を
防止できる。
スクもしくはフォトレジストとゲート電極との間に挟ん
でゲート電極を加工するとともに、ゲート１を圏上面に
、サイドウオール形成用絶縁膜５を堆積し、続いて、全
面に５ｉｎｓを積層した後、異方性ドライエツチングを
行って、下地のシリコン基板ｌが露出する前にゲート電
ｔｉ＋３上にＳｉ ３ Ｎ ａｌｌｌ ｂを露出させる
ようにすることで、サイドウオール６ａの形成時に露出
されるシリコン酸化膜の面積を５ｉａＮ＋膜５の占有面
積分だけ減少でき、Ｓｉｎｇ対シリコン選択比の低下を
防止できる。
（ト）発明の効果
以上のようにこの発明によれば、サイドウオールを異方
性ドライエツチングをおこなって形成する時、下地シリ
コンが露出する際、ゲート電極上ではＳ・１０！膜にか
わり酸素を含まない絶縁膜が露出するために、ゲート電
極上面を占有していた５ｉｎｓの占有面積分だけ減少す
ることから、下地シリコンの露出面積を大きくでき、ｓ
ｔｏｗ＠と下地シリコンとの選択比の低下を防止できる
効果がある。
性ドライエツチングをおこなって形成する時、下地シリ
コンが露出する際、ゲート電極上ではＳ・１０！膜にか
わり酸素を含まない絶縁膜が露出するために、ゲート電
極上面を占有していた５ｉｎｓの占有面積分だけ減少す
ることから、下地シリコンの露出面積を大きくでき、ｓ
ｔｏｗ＠と下地シリコンとの選択比の低下を防止できる
効果がある。
第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図は一般的なサイドウオール形成法を説明
するための製造工程説明図、第３図は従来例を示す構成
説明図、第４図（ａ）および（ｂ）はそれぞれサイドウ
オールエツチング時のシリコン酸化膜対シリコン選択比
の下地シリコン露出面積依存性を示す特性図およびその
下地シリコン露出面積比を説明するための構成説明図で
ある。 ｌ・・・・・・Ｓｉ基板、 ２・・・・・・Ｓｉ、Ｏｘ膜（ゲート酸化膜）、３・・
・・・・ゲート電極、 ５・・・・・・５ｉｓＮ＋膜（酸素を含まないマスク材
料用の絶縁ｌ１ｌ）、 ６ａ・・・・・・５ｉｄｅのサイドウオール。 第 図 （ａ） 第 図（ｂ） 第 ３ 図
説明図、第２図は一般的なサイドウオール形成法を説明
するための製造工程説明図、第３図は従来例を示す構成
説明図、第４図（ａ）および（ｂ）はそれぞれサイドウ
オールエツチング時のシリコン酸化膜対シリコン選択比
の下地シリコン露出面積依存性を示す特性図およびその
下地シリコン露出面積比を説明するための構成説明図で
ある。 ｌ・・・・・・Ｓｉ基板、 ２・・・・・・Ｓｉ、Ｏｘ膜（ゲート酸化膜）、３・・
・・・・ゲート電極、 ５・・・・・・５ｉｓＮ＋膜（酸素を含まないマスク材
料用の絶縁ｌ１ｌ）、 ６ａ・・・・・・５ｉｄｅのサイドウオール。 第 図 （ａ） 第 図（ｂ） 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、シリコン基板上にゲート酸化膜を介してゲート電極
を形成し、続いてゲート電極のサイドウオールを形成す
るに際して、 シリコン基板上に、全面にゲート酸化膜を介してゲート
電極用材料、酸素を含まないマスク材料用の絶縁膜を順
次積層し、続いて、所定のゲート電極用パターンを用い
てエッチングにより上面に上記マスク材料用の絶縁膜を
有するゲート電極部を形成し、次に、全面に、サイドウ
ォール形成用絶縁膜を積層し、しかる後エッチングをお
こなってゲート電極部側壁にサイドウォールを形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17331489A JPH0338034A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17331489A JPH0338034A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338034A true JPH0338034A (ja) | 1991-02-19 |
Family
ID=15958148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17331489A Pending JPH0338034A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078073A (en) * | 1996-06-19 | 2000-06-20 | Kabushiki Kaisha Toshiba | Semiconductor apparatus formed by SAC (self-aligned contact) method and manufacturing method therefor |
-
1989
- 1989-07-04 JP JP17331489A patent/JPH0338034A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078073A (en) * | 1996-06-19 | 2000-06-20 | Kabushiki Kaisha Toshiba | Semiconductor apparatus formed by SAC (self-aligned contact) method and manufacturing method therefor |
| US6483138B1 (en) | 1996-06-19 | 2002-11-19 | Kabushiki Kaisha Toshiba | Semiconductor apparatus formed by SAC (self-aligned contact) |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6514672B2 (en) | Dry development process for a bi-layer resist system | |
| US6716685B2 (en) | Methods for forming dual gate oxides | |
| JPS6228578B2 (ja) | ||
| JPS6151923A (ja) | ２つのポジテイブフオトレジスト層を重ねる方法 | |
| US5696022A (en) | Method for forming field oxide isolation film | |
| US5403770A (en) | Method for forming a field oxide film in a semiconductor device | |
| JPH0338034A (ja) | 半導体装置の製造方法 | |
| JP3080400B2 (ja) | 半導体装置 | |
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| KR100225060B1 (ko) | 반도체 장치의 제조 방법 | |
| JPS5893270A (ja) | 半導体装置の製造方法 | |
| JPH0369162A (ja) | 半導体装置の製造方法 | |
| JPH09181077A (ja) | 半導体装置およびその製造方法 | |
| KR100310463B1 (ko) | 반도체소자의소자분리막형성방법 | |
| JP3532352B2 (ja) | 半導体装置の製造方法 | |
| JPH0228929A (ja) | 多結晶シリコンの乾式エッチングを利用したｌｏｃｏｓ方法 | |
| JPH065562A (ja) | 半導体薄膜の形成方法 | |
| JPS63257249A (ja) | 半導体装置の製造方法 | |
| KR100364416B1 (ko) | 반도체소자의소자격리방법 | |
| TW408391B (en) | Etching method for dual layer thin film | |
| JPS62234333A (ja) | 微細溝加工用マスクの形成方法 | |
| JPH01244636A (ja) | 半導体装置の製造方法 | |
| JPS61276371A (ja) | 半導体素子の製造方法 | |
| JP2001196463A (ja) | 半導体装置の製造方法 | |
| JPS63257244A (ja) | 半導体装置およびその製造方法 |