JP3080400B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3080400B2 JP3080400B2 JP02337458A JP33745890A JP3080400B2 JP 3080400 B2 JP3080400 B2 JP 3080400B2 JP 02337458 A JP02337458 A JP 02337458A JP 33745890 A JP33745890 A JP 33745890A JP 3080400 B2 JP3080400 B2 JP 3080400B2
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- forming
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の製造方法に関するものであ
り、特にパターンの寸法精度向上に係る半導体装置の製
造方法に関するものである。
り、特にパターンの寸法精度向上に係る半導体装置の製
造方法に関するものである。
［従来の技術］ 半導体基板上に形成されるレジストパターンは、一般
に半導体基板上にゲート電極等のパターンを形成するた
めのエッッチングマスクとして使用されている。以下に
第２図のゲート形成方法を例にして、従来のレジストパ
ターンをマスクとした半導体装置の製造方法を説明す
る。第２図は、従来の半導体装置のゲート形成工程を示
す。断面図において、（１）は基板、（２）は窒化膜
（３）によるストレス緩和のための酸化膜、（３）は酸
化膜（４）を選択酸化するための窒化膜、（４）は分離
酸化膜（７）を形成する時にマスク合わせができるよう
にするための段差を作るための酸化膜、（５）は窒化膜
（６）のストレス緩和のための酸化膜、（６）は分離酸
化膜（７）を選択酸化するための窒化膜、（７）は活性
領域間を分離するための分離酸化膜、（８）はＮウェル
領域、（９）はゲートとなるシリコン膜、（10）はゲー
ト酸化膜、（11）はレジストである。
に半導体基板上にゲート電極等のパターンを形成するた
めのエッッチングマスクとして使用されている。以下に
第２図のゲート形成方法を例にして、従来のレジストパ
ターンをマスクとした半導体装置の製造方法を説明す
る。第２図は、従来の半導体装置のゲート形成工程を示
す。断面図において、（１）は基板、（２）は窒化膜
（３）によるストレス緩和のための酸化膜、（３）は酸
化膜（４）を選択酸化するための窒化膜、（４）は分離
酸化膜（７）を形成する時にマスク合わせができるよう
にするための段差を作るための酸化膜、（５）は窒化膜
（６）のストレス緩和のための酸化膜、（６）は分離酸
化膜（７）を選択酸化するための窒化膜、（７）は活性
領域間を分離するための分離酸化膜、（８）はＮウェル
領域、（９）はゲートとなるシリコン膜、（10）はゲー
ト酸化膜、（11）はレジストである。
次に、従来の半導体装置のゲート形成工程について説
明する。
明する。
始めに第２図（ａ）において、Ｐ型基板（１）上に熱
酸化膜（２）を形成し、その上に窒化膜（３）をCVD法
で形成し、Ｎウェル領域（８）を形成するためにマスク
合わせを行い、窒化膜（３）をエッチングする。次に
（ｂ）図において、リンを注入し、熱拡散を行いなが
ら、熱酸化膜（４）を形成する。ついで（ｃ）図の如
く、窒化膜（３）を除去し、酸化膜をウェットエッチン
グで除去することにより、Ｎウェル領域が形成される。
この時次工程とのマスク合わせを行うために段差が必要
なため、酸化膜（４）の形成が必要である。
酸化膜（２）を形成し、その上に窒化膜（３）をCVD法
で形成し、Ｎウェル領域（８）を形成するためにマスク
合わせを行い、窒化膜（３）をエッチングする。次に
（ｂ）図において、リンを注入し、熱拡散を行いなが
ら、熱酸化膜（４）を形成する。ついで（ｃ）図の如
く、窒化膜（３）を除去し、酸化膜をウェットエッチン
グで除去することにより、Ｎウェル領域が形成される。
この時次工程とのマスク合わせを行うために段差が必要
なため、酸化膜（４）の形成が必要である。
次に、（ｄ）図のように、酸化膜（５）を形成し、そ
の上に窒化膜（６）を形成し、活性領域の分離を行うた
めのマスク合わせを行い、窒化膜（６）をエッチングす
る。さらに（ｅ）図のように、熱酸化を行い、酸化膜
（７）を形成し、窒化膜（６）を除去し、酸化膜（５）
を除去するウェットエッチングを行い分離酸化膜（７）
が形成される。次に（ｆ）図のように、ゲート酸化膜
（10）を熱酸化で形成した後、多結晶シリコン膜（９）
をCVD法で形成する。さらに（ｇ）図の如く、レジスト
（11）を塗布し、さらに（ｈ）図の如く、マスク合わせ
を行なう。最後に（ｉ）図のように、多結晶シリコン
（９）をドライエッチングし、レジスト除去し、ゲート
が形成される。
の上に窒化膜（６）を形成し、活性領域の分離を行うた
めのマスク合わせを行い、窒化膜（６）をエッチングす
る。さらに（ｅ）図のように、熱酸化を行い、酸化膜
（７）を形成し、窒化膜（６）を除去し、酸化膜（５）
を除去するウェットエッチングを行い分離酸化膜（７）
が形成される。次に（ｆ）図のように、ゲート酸化膜
（10）を熱酸化で形成した後、多結晶シリコン膜（９）
をCVD法で形成する。さらに（ｇ）図の如く、レジスト
（11）を塗布し、さらに（ｈ）図の如く、マスク合わせ
を行なう。最後に（ｉ）図のように、多結晶シリコン
（９）をドライエッチングし、レジスト除去し、ゲート
が形成される。
従来の半導体装置の製造方法は以上のように形成され
ていたので、Ｎウェル領域の活性領域と基板上の活性領
域の高さが異なるため、それぞれの領域の活性領域上
で、レジスト膜厚が異なり、そのため、マスク合わせ時
に定在波効果により、レジストの寸法がＮウェル領域上
とウェル以外の領域で異なってしまい、従ってゲートの
寸法の均一性が悪くなってしまうという問題点があっ
た。
ていたので、Ｎウェル領域の活性領域と基板上の活性領
域の高さが異なるため、それぞれの領域の活性領域上
で、レジスト膜厚が異なり、そのため、マスク合わせ時
に定在波効果により、レジストの寸法がＮウェル領域上
とウェル以外の領域で異なってしまい、従ってゲートの
寸法の均一性が悪くなってしまうという問題点があっ
た。
この発明は、上記のような問題点を解消するためにな
されたもので、ゲート寸法の均一性を向上できるような
半導体装置の製造方法を得ることを目的とする。
されたもので、ゲート寸法の均一性を向上できるような
半導体装置の製造方法を得ることを目的とする。
［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、半導体基板
上に段差を生じるパターンを形成する工程と、前記段差
を生じるパターン上に平担化を図るための酸化膜を形成
する工程と、前記酸化膜上に反射防止膜を形成する工程
と、前記反射防止膜上にレジストを形成する工程と、前
記レジストにレジストパターンを形成する工程と、前記
反射防止膜、前記酸化膜をエッチングする工程とを有す
るものである。好ましくは反射防止膜を窒化膜、もしく
は、多結晶シリコン膜、もしくは、金属シリサイドとす
るものである。
上に段差を生じるパターンを形成する工程と、前記段差
を生じるパターン上に平担化を図るための酸化膜を形成
する工程と、前記酸化膜上に反射防止膜を形成する工程
と、前記反射防止膜上にレジストを形成する工程と、前
記レジストにレジストパターンを形成する工程と、前記
反射防止膜、前記酸化膜をエッチングする工程とを有す
るものである。好ましくは反射防止膜を窒化膜、もしく
は、多結晶シリコン膜、もしくは、金属シリサイドとす
るものである。
［作用］ この発明に係る半導体装置の製造方法は、段差を生じ
るパターン上に平坦化を図るための酸化膜および反射防
止膜を形成したので、レジストパターンの寸法のばらつ
きを抑制することができる。
るパターン上に平坦化を図るための酸化膜および反射防
止膜を形成したので、レジストパターンの寸法のばらつ
きを抑制することができる。
［実施例］ 以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｆ）は、この発明の半導体装置のゲ
ート形成工程を示す断面図である。なお、図中符号
（１）〜（11）は、前記従来のものと同一につきその説
明は省略する。図において（12）は塗布装置で塗布され
る液体酸化膜、（13）は反射防止膜として働く窒化膜で
ある。
ート形成工程を示す断面図である。なお、図中符号
（１）〜（11）は、前記従来のものと同一につきその説
明は省略する。図において（12）は塗布装置で塗布され
る液体酸化膜、（13）は反射防止膜として働く窒化膜で
ある。
次に製造工程について説明する。
多結晶シリコン（９）をCVD法で形成した第２図
（ｆ）所までは前記従来のものと同一であり、初めに第
１図（ｂ）において、多結晶シリコン（９）上に基板上
の平坦化を図るための液化酸化膜（12）を塗布し、さら
にその上に反射防止膜として窒化膜（13）をCVD法で形
成する。次にこの上に（ｃ）図のようにレジスト（11）
を塗布する。この後、（ｄ）図の如くマスク合わせを行
う時、レジスト膜厚の均一性が良く、また反射防止膜を
備えているため定在波効果の影響を受けなくなり、レジ
ストの仕上り寸法のばらつきの少ないパターンが得られ
る。この後（ｅ）図の如く窒化膜（13）、酸化膜（1
2）、多結晶シリコン（９）をドライエッチングし、さ
らに（ｆ）図のように窒化膜（13）、酸化膜（12）を除
去することにより、寸法のばらつきの少ないゲートパタ
ーンを得ることができる。
（ｆ）所までは前記従来のものと同一であり、初めに第
１図（ｂ）において、多結晶シリコン（９）上に基板上
の平坦化を図るための液化酸化膜（12）を塗布し、さら
にその上に反射防止膜として窒化膜（13）をCVD法で形
成する。次にこの上に（ｃ）図のようにレジスト（11）
を塗布する。この後、（ｄ）図の如くマスク合わせを行
う時、レジスト膜厚の均一性が良く、また反射防止膜を
備えているため定在波効果の影響を受けなくなり、レジ
ストの仕上り寸法のばらつきの少ないパターンが得られ
る。この後（ｅ）図の如く窒化膜（13）、酸化膜（1
2）、多結晶シリコン（９）をドライエッチングし、さ
らに（ｆ）図のように窒化膜（13）、酸化膜（12）を除
去することにより、寸法のばらつきの少ないゲートパタ
ーンを得ることができる。
なお、上記実施例では、反射防止膜として、窒化膜
（13）の設けた場合を示したが、多結晶シリコンや、金
属シリサイドたとえば、モリブデンシリコン、タングス
テンシリコンでも同様の効果を奏する。また、平坦性を
向上させるための酸化膜（12）自身が、反射防止膜とし
て働くものであれば、酸化膜上の反射防止膜（13）は不
要にしても同様の効果を奏する。
（13）の設けた場合を示したが、多結晶シリコンや、金
属シリサイドたとえば、モリブデンシリコン、タングス
テンシリコンでも同様の効果を奏する。また、平坦性を
向上させるための酸化膜（12）自身が、反射防止膜とし
て働くものであれば、酸化膜上の反射防止膜（13）は不
要にしても同様の効果を奏する。
［発明の効果］ 以上のように、この発明によれば、平坦化を図るため
の酸化膜と、その上に反射防止膜が形成されるので、レ
ジスト膜厚の均一性が良くなり、また反射防止膜の効果
により、レジストパターンの寸法のばらつきを小さくで
きる。
の酸化膜と、その上に反射防止膜が形成されるので、レ
ジスト膜厚の均一性が良くなり、また反射防止膜の効果
により、レジストパターンの寸法のばらつきを小さくで
きる。
第１図はこの発明の一実施例である半導体装置のゲート
形成工程を示す断面図、第２図は従来の半導体装置のゲ
ート形成工程を示す断面図である。 図において、（１）は基板、（７）は分離酸化膜、
（８）はＮウェル領域、（９）は多結晶シリコン、（1
0）はゲート酸化膜、（11）はレジスタ、（12）は液体
酸化膜、（13）は窒化膜を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
形成工程を示す断面図、第２図は従来の半導体装置のゲ
ート形成工程を示す断面図である。 図において、（１）は基板、（７）は分離酸化膜、
（８）はＮウェル領域、（９）は多結晶シリコン、（1
0）はゲート酸化膜、（11）はレジスタ、（12）は液体
酸化膜、（13）は窒化膜を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- 【請求項１】半導体基板上に段差を生じるパターンを形
成する工程と、 前記段差を生じるパターン上に平担化を図るための酸化
膜を形成する工程と、 前記酸化膜上に反射防止膜を形成する工程と、 前記反射防止膜上にレジストを形成する工程と、 前記レジストにレジストパターンを形成する工程と、 前記反射防止膜、前記酸化膜をエッチングする工程とを
有する半導体装置の製造方法。 - 【請求項２】反射防止膜は、窒化膜、もしくは、多結晶
シリコン膜、もしくは、金属シリサイドであることを特
徴とする、請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02337458A JP3080400B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02337458A JP3080400B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11141082A Division JPH11354523A (ja) | 1999-05-21 | 1999-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206817A JPH04206817A (ja) | 1992-07-28 |
| JP3080400B2 true JP3080400B2 (ja) | 2000-08-28 |
Family
ID=18308829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02337458A Expired - Lifetime JP3080400B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080400B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7940943B2 (en) | 2005-10-20 | 2011-05-10 | Yamaha Corporation | Speaker driving apparatus |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2901423B2 (ja) * | 1992-08-04 | 1999-06-07 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| JPH06302539A (ja) * | 1993-04-15 | 1994-10-28 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JPH06314647A (ja) * | 1993-04-30 | 1994-11-08 | Fuji Elelctrochem Co Ltd | 投影露光方法 |
| JP3284687B2 (ja) * | 1993-08-31 | 2002-05-20 | ソニー株式会社 | 配線パターンの製造方法 |
-
1990
- 1990-11-30 JP JP02337458A patent/JP3080400B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7940943B2 (en) | 2005-10-20 | 2011-05-10 | Yamaha Corporation | Speaker driving apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04206817A (ja) | 1992-07-28 |
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