JPH08148649A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08148649A JPH08148649A JP6283467A JP28346794A JPH08148649A JP H08148649 A JPH08148649 A JP H08148649A JP 6283467 A JP6283467 A JP 6283467A JP 28346794 A JP28346794 A JP 28346794A JP H08148649 A JPH08148649 A JP H08148649A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- forming
- insulating film
- resist pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Abstract
(57)【要約】
【目的】 本発明はＭＩＳ型キャパシタ素子と多結晶シ
リコン抵抗素子とを含む半導体集積回路（ＩＣ）の製造
方法を提供することを目的とする。 【構成】 基板表面上に多結晶シリコン層１６を被着
し、所望の抵抗値が得られるようにリンをイオン注入
後、その上にＳｉＮ膜１７を被着する。次いで、ＳｉＮ
膜１７上にキャパシタ素子を形成するためのレジストパ
タ−ン１８及び抵抗素子を形成するためのレジストパタ
−ン１９を形成し、ＳｉＮ膜１７及び多結晶シリコン層
１６を順次エッチングしてキャパシタ素子と抵抗素子を
形成する。
リコン抵抗素子とを含む半導体集積回路（ＩＣ）の製造
方法を提供することを目的とする。 【構成】 基板表面上に多結晶シリコン層１６を被着
し、所望の抵抗値が得られるようにリンをイオン注入
後、その上にＳｉＮ膜１７を被着する。次いで、ＳｉＮ
膜１７上にキャパシタ素子を形成するためのレジストパ
タ−ン１８及び抵抗素子を形成するためのレジストパタ
−ン１９を形成し、ＳｉＮ膜１７及び多結晶シリコン層
１６を順次エッチングしてキャパシタ素子と抵抗素子を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、キャパシタ素子と抵抗素子とを含む半導
体集積回路（ＩＣ）の製造方法に関するものである。
に関し、特に、キャパシタ素子と抵抗素子とを含む半導
体集積回路（ＩＣ）の製造方法に関するものである。
【０００２】
【従来の技術】ＩＣにおけるキャパシタ素子として、Ｓ
ｉ基板−シリコン酸化膜−上部電極からなるＭＯＳ構造
のものが通常用いられている。しかし、前記シリコン酸
化膜の誘電率は約３．８と小さく、単位面積当たりの容
量値を大きくするために誘電率が約７．８と大きいシリ
コン窒化（ＳｉＮ）膜を用いたＭＩＳ型キャパシタ素子
が提案されている。また、抵抗素子として電圧依存性の
小さい多結晶シリコンを用いたものも広く使用されてい
る。
ｉ基板−シリコン酸化膜−上部電極からなるＭＯＳ構造
のものが通常用いられている。しかし、前記シリコン酸
化膜の誘電率は約３．８と小さく、単位面積当たりの容
量値を大きくするために誘電率が約７．８と大きいシリ
コン窒化（ＳｉＮ）膜を用いたＭＩＳ型キャパシタ素子
が提案されている。また、抵抗素子として電圧依存性の
小さい多結晶シリコンを用いたものも広く使用されてい
る。
【０００３】以下、これらのキャパシタ素子と抵抗素子
とを含むＩＣの製造方法を、図８乃至図１５より説明す
る。図８に示されるように、Ｐ型シリコン基板１０１に
下部電極となるＮ+領域１０２を形成した後、通常のＬ
ＯＣＯＳ技術を用いてフィールド酸化膜１０３を形成す
ると共に、キャパシタ形成領域１０４およびトランジス
タ形成領域（図示せず）を画成する。基板表面に薄い酸
化膜１０５を形成した後、フィールド酸化膜１０３を含
む基板表面上に多結晶シリコン層１０６を被着し、所望
の抵抗値が得られるように、該多結晶シリコン層１０６
に所定の不純物をイオン注入する（図９）。しかる後、
フィールド酸化膜１０３上の多結晶シリコン層１０６に
抵抗素子を形成するためのレジストパターン１０７を設
ける（図１０）。
とを含むＩＣの製造方法を、図８乃至図１５より説明す
る。図８に示されるように、Ｐ型シリコン基板１０１に
下部電極となるＮ+領域１０２を形成した後、通常のＬ
ＯＣＯＳ技術を用いてフィールド酸化膜１０３を形成す
ると共に、キャパシタ形成領域１０４およびトランジス
タ形成領域（図示せず）を画成する。基板表面に薄い酸
化膜１０５を形成した後、フィールド酸化膜１０３を含
む基板表面上に多結晶シリコン層１０６を被着し、所望
の抵抗値が得られるように、該多結晶シリコン層１０６
に所定の不純物をイオン注入する（図９）。しかる後、
フィールド酸化膜１０３上の多結晶シリコン層１０６に
抵抗素子を形成するためのレジストパターン１０７を設
ける（図１０）。
【０００４】そのレジストパタ−ン１０７をマスクに用
いて多結晶シリコン層１０６をエッチング後、レジスト
パタ−ン１０７を除去して抵抗素子１０８を形成する
（図１１）。基板表面からＮ+領域１０２上の薄い酸化
膜１０５を選択的に除去後、基板表面上に前記した誘電
率の大きいＳｉＮ膜１０９を被着し（図１２）、キャパ
シタ形成領域１０４にレジストパターン１１０を形成す
る（図１３）。次いで、レジストパターン１１０をマス
クとしてＳｉＮ膜１０９を除去して、キャパシタ形成領
域１０４にキャパシタ素子の絶縁膜となるＳｉＮ膜１１
１を形成する（図１４）。抵抗素子１０８に酸化膜１１
２を形成後、ＳｉＮ膜１１１上に上部電極である多結晶
シリコン層１１３を通常の方法により形成してデバイス
を完成する（図１５）。
いて多結晶シリコン層１０６をエッチング後、レジスト
パタ−ン１０７を除去して抵抗素子１０８を形成する
（図１１）。基板表面からＮ+領域１０２上の薄い酸化
膜１０５を選択的に除去後、基板表面上に前記した誘電
率の大きいＳｉＮ膜１０９を被着し（図１２）、キャパ
シタ形成領域１０４にレジストパターン１１０を形成す
る（図１３）。次いで、レジストパターン１１０をマス
クとしてＳｉＮ膜１０９を除去して、キャパシタ形成領
域１０４にキャパシタ素子の絶縁膜となるＳｉＮ膜１１
１を形成する（図１４）。抵抗素子１０８に酸化膜１１
２を形成後、ＳｉＮ膜１１１上に上部電極である多結晶
シリコン層１１３を通常の方法により形成してデバイス
を完成する（図１５）。
【０００５】しかしながら、このような方法において
は、抵抗素子１０８およびＳｉＮ膜１１１は別個の工程
により形成されるので、レジスト膜に対するパターニン
グ工程が増加する。また、抵抗素子１０８の表面は露出
しているので、基板１０１に対して例えば、ゲート酸化
膜を形成するような酸化処理をする際、抵抗素子１０８
の表面は酸化されてその層厚が変化し、抵抗値にバラツ
キが生じる。
は、抵抗素子１０８およびＳｉＮ膜１１１は別個の工程
により形成されるので、レジスト膜に対するパターニン
グ工程が増加する。また、抵抗素子１０８の表面は露出
しているので、基板１０１に対して例えば、ゲート酸化
膜を形成するような酸化処理をする際、抵抗素子１０８
の表面は酸化されてその層厚が変化し、抵抗値にバラツ
キが生じる。
【０００６】このような欠点を解消するため、図１６乃
至図１９に示される方法も既に提案されている。まず、
図８に示されるような下部電極となるＮ+領域１０２
と、フィールド酸化膜１０３と、キャパシタ形成領域１
０４とを有するＰ型シリコン基板１０１を用意する。基
板表面に薄い酸化膜１０５を形成し、Ｎ+領域１０２上
の薄い酸化膜１０５を選択的に除去した後、フィールド
酸化膜１０３を含む基板表面上に誘電率の大きいＳｉＮ
膜１０９を被着する（図１６）。そのＳｉＮ膜１０９上
に多結晶シリコン層１１４を形成し、所望の抵抗値が得
られるように多結晶シリコン層１１４に所定の不純物を
イオン注入する（図１７）。しかる後、キャパシタ形成
領域１０４にキャパシタ素子の上部電極を形成すると共
に、フィールド酸化膜１０３上に抵抗素子を形成するた
め、多結晶シリコン層１１４上にレジストパターン１１
５および１１６をそれぞれ設ける（図１８）。これらレ
ジストパターンをマスクとして多結晶シリコン層１１４
およびＳｉＮ膜１０９を同時にパターニングし、キャパ
シタ素子１１１、該キャパシタ素子１１１の上部電極１
１７、抵抗素子１１８及びＳｉＮ膜１０９´とを形成す
る（図１９）。
至図１９に示される方法も既に提案されている。まず、
図８に示されるような下部電極となるＮ+領域１０２
と、フィールド酸化膜１０３と、キャパシタ形成領域１
０４とを有するＰ型シリコン基板１０１を用意する。基
板表面に薄い酸化膜１０５を形成し、Ｎ+領域１０２上
の薄い酸化膜１０５を選択的に除去した後、フィールド
酸化膜１０３を含む基板表面上に誘電率の大きいＳｉＮ
膜１０９を被着する（図１６）。そのＳｉＮ膜１０９上
に多結晶シリコン層１１４を形成し、所望の抵抗値が得
られるように多結晶シリコン層１１４に所定の不純物を
イオン注入する（図１７）。しかる後、キャパシタ形成
領域１０４にキャパシタ素子の上部電極を形成すると共
に、フィールド酸化膜１０３上に抵抗素子を形成するた
め、多結晶シリコン層１１４上にレジストパターン１１
５および１１６をそれぞれ設ける（図１８）。これらレ
ジストパターンをマスクとして多結晶シリコン層１１４
およびＳｉＮ膜１０９を同時にパターニングし、キャパ
シタ素子１１１、該キャパシタ素子１１１の上部電極１
１７、抵抗素子１１８及びＳｉＮ膜１０９´とを形成す
る（図１９）。
【０００７】このような方法では、多結晶シリコン層１
１４およびＳｉＮ膜１０９は同時に除去され、レジスト
膜に対するパターニング工程は省略される。しかしなが
ら、キャパシタ素子における上部電極１１７と抵抗素子
１１８は同時に不純物が拡散されるため、抵抗値によっ
ては不純物濃度が比較的小さいので、上部電極１１７の
抵抗が大きくなる。逆に上部電極１１７の低抵抗化のた
め不純物濃度を大きくすると、イオン注入によりＳｉＮ
膜１０９は損傷を受けて誘電体絶縁膜としての信頼性が
失われてしまうと同時に、抵抗素子１１８の抵抗値も小
さくなり問題がある。また前述した方法と同様に、抵抗
素子１１８の表面は露出しているので、基板１０１に対
して例えば、ゲート酸化膜を形成するような酸化処理を
する際、前記抵抗素子１１８の表面は酸化されてその層
厚が変化し、抵抗値にバラツキが生じる。
１４およびＳｉＮ膜１０９は同時に除去され、レジスト
膜に対するパターニング工程は省略される。しかしなが
ら、キャパシタ素子における上部電極１１７と抵抗素子
１１８は同時に不純物が拡散されるため、抵抗値によっ
ては不純物濃度が比較的小さいので、上部電極１１７の
抵抗が大きくなる。逆に上部電極１１７の低抵抗化のた
め不純物濃度を大きくすると、イオン注入によりＳｉＮ
膜１０９は損傷を受けて誘電体絶縁膜としての信頼性が
失われてしまうと同時に、抵抗素子１１８の抵抗値も小
さくなり問題がある。また前述した方法と同様に、抵抗
素子１１８の表面は露出しているので、基板１０１に対
して例えば、ゲート酸化膜を形成するような酸化処理を
する際、前記抵抗素子１１８の表面は酸化されてその層
厚が変化し、抵抗値にバラツキが生じる。
【０００８】
【発明が解決しようとする課題】それ故、本発明は前記
した従来の欠点を解消したキャパシタ素子と抵抗素子と
を含む半導体集積回路（ＩＣ）の製造方法を提供するこ
とを目的とする。
した従来の欠点を解消したキャパシタ素子と抵抗素子と
を含む半導体集積回路（ＩＣ）の製造方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板上に形成された絶縁膜上に不
純物を含む多結晶シリコン層を形成する工程と、上記多
結晶シリコン層上にＳｉＮ膜を形成する工程と、上記Ｓ
ｉＮ膜上にキャパシタ素子および抵抗素子を形成するた
めのレジストパタ−ンを形成する工程と、上記レジスト
パタ−ンを用いて、上記ＳｉＮ膜及び多結晶シリコン層
を順次パタ−ニングする工程を含む。
の製造方法は、半導体基板上に形成された絶縁膜上に不
純物を含む多結晶シリコン層を形成する工程と、上記多
結晶シリコン層上にＳｉＮ膜を形成する工程と、上記Ｓ
ｉＮ膜上にキャパシタ素子および抵抗素子を形成するた
めのレジストパタ−ンを形成する工程と、上記レジスト
パタ−ンを用いて、上記ＳｉＮ膜及び多結晶シリコン層
を順次パタ−ニングする工程を含む。
【００１０】
【作用】上記製造方法によれば、キャパシタ素子となる
ＳｉＮ膜は多結晶シリコン層上に形成される。従って、
多結晶シリコン層に不純物を添加する際に生じる恐れの
ある下地膜の損傷は、上記ＳｉＮ膜に関係しない。つま
り、上記ＳｉＮ膜の信頼性を損なうことがない。また、
抵抗素子となる多結晶シリコン層は、上記ＳｉＮ膜によ
り被覆されているため、その後の酸化工程により層厚の
変化を招くことない。従って、抵抗素子の抵抗値のバラ
ツキを抑制することができる。
ＳｉＮ膜は多結晶シリコン層上に形成される。従って、
多結晶シリコン層に不純物を添加する際に生じる恐れの
ある下地膜の損傷は、上記ＳｉＮ膜に関係しない。つま
り、上記ＳｉＮ膜の信頼性を損なうことがない。また、
抵抗素子となる多結晶シリコン層は、上記ＳｉＮ膜によ
り被覆されているため、その後の酸化工程により層厚の
変化を招くことない。従って、抵抗素子の抵抗値のバラ
ツキを抑制することができる。
【００１１】
【実施例】以下、本発明による第１の実施例を図１乃至
図６により説明する。まず、Ｐ型シリコン基板１１に下
部電極となるＮ+領域１２を形成した後、ＬＯＣＯＳ技
術を用いてフィールド酸化膜１３を形成すると共に、キ
ャパシタ形成領域１４およびトランジスタ形成領域（図
示しない）を画成する（図１）。基板表面に薄い酸化膜
１５を形成した後、Ｎ+領域１２上の薄い酸化膜１５を
選択的に除去する。その後、フィールド酸化膜１３を含
む基板表面上に多結晶シリコン層１６を約４００ｎｍの
厚さに被着し、所望の抵抗値が得られるように該多結晶
シリコン層１６に所定の不純物、例えばリン或いはボロ
ンをイオン注入する（図２）。しかる後、多結晶シリコ
ン層１６上に誘電率の大きいＳｉＮ膜１７を約２５ｎｍ
の厚さに被着する（図３）。
図６により説明する。まず、Ｐ型シリコン基板１１に下
部電極となるＮ+領域１２を形成した後、ＬＯＣＯＳ技
術を用いてフィールド酸化膜１３を形成すると共に、キ
ャパシタ形成領域１４およびトランジスタ形成領域（図
示しない）を画成する（図１）。基板表面に薄い酸化膜
１５を形成した後、Ｎ+領域１２上の薄い酸化膜１５を
選択的に除去する。その後、フィールド酸化膜１３を含
む基板表面上に多結晶シリコン層１６を約４００ｎｍの
厚さに被着し、所望の抵抗値が得られるように該多結晶
シリコン層１６に所定の不純物、例えばリン或いはボロ
ンをイオン注入する（図２）。しかる後、多結晶シリコ
ン層１６上に誘電率の大きいＳｉＮ膜１７を約２５ｎｍ
の厚さに被着する（図３）。
【００１２】次いで、ＳｉＮ膜１７上にレジストを塗布
し、該レジストにリソグラフィ及びエッチングを施し
て、キャパシタ素子を形成するためのレジストパタ−ン
１８及び抵抗素子を形成するためのレジストパタ−ン１
９を形成する（図４）。それらレジストパタ−ン１８、
１９をマスクに用いてＳｉＮ膜１７及び多結晶シリコン
層１６を順次エッチング後、レジストパタ−ン１８、１
９を除去して、キャパシタ素子２０及び多結晶シリコン
層１６´とＳｉＮ膜１７´及び抵抗素子２１とを形成す
る（図５）。つぎに、例えばゲ−ト酸化を行った後、キ
ャパシタ素子２０の上部電極となる多結晶シリコン層２
２をＭＯＳのゲ−トと同時に形成する。なお、この間の
熱工程により多結晶シリコン層１６は、その内部にＮ+
領域１２から不純物が拡散し、低抵抗となる（図６）。
し、該レジストにリソグラフィ及びエッチングを施し
て、キャパシタ素子を形成するためのレジストパタ−ン
１８及び抵抗素子を形成するためのレジストパタ−ン１
９を形成する（図４）。それらレジストパタ−ン１８、
１９をマスクに用いてＳｉＮ膜１７及び多結晶シリコン
層１６を順次エッチング後、レジストパタ−ン１８、１
９を除去して、キャパシタ素子２０及び多結晶シリコン
層１６´とＳｉＮ膜１７´及び抵抗素子２１とを形成す
る（図５）。つぎに、例えばゲ−ト酸化を行った後、キ
ャパシタ素子２０の上部電極となる多結晶シリコン層２
２をＭＯＳのゲ−トと同時に形成する。なお、この間の
熱工程により多結晶シリコン層１６は、その内部にＮ+
領域１２から不純物が拡散し、低抵抗となる（図６）。
【００１３】尚、本実施例において、図２に示すよう
に、多結晶シリコン層１６を基板１１上に被着した後に
イオン注入しているが、多結晶シリコン層１６を被着す
る際に添加することも可能である。またその後に抵抗素
子２１となる部分のみにイオン注入して、抵抗値を調整
することも可能である。更に、抵抗素子２１に不純物を
イオン注入して、抵抗値の調整をすることも可能であ
る。
に、多結晶シリコン層１６を基板１１上に被着した後に
イオン注入しているが、多結晶シリコン層１６を被着す
る際に添加することも可能である。またその後に抵抗素
子２１となる部分のみにイオン注入して、抵抗値を調整
することも可能である。更に、抵抗素子２１に不純物を
イオン注入して、抵抗値の調整をすることも可能であ
る。
【００１４】上記方法によれば、キャパシタ素子２０と
抵抗素子２１とを同時に形成するため、パタ−ニング工
程が１回であり加工工程を減らすことができる。また、
多結晶シリコン層１６の表面を耐酸化性のあるＳｉＮ膜
１７で被覆した後、パタ−ニング行い抵抗素子２１を形
成するため、抵抗素子２１の表面は、後の酸化工程例え
ばゲ−ト酸化膜形成工程において酸化されることがな
い。よって、抵抗素子２１の膜厚の変化による抵抗値の
バラツキを抑えることができる。更に、本構造のキャパ
シタ素子２０であれば、その下部に多結晶シリコン層１
６´が設けられているが、Ｎ+領域から多結晶シリコン
層１６´に不純物が拡散されるため抵抗値を小さくする
ことができる。
抵抗素子２１とを同時に形成するため、パタ−ニング工
程が１回であり加工工程を減らすことができる。また、
多結晶シリコン層１６の表面を耐酸化性のあるＳｉＮ膜
１７で被覆した後、パタ−ニング行い抵抗素子２１を形
成するため、抵抗素子２１の表面は、後の酸化工程例え
ばゲ−ト酸化膜形成工程において酸化されることがな
い。よって、抵抗素子２１の膜厚の変化による抵抗値の
バラツキを抑えることができる。更に、本構造のキャパ
シタ素子２０であれば、その下部に多結晶シリコン層１
６´が設けられているが、Ｎ+領域から多結晶シリコン
層１６´に不純物が拡散されるため抵抗値を小さくする
ことができる。
【００１５】次に、本発明による他の実施例を図７を参
照して説明する。但し、第１の実施例と異なる部分のみ
を説明する。同図によれば、シリコン基板１１の表面に
選択的にフィ−ル酸化膜１３を形成後、該フィ−ルド酸
化膜１３上にキャパシタ素子を形成する。第１の実施例
ではＮ+＋領域１２上にキャパシタ素子を形成してお
り、そのＮ+領域１２をキャパシタ素子の下部電極とし
ている。本実施例では、多結晶シリコン層１６´をキャ
パシタ素子の下部電極としている。
照して説明する。但し、第１の実施例と異なる部分のみ
を説明する。同図によれば、シリコン基板１１の表面に
選択的にフィ−ル酸化膜１３を形成後、該フィ−ルド酸
化膜１３上にキャパシタ素子を形成する。第１の実施例
ではＮ+＋領域１２上にキャパシタ素子を形成してお
り、そのＮ+領域１２をキャパシタ素子の下部電極とし
ている。本実施例では、多結晶シリコン層１６´をキャ
パシタ素子の下部電極としている。
【００１６】このように、図７で示される構造の半導体
装置であっても、第１の実施例と同様にキャパシタ素子
と抵抗素子とを同時に形成すること可能であり、同様の
効果を得ることができる。
装置であっても、第１の実施例と同様にキャパシタ素子
と抵抗素子とを同時に形成すること可能であり、同様の
効果を得ることができる。
【００１７】
【発明の効果】本発明によれば、信頼性の高いＭＩＳ型
キャパシタ素子及び多結晶シリコン抵抗素子を精度よ
く、工程の増加させることなく形成することができる。
キャパシタ素子及び多結晶シリコン抵抗素子を精度よ
く、工程の増加させることなく形成することができる。
【図１】本発明による第１の実施例を示す第１の工程断
面図である。
面図である。
【図２】本発明による第１の実施例を示す第２の工程断
面図である。
面図である。
【図３】本発明による第１の実施例を示す第３の工程断
面図である。
面図である。
【図４】本発明による第１の実施例を示す第４の工程断
面図である。
面図である。
【図５】本発明による第１の実施例を示す第５の工程断
面図である。
面図である。
【図６】本発明による第１の実施例を示す第６の工程断
面図である。
面図である。
【図７】本発明による第２の実施例を示す断面図であ
る。
る。
【図８】従来における第１の実施例を示す第１の工程断
面図である。
面図である。
【図９】従来における第１の実施例を示す第２の工程断
面図である。
面図である。
【図１０】従来における第１の実施例を示す第３の工程
断面図である。
断面図である。
【図１１】従来における第１の実施例を示す第４の工程
断面図である。
断面図である。
【図１２】従来における第１の実施例を示す第５の工程
断面図である。
断面図である。
【図１３】従来における第１の実施例を示す第６の工程
断面図である。
断面図である。
【図１４】従来における第１の実施例を示す第７の工程
断面図である。
断面図である。
【図１５】従来における第１の実施例を示す第８の工程
断面図である。
断面図である。
【図１６】従来における第２の実施例を示す第１の工程
断面図である。
断面図である。
【図１７】従来における第２の実施例を示す第２の工程
断面図である。
断面図である。
【図１８】従来における第２の実施例を示す第３の工程
断面図である。
断面図である。
【図１９】従来における第２の実施例を示す第４の工程
断面図である。
断面図である。
１１…Ｐ型シリコン基板、１２…Ｎ+領域、１３…フィ
ールド酸化膜、１４…キャパシタ形成領域、１５…薄い
酸化膜、１６…多結晶シリコン層、１７…ＳｉＮ膜、１
８，１９…レジストパタ−ン、２０…キャパシタ素子、
２１…抵抗素子、２２…多結晶シリコン層。
ールド酸化膜、１４…キャパシタ形成領域、１５…薄い
酸化膜、１６…多結晶シリコン層、１７…ＳｉＮ膜、１
８，１９…レジストパタ−ン、２０…キャパシタ素子、
２１…抵抗素子、２２…多結晶シリコン層。
Claims (4)
- 【請求項１】 半導体基板上に形成された絶縁膜上に不
純物を含む多結晶シリコン層を形成する工程と、上記多
結晶シリコン層上に耐酸化性絶縁膜を形成する工程と、
上記耐酸化性絶縁膜上にキャパシタ素子および抵抗素子
を形成するためのレジストパタ−ンを形成する工程と、
上記レジストパタ−ンを用いて、上記耐酸化性絶縁膜及
び多結晶シリコン層を順次パタ−ニングする工程とを具
備することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記耐酸化性絶縁膜は、ＳｉＮ膜である
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 上記多結晶シリコン層に含まれる不純物
は、イオン注入により添加されることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項４】 不純物拡散層を含む半導体基板上に該不
純物拡散層を露出するように選択的に絶縁膜を形成する
工程と、上記不純物拡散層及び上記絶縁膜を含む上記半
導体基板の全面に不純物を含む多結晶シリコン層を形成
する工程と、上記多結晶シリコン層上に耐酸化性絶縁膜
を形成する工程と、上記耐酸化性絶縁膜上にキャパシタ
素子および抵抗素子を形成するためのレジストパタ−ン
を形成する工程と、上記レジストパタ−ンを用いて、上
記耐酸化性絶縁膜及び多結晶シリコン層を順次パタ−ニ
ングする工程とを具備することを特徴とする半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28346794A JP3348997B2 (ja) | 1994-11-17 | 1994-11-17 | 半導体装置の製造方法 |
| US08/867,897 US5759887A (en) | 1994-11-17 | 1997-06-03 | Semiconductor device and a method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28346794A JP3348997B2 (ja) | 1994-11-17 | 1994-11-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148649A true JPH08148649A (ja) | 1996-06-07 |
| JP3348997B2 JP3348997B2 (ja) | 2002-11-20 |
Family
ID=17665929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28346794A Expired - Fee Related JP3348997B2 (ja) | 1994-11-17 | 1994-11-17 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5759887A (ja) |
| JP (1) | JP3348997B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936520B2 (en) | 2002-10-31 | 2005-08-30 | Fujitsu Limited | Method for fabricating semiconductor device having gate electrode together with resistance element |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3415712B2 (ja) | 1995-09-19 | 2003-06-09 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JPH10303372A (ja) * | 1997-01-31 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| US6114744A (en) * | 1997-03-14 | 2000-09-05 | Sanyo Electric Company | Semiconductor integration device and fabrication method of the same |
| US5893731A (en) * | 1997-05-23 | 1999-04-13 | Industrial Technology Research Institute | Method for fabricating low cost integrated resistor capacitor combinations |
| US5953599A (en) * | 1997-06-12 | 1999-09-14 | National Semiconductor Corporation | Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide |
| US5918119A (en) * | 1997-12-08 | 1999-06-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for integrating MOSFET devices, comprised of different gate insulator thicknesses, with a capacitor structure |
| US6093585A (en) * | 1998-05-08 | 2000-07-25 | Lsi Logic Corporation | High voltage tolerant thin film transistor |
| US6069063A (en) * | 1999-04-01 | 2000-05-30 | Taiwan Semiconductor Manufacturing Company | Method to form polysilicon resistors shielded from hydrogen intrusion |
| TW411574B (en) * | 1999-06-09 | 2000-11-11 | Taiwan Semiconductor Mfg | Self-aligned etching process |
| DE10032389A1 (de) * | 2000-07-06 | 2002-01-17 | Philips Corp Intellectual Pty | Empfänger mit Kapazitätsvariationsdiode |
| US20050263813A1 (en) * | 2004-06-01 | 2005-12-01 | Ching-Huei Tsai | Capacitor on the semiconductor wafer |
| JP5282387B2 (ja) * | 2007-10-11 | 2013-09-04 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3864817A (en) * | 1972-06-26 | 1975-02-11 | Sprague Electric Co | Method of making capacitor and resistor for monolithic integrated circuits |
| US4419812A (en) * | 1982-08-23 | 1983-12-13 | Ncr Corporation | Method of fabricating an integrated circuit voltage multiplier containing a parallel plate capacitor |
| US4577390A (en) * | 1983-02-23 | 1986-03-25 | Texas Instruments Incorporated | Fabrication of polysilicon to polysilicon capacitors with a composite dielectric layer |
| US4502894A (en) * | 1983-08-12 | 1985-03-05 | Fairchild Camera & Instrument Corporation | Method of fabricating polycrystalline silicon resistors in integrated circuit structures using outdiffusion |
| JP2658570B2 (ja) * | 1990-02-28 | 1997-09-30 | 株式会社デンソー | 半導体装置及びその製造方法 |
| DE4309898B4 (de) * | 1992-03-30 | 2005-11-03 | Rohm Co. Ltd. | Verfahren zur Herstellung eines Bipolartransistors mit einer Polysiliziumschicht zwischen einem Halbleiterbereich und einem Oberflächenelektrodenmetall |
| JP2705476B2 (ja) * | 1992-08-07 | 1998-01-28 | ヤマハ株式会社 | 半導体装置の製造方法 |
| US5470775A (en) * | 1993-11-09 | 1995-11-28 | Vlsi Technology, Inc. | Method of forming a polysilicon-on-silicide capacitor |
| US5500387A (en) * | 1994-02-16 | 1996-03-19 | Texas Instruments Incorporated | Method of making high performance capacitors and/or resistors for integrated circuits |
| JP2874550B2 (ja) * | 1994-04-21 | 1999-03-24 | 日本電気株式会社 | 半導体集積回路装置 |
-
1994
- 1994-11-17 JP JP28346794A patent/JP3348997B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-03 US US08/867,897 patent/US5759887A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936520B2 (en) | 2002-10-31 | 2005-08-30 | Fujitsu Limited | Method for fabricating semiconductor device having gate electrode together with resistance element |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3348997B2 (ja) | 2002-11-20 |
| US5759887A (en) | 1998-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6261915B1 (en) | Process of making polysilicon resistor | |
| JP3348997B2 (ja) | 半導体装置の製造方法 | |
| JPS6057952A (ja) | 半導体装置の製造方法 | |
| JPH09289323A (ja) | 半導体装置の製造方法 | |
| JPH0629317A (ja) | 半導体装置およびその製造方法 | |
| JP3080400B2 (ja) | 半導体装置 | |
| JPH10125864A (ja) | 半導体装置の製造方法 | |
| JPS6113656A (ja) | 半導体装置の製造方法 | |
| JPH05326841A (ja) | 半導体装置の製造方法 | |
| KR100226791B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH04290273A (ja) | 窒化シリコンコンデンサの製造方法 | |
| KR0157119B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH0582734A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JPS63153862A (ja) | 半導体装置の製造方法 | |
| JP2000188396A (ja) | 半導体装置の製造方法 | |
| JP2674964B2 (ja) | 半導体装置の製造方法 | |
| JPH0117256B2 (ja) | ||
| JPH0794734A (ja) | 高耐圧トランジスタの製造方法 | |
| JP2002043526A (ja) | 半導体装置の製造方法 | |
| JPH02215152A (ja) | 半導体装置の製造方法 | |
| JPH06181310A (ja) | 半導体装置の製造方法 | |
| JPH05136353A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH09167840A (ja) | 半導体装置の製造方法 | |
| JPS62269352A (ja) | 半導体装置の製造方法 | |
| JPS61185974A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070913 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110913 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |