JP2874550B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2874550B2 JP2874550B2 JP6082909A JP8290994A JP2874550B2 JP 2874550 B2 JP2874550 B2 JP 2874550B2 JP 6082909 A JP6082909 A JP 6082909A JP 8290994 A JP8290994 A JP 8290994A JP 2874550 B2 JP2874550 B2 JP 2874550B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- polysilicon layer
- integrated circuit
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 54
- 229920005591 polysilicon Polymers 0.000 claims description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 43
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 43
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 27
- 239000003990 capacitor Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 17
- 230000001681 protective effect Effects 0.000 claims description 15
- 238000000605 extraction Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 70
- 239000011229 interlayer Substances 0.000 description 14
- 239000012535 impurity Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 238000000059 patterning Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置及び
その製造方法に係わり、特に半導体基板上に抵抗素子お
よび容量素子が形成された半導体集積回路装置及びその
製造方法に関する。
その製造方法に係わり、特に半導体基板上に抵抗素子お
よび容量素子が形成された半導体集積回路装置及びその
製造方法に関する。
【０００２】
【従来の技術】半導体基板に絶縁ゲート電界効果トラン
ジスタ（以下、ＩＧＦＥＴ、と称す）を形成し、フィ−
ルド絶縁層上にＭＯＳ型の容量素子を形成し、容量素子
のリ−ク電流を低減させ容量値を増大させるためにその
誘電体膜をシリコン窒化膜とシリコン酸化膜の積層構造
にした半導体集積回路装置は、例えば特開昭６３−９４
６６４号公報に開示されている。
ジスタ（以下、ＩＧＦＥＴ、と称す）を形成し、フィ−
ルド絶縁層上にＭＯＳ型の容量素子を形成し、容量素子
のリ−ク電流を低減させ容量値を増大させるためにその
誘電体膜をシリコン窒化膜とシリコン酸化膜の積層構造
にした半導体集積回路装置は、例えば特開昭６３−９４
６６４号公報に開示されている。
【０００３】一方、半導体基板にＩＧＦＥＴを形成し、
ポリシリコン抵抗素子をフィ−ルド絶縁層や下層層間絶
縁層上に形成し、ポリシリコン抵抗素子の上面に被着し
たシリコン酸化膜等からなる上層層間絶縁層によりＩＧ
ＦＥＴを含め全体的に被覆した半導体集積回路装置は、
例えば特公昭５８−２６１７８号公報に開示されてい
る。
ポリシリコン抵抗素子をフィ−ルド絶縁層や下層層間絶
縁層上に形成し、ポリシリコン抵抗素子の上面に被着し
たシリコン酸化膜等からなる上層層間絶縁層によりＩＧ
ＦＥＴを含め全体的に被覆した半導体集積回路装置は、
例えば特公昭５８−２６１７８号公報に開示されてい
る。
【０００４】したがって、例えばＡ／ＤコンバータやＤ
／Ａコンバータのようにアナログとデジタルの混在した
装置において、抵抗素子と容量素子をＩＧＦＥＴととも
に形成して集積回路を構成する場合、例えば図６に示す
ような構造になる。
／Ａコンバータのようにアナログとデジタルの混在した
装置において、抵抗素子と容量素子をＩＧＦＥＴととも
に形成して集積回路を構成する場合、例えば図６に示す
ような構造になる。
【０００５】図６において、Ｐ型シリコン基板１の主面
にフィ−ルド酸化膜２が選択的に形成され、活性領域を
区画している。
にフィ−ルド酸化膜２が選択的に形成され、活性領域を
区画している。
【０００６】活性領域の基板表面にゲート酸化膜３４が
形成され、その上にポリシリコン層１１とシリサイド膜
１２からなるポリサイド構造のゲート電極３５が形成さ
れ、ゲート電極３５と自己整合的にソースおよびドレイ
ン領域となる一対のＮ型不純物領域３６、３７が形成さ
れてＩＧＦＥＴ３０を構成する。
形成され、その上にポリシリコン層１１とシリサイド膜
１２からなるポリサイド構造のゲート電極３５が形成さ
れ、ゲート電極３５と自己整合的にソースおよびドレイ
ン領域となる一対のＮ型不純物領域３６、３７が形成さ
れてＩＧＦＥＴ３０を構成する。
【０００７】フィ−ルド酸化膜２の一領域上に低いシー
ト抵抗のポリシリコン層からなる下部電極６４およびそ
の引出し部６４Ａが形成され、下部電極６４上にシリコ
ン酸化膜６１とシリコン窒化膜６２から成る積層誘電体
膜６５が形成され、その上にアルミ等からなる上部電極
６８が形成されてＭＯＳ型の容量素子６０を構成する。
ト抵抗のポリシリコン層からなる下部電極６４およびそ
の引出し部６４Ａが形成され、下部電極６４上にシリコ
ン酸化膜６１とシリコン窒化膜６２から成る積層誘電体
膜６５が形成され、その上にアルミ等からなる上部電極
６８が形成されてＭＯＳ型の容量素子６０を構成する。
【０００８】フィ−ルド酸化膜２の他の領域上に高いシ
ート抵抗のポリシリコン層７４が形成されて抵抗素子７
０を構成する。
ート抵抗のポリシリコン層７４が形成されて抵抗素子７
０を構成する。
【０００９】また、シリコン酸化膜からなる層間絶縁層
７１が抵抗素子７０のポリシリコン層７４の上面に被着
し、容量素子６０の下部電極引出し部６４Ａの上面に被
着し、またゲート電極３５を被覆して形成される。
７１が抵抗素子７０のポリシリコン層７４の上面に被着
し、容量素子６０の下部電極引出し部６４Ａの上面に被
着し、またゲート電極３５を被覆して形成される。
【００１０】そして、層間絶縁膜７１に接続孔６６，７
６が形成され、接続孔６６を通して電極６７が下部電極
引出し部６４Ａに接続され、接続孔７６を通して電極７
７が抵抗素子７０のポリシリコン層７４の端部に接続さ
れる。
６が形成され、接続孔６６を通して電極６７が下部電極
引出し部６４Ａに接続され、接続孔７６を通して電極７
７が抵抗素子７０のポリシリコン層７４の端部に接続さ
れる。
【００１１】
【発明が解決しようとする課題】このような従来技術に
よる半導体集積回路装置では次に列挙するような問題を
有する。すなわちに抵抗素子として高いシート抵抗のポ
リシリコン層を用い、容量素子の下部電極としてとして
低いシート抵抗のポリシリコン層を用いているから、そ
れぞれの異なるポリシリコン層の堆積および異るパター
ニングを必要とする。したがって抵抗素子と容量素子の
下部電極との相対的位置関係に目合せ誤差を生じ、高集
積化の制約となる。また製造が煩雑となり、このために
コストが高い半導体集積回路装置となる。
よる半導体集積回路装置では次に列挙するような問題を
有する。すなわちに抵抗素子として高いシート抵抗のポ
リシリコン層を用い、容量素子の下部電極としてとして
低いシート抵抗のポリシリコン層を用いているから、そ
れぞれの異なるポリシリコン層の堆積および異るパター
ニングを必要とする。したがって抵抗素子と容量素子の
下部電極との相対的位置関係に目合せ誤差を生じ、高集
積化の制約となる。また製造が煩雑となり、このために
コストが高い半導体集積回路装置となる。
【００１２】抵抗素子の高いシート抵抗のポリシリコン
層の上面に厚いシリコン酸化膜が直接被着している。こ
のために水分の侵入や正イオンの移動あるいは熱膨張係
数の相違によるポリシリコン層表面への応力作用によ
り、抵抗素子の抵抗値が不安定になる。また厚いシリコ
ン酸化膜に接続孔を形成する際にポリシリコン層のコン
タクト部表面もエッチングされるから、信頼性が高い微
細のコンタクト構造を得ることが困難になる。容量素子
の下部電極引出し部へのコンタクト構造を形成する際に
も同様の問題を有する。そしてこの層間絶縁膜としての
シリコン酸化膜の全上面をシリコン窒化膜でカバーして
も、ポリシリコン層上面に被着するシリコン酸化膜は膜
厚が厚いから上記問題の解決にならない。
層の上面に厚いシリコン酸化膜が直接被着している。こ
のために水分の侵入や正イオンの移動あるいは熱膨張係
数の相違によるポリシリコン層表面への応力作用によ
り、抵抗素子の抵抗値が不安定になる。また厚いシリコ
ン酸化膜に接続孔を形成する際にポリシリコン層のコン
タクト部表面もエッチングされるから、信頼性が高い微
細のコンタクト構造を得ることが困難になる。容量素子
の下部電極引出し部へのコンタクト構造を形成する際に
も同様の問題を有する。そしてこの層間絶縁膜としての
シリコン酸化膜の全上面をシリコン窒化膜でカバーして
も、ポリシリコン層上面に被着するシリコン酸化膜は膜
厚が厚いから上記問題の解決にならない。
【００１３】また、図６のようにゲート電極と容量素子
の上部電極が異なる材質の場合、それぞれの材料膜の堆
積およびパターニング工程を必要とするから、この点か
らも製造が煩雑になりコストが高い半導体集積回路装置
となる。
の上部電極が異なる材質の場合、それぞれの材料膜の堆
積およびパターニング工程を必要とするから、この点か
らも製造が煩雑になりコストが高い半導体集積回路装置
となる。
【００１４】したがって本発明の目的は、抵抗素子と容
量素子の下部電極との位置関係を所定の値に正確に定め
ることができ、これにより高集積度化を可能にし、低コ
スト化を実現する半導体集積回路装置およびその装置を
製造する有効な製造方法を提供することである。
量素子の下部電極との位置関係を所定の値に正確に定め
ることができ、これにより高集積度化を可能にし、低コ
スト化を実現する半導体集積回路装置およびその装置を
製造する有効な製造方法を提供することである。
【００１５】本発明の他の目的は、変動が少なく安定し
た抵抗値が得られ、かつ信頼性が高いコンタクト構造が
得られる抵抗素子を有する半導体集積回路装置を提供す
ることである。
た抵抗値が得られ、かつ信頼性が高いコンタクト構造が
得られる抵抗素子を有する半導体集積回路装置を提供す
ることである。
【００１６】本発明の別の目的は、信頼性が高いコンタ
クト構造が得られる容量素子を有する半導体集積回路装
置を提供することである。
クト構造が得られる容量素子を有する半導体集積回路装
置を提供することである。
【００１７】
【課題を解決するための手段】本発明の第１の特徴は、
半導体基板の主表面に設けられた絶縁層の上に容量素子
と抵抗素子とが形成された半導体集積回路装置におい
て、前記抵抗素子は、所定のシート抵抗を有する第１の
ポリシリコン層から構成され、前記容量素子は、前記第
１のポリシリコン層と同じシート抵抗を有する第２のポ
リシリコン層からなる下部電極、前記下部電極上の誘電
体膜および前記誘電体膜上の上部電極から構成されてい
る半導体集積回路装置にある。ここで、前記下部電極お
よび前記誘電体膜は同一平面形状に形成され、前記上部
電極は前記下部電極および誘電体膜より小さい平面形状
に形成され、前記上部電極が設けられていない前記誘電
体膜の部分に、前記上部電極の一辺に並行にかつ該一辺
の全長にわたって対向分布して３個以上の接続孔が配列
して形成され、この複数の接続孔を通して取出し電極が
前記下部電極に接続されていることが好ましい。
半導体基板の主表面に設けられた絶縁層の上に容量素子
と抵抗素子とが形成された半導体集積回路装置におい
て、前記抵抗素子は、所定のシート抵抗を有する第１の
ポリシリコン層から構成され、前記容量素子は、前記第
１のポリシリコン層と同じシート抵抗を有する第２のポ
リシリコン層からなる下部電極、前記下部電極上の誘電
体膜および前記誘電体膜上の上部電極から構成されてい
る半導体集積回路装置にある。ここで、前記下部電極お
よび前記誘電体膜は同一平面形状に形成され、前記上部
電極は前記下部電極および誘電体膜より小さい平面形状
に形成され、前記上部電極が設けられていない前記誘電
体膜の部分に、前記上部電極の一辺に並行にかつ該一辺
の全長にわたって対向分布して３個以上の接続孔が配列
して形成され、この複数の接続孔を通して取出し電極が
前記下部電極に接続されていることが好ましい。
【００１８】本発明の第２の特徴は、半導体基板の主表
面に設けれた絶縁層の上に第１のポリシリコン層からな
りその上面に保護絶縁膜が被着形成されている抵抗素子
と、第２のポリシリコン層からなる下部電極、該下部電
極上の誘電体膜および該誘電体膜上の上部電極を有する
容量素子とが形成された半導体集積回路装置において、
前記誘電体膜は、シリコン酸化膜とシリコン窒化膜を交
互に積重ね積層構造であり、前記保護絶縁膜は前記誘電
体膜の積層構造の同じ構成の積層構造であり、かつ前記
保護絶縁膜は前記抵抗素子と同じ平面形状にパターニン
グされており、前記誘電体膜は前記下部電極と同じ平面
形状にパターニングされている半導体集積回路装置にあ
る。ここで、前記積層構造はポリシリコン層の表面熱酸
化による下層シリコン酸化膜、該下層シリコン酸化膜上
のシリコン窒化膜および該シリコン窒化膜の表面熱酸化
による上層シリコン酸化膜の３層積層構造であることが
できる。また、前記第１のポリシリコン層と前記第２の
ポリシリコン層はたがいに同一の膜厚および同一の不純
物濃度を有することにより同一のシート抵抗を有してい
ることが好ましい。さらに、前記半導体基板にＩＧＦＥ
Ｔが形成され、該トランジスタのゲート電極と前記容量
素子の上部電極は同一の材料構成、好ましくはポリシリ
コン層上にシリサイド膜を形成したポリサイド構造であ
ることができる。
面に設けれた絶縁層の上に第１のポリシリコン層からな
りその上面に保護絶縁膜が被着形成されている抵抗素子
と、第２のポリシリコン層からなる下部電極、該下部電
極上の誘電体膜および該誘電体膜上の上部電極を有する
容量素子とが形成された半導体集積回路装置において、
前記誘電体膜は、シリコン酸化膜とシリコン窒化膜を交
互に積重ね積層構造であり、前記保護絶縁膜は前記誘電
体膜の積層構造の同じ構成の積層構造であり、かつ前記
保護絶縁膜は前記抵抗素子と同じ平面形状にパターニン
グされており、前記誘電体膜は前記下部電極と同じ平面
形状にパターニングされている半導体集積回路装置にあ
る。ここで、前記積層構造はポリシリコン層の表面熱酸
化による下層シリコン酸化膜、該下層シリコン酸化膜上
のシリコン窒化膜および該シリコン窒化膜の表面熱酸化
による上層シリコン酸化膜の３層積層構造であることが
できる。また、前記第１のポリシリコン層と前記第２の
ポリシリコン層はたがいに同一の膜厚および同一の不純
物濃度を有することにより同一のシート抵抗を有してい
ることが好ましい。さらに、前記半導体基板にＩＧＦＥ
Ｔが形成され、該トランジスタのゲート電極と前記容量
素子の上部電極は同一の材料構成、好ましくはポリシリ
コン層上にシリサイド膜を形成したポリサイド構造であ
ることができる。
【００１９】本発明の第３の特徴は、半導体基板の活性
領域を区画するフィ−ルド絶縁層を該半導体基板の主面
に選択的に形成する工程と、前記フィ−ルド絶縁層上か
ら前記活性領域上にかけて下層ポリシリコン層を形成す
る工程と、前記下層ポリシリコン層の表面を酸化して下
層シリコン酸化膜を形成する工程と、前記下層シリコン
酸化膜上にシリコン窒化膜を形成する工程と、前記シリ
コン窒化膜の表面を酸化して上層シリコン酸化膜を形成
する工程と、前記上層シリコン酸化膜、前記シリコン窒
化膜、前記下層シリコン酸化膜および前記下層ポリシリ
コン層を同一のパターンに順次エッチング除去してパタ
ーニングし、前記フィ−ルド絶縁層の第１の表面領域上
に前記下層のポリシリコン層による抵抗素子ならびに該
抵抗素子の上面に被着する前記下層シリコン酸化膜、前
記シリコン窒化膜および前記上層シリコン酸化膜からな
る保護絶縁膜を形成し、前記フィ−ルド絶縁層の第２の
表面領域上に前記下層のポリシリコン層による容量素子
の下部電極ならびに前記下層シリコン酸化膜、前記シリ
コン窒化膜および前記上層シリコン酸化膜からなる該容
量素子の誘電体膜を形成する工程とを有する半導体集積
回路装置の製造方法にある。さらに、前記パターニング
の後、前記活性領域の前記半導体基板の主面にＩＧＦＥ
Ｔのゲート絶縁膜を形成する工程と、低抵抗材料によ
り、前記ゲート絶縁膜上に該トランジスタのゲート電極
および前記容量素子の誘電体膜上に該容量素子の上部電
極を形成する工程を有することができる。
領域を区画するフィ−ルド絶縁層を該半導体基板の主面
に選択的に形成する工程と、前記フィ−ルド絶縁層上か
ら前記活性領域上にかけて下層ポリシリコン層を形成す
る工程と、前記下層ポリシリコン層の表面を酸化して下
層シリコン酸化膜を形成する工程と、前記下層シリコン
酸化膜上にシリコン窒化膜を形成する工程と、前記シリ
コン窒化膜の表面を酸化して上層シリコン酸化膜を形成
する工程と、前記上層シリコン酸化膜、前記シリコン窒
化膜、前記下層シリコン酸化膜および前記下層ポリシリ
コン層を同一のパターンに順次エッチング除去してパタ
ーニングし、前記フィ−ルド絶縁層の第１の表面領域上
に前記下層のポリシリコン層による抵抗素子ならびに該
抵抗素子の上面に被着する前記下層シリコン酸化膜、前
記シリコン窒化膜および前記上層シリコン酸化膜からな
る保護絶縁膜を形成し、前記フィ−ルド絶縁層の第２の
表面領域上に前記下層のポリシリコン層による容量素子
の下部電極ならびに前記下層シリコン酸化膜、前記シリ
コン窒化膜および前記上層シリコン酸化膜からなる該容
量素子の誘電体膜を形成する工程とを有する半導体集積
回路装置の製造方法にある。さらに、前記パターニング
の後、前記活性領域の前記半導体基板の主面にＩＧＦＥ
Ｔのゲート絶縁膜を形成する工程と、低抵抗材料によ
り、前記ゲート絶縁膜上に該トランジスタのゲート電極
および前記容量素子の誘電体膜上に該容量素子の上部電
極を形成する工程を有することができる。
【００２０】
【実施例】以下図面を図面を参照して本発明を参照す
る。
る。
【００２１】図１は本発明の実施例の半導体集積回路装
置を示す断面斜視図である。Ｐ型シリコン基板１の主面
にシリコン酸化膜からなるフィ−ルド絶縁層２が選択的
に形成され基板の活性領域３を区画している。
置を示す断面斜視図である。Ｐ型シリコン基板１の主面
にシリコン酸化膜からなるフィ−ルド絶縁層２が選択的
に形成され基板の活性領域３を区画している。
【００２２】活性領域３の基板表面にゲート酸化膜３４
が形成され、チャネル領域上にゲート酸化膜３４を介し
てポリシリコン層１１とシリサイド膜１２からなりシー
ト抵抗（層抵抗）が１０Ω／□と低い値のポリサイド層
からゲート電極３５が形成され、ゲート電極３５と自己
整合的にソースおよびドレイン領域となる一対のＮ型不
純物領域３６、３７が形成されてＩＧＦＥＴ３０を構成
されている。
が形成され、チャネル領域上にゲート酸化膜３４を介し
てポリシリコン層１１とシリサイド膜１２からなりシー
ト抵抗（層抵抗）が１０Ω／□と低い値のポリサイド層
からゲート電極３５が形成され、ゲート電極３５と自己
整合的にソースおよびドレイン領域となる一対のＮ型不
純物領域３６、３７が形成されてＩＧＦＥＴ３０を構成
されている。
【００２３】フィ−ルド酸化膜２の一領域上に容量素子
４０が設けられている。この容量素子４０は、下部電極
１４、誘電体膜１５および上部電極１６から形成されて
いる。下部電極１４はＸ方向、Ｙ方向ともに１６μｍの
正方四角形の平面形状であり、シート抵抗（層抵抗）が
４０Ω／□と高い値のポリシリコン層から構成されてい
る。誘電体膜１５は、膜厚１７ｎｍの下層シリコン酸化
膜６、膜厚１５ｎｍのシリコン窒化膜７および膜厚５ｎ
ｍ上層シリコン酸化膜８の３層積構造から構成されてい
る。上部電極１６はＸ方向、Ｙ方向ともに１２μｍの正
方四角形の平面形状であり、ポリシリコン層１１とシリ
サイド膜１２からなりシート抵抗が１０Ω／□のポリサ
イド層から構成されている。すなわち、容量素子４０の
上部電極１６とＩＧＦＥＴ３０のゲート電極３５は全く
同一の膜構成である。
４０が設けられている。この容量素子４０は、下部電極
１４、誘電体膜１５および上部電極１６から形成されて
いる。下部電極１４はＸ方向、Ｙ方向ともに１６μｍの
正方四角形の平面形状であり、シート抵抗（層抵抗）が
４０Ω／□と高い値のポリシリコン層から構成されてい
る。誘電体膜１５は、膜厚１７ｎｍの下層シリコン酸化
膜６、膜厚１５ｎｍのシリコン窒化膜７および膜厚５ｎ
ｍ上層シリコン酸化膜８の３層積構造から構成されてい
る。上部電極１６はＸ方向、Ｙ方向ともに１２μｍの正
方四角形の平面形状であり、ポリシリコン層１１とシリ
サイド膜１２からなりシート抵抗が１０Ω／□のポリサ
イド層から構成されている。すなわち、容量素子４０の
上部電極１６とＩＧＦＥＴ３０のゲート電極３５は全く
同一の膜構成である。
【００２４】フィ−ルド酸化膜２の他の領域上に抵抗素
子２０が設けられている。この抵抗素子２０は、容量素
子４０の下部電極１４と同じ不純物濃度および同じ膜厚
を有することにより同じ４０Ω／□の高いシート抵抗の
ポリシリコン層からなる抵抗体２４から構成されてい
る。
子２０が設けられている。この抵抗素子２０は、容量素
子４０の下部電極１４と同じ不純物濃度および同じ膜厚
を有することにより同じ４０Ω／□の高いシート抵抗の
ポリシリコン層からなる抵抗体２４から構成されてい
る。
【００２５】図４（Ａ）に示すように、抵抗体２４は幅
Ｗが５μｍ、接続孔４５，４６間の実効長Ｌが５０μｍ
であり、Ｙ方向にＵ字型に延在する平面形状となってお
り、接続孔４５，４６間の抵抗値が４００Ωの抵抗素子
となる。尚、図１では便宜上抵抗体２４の平面形状をＹ
方向に延在する直線形状で示してある。そして、抵抗体
２４の上表面には、抵抗体と同じ平面形状の保護絶縁膜
２５が被着形成されている。この保護絶縁膜２５は容量
素子４０の誘電体膜１５と全く同一の積層膜構成、すな
わち、膜厚１７ｎｍの下層シリコン酸化膜６、膜厚１５
ｎｍのシリコン窒化膜７および膜厚５ｎｍの上層シリコ
ン酸化膜８の３層積構造である。
Ｗが５μｍ、接続孔４５，４６間の実効長Ｌが５０μｍ
であり、Ｙ方向にＵ字型に延在する平面形状となってお
り、接続孔４５，４６間の抵抗値が４００Ωの抵抗素子
となる。尚、図１では便宜上抵抗体２４の平面形状をＹ
方向に延在する直線形状で示してある。そして、抵抗体
２４の上表面には、抵抗体と同じ平面形状の保護絶縁膜
２５が被着形成されている。この保護絶縁膜２５は容量
素子４０の誘電体膜１５と全く同一の積層膜構成、すな
わち、膜厚１７ｎｍの下層シリコン酸化膜６、膜厚１５
ｎｍのシリコン窒化膜７および膜厚５ｎｍの上層シリコ
ン酸化膜８の３層積構造である。
【００２６】全体的にシリコン酸化膜、ＰＳＧあるいは
ＢＰＳＧからなる層間絶縁膜４が形成されている。接続
孔４１および４２が層間絶縁膜４を貫通してＩＧＦＥＴ
のＮ型不純物領域３６および３７にそれぞれ達してい
る。接続孔４３が層間絶縁膜４および誘電体膜１５を貫
通して容量素子の下部電極１４に達している。接続孔４
４が層間絶縁膜４を貫通して容量素子の上部電極１６に
達している。接続孔４５および４６が層間絶縁膜４およ
び保護絶縁膜２５を貫通して抵抗体２４の両端部にそれ
ぞれ達している。
ＢＰＳＧからなる層間絶縁膜４が形成されている。接続
孔４１および４２が層間絶縁膜４を貫通してＩＧＦＥＴ
のＮ型不純物領域３６および３７にそれぞれ達してい
る。接続孔４３が層間絶縁膜４および誘電体膜１５を貫
通して容量素子の下部電極１４に達している。接続孔４
４が層間絶縁膜４を貫通して容量素子の上部電極１６に
達している。接続孔４５および４６が層間絶縁膜４およ
び保護絶縁膜２５を貫通して抵抗体２４の両端部にそれ
ぞれ達している。
【００２７】また図４（Ｂ）に示すように、容量素子の
下部電極１４を引出す３個以上の接続孔４３が、上部電
極１６のＹ方向に延在する一辺１６Ａに並行にかつ一辺
１６Ａの全長にわたって対向分布して配列して形成して
いる。図４（Ｂ）の例では、上部電極の一辺１６の両端
部に対向して接続孔４３Ａ，４３Ａが形成され、中央部
に対向して接続孔４３Ｂが形成され、４３Ａと４３Ｂの
それぞれの間に接続孔４３Ｃ，４３Ｃが形成された５個
の接続孔４３の分布配列となっている。
下部電極１４を引出す３個以上の接続孔４３が、上部電
極１６のＹ方向に延在する一辺１６Ａに並行にかつ一辺
１６Ａの全長にわたって対向分布して配列して形成して
いる。図４（Ｂ）の例では、上部電極の一辺１６の両端
部に対向して接続孔４３Ａ，４３Ａが形成され、中央部
に対向して接続孔４３Ｂが形成され、４３Ａと４３Ｂの
それぞれの間に接続孔４３Ｃ，４３Ｃが形成された５個
の接続孔４３の分布配列となっている。
【００２８】このような配慮をすることにより、容量素
子の下部電極が高いシート抵抗の膜であっても下部電極
の各部分は一様の電位となり支障がなくなる。
子の下部電極が高いシート抵抗の膜であっても下部電極
の各部分は一様の電位となり支障がなくなる。
【００２９】アルミ電極５１および５２が接続孔５１お
よび５５を通してＩＧＦＥＴのＮ型不純物領域３６およ
び３７にそれぞれ接続している。アルミ電極５１と連続
的に形成されたアルミ電極５３が複数の接続孔４３を通
して容量素子の下部電極１４に接続している。アルミ電
極５４が接続孔４４を通して容量素子の上部電極１６に
接続し、このアルミ電極５４と連続的に形成されたアル
ミ電極５６が接続孔４６を通して抵抗体２４の一方の端
部に接続し、アルミ電極５５が接続孔４５を通して抵抗
体２４の他方の端部に接続している。
よび５５を通してＩＧＦＥＴのＮ型不純物領域３６およ
び３７にそれぞれ接続している。アルミ電極５１と連続
的に形成されたアルミ電極５３が複数の接続孔４３を通
して容量素子の下部電極１４に接続している。アルミ電
極５４が接続孔４４を通して容量素子の上部電極１６に
接続し、このアルミ電極５４と連続的に形成されたアル
ミ電極５６が接続孔４６を通して抵抗体２４の一方の端
部に接続し、アルミ電極５５が接続孔４５を通して抵抗
体２４の他方の端部に接続している。
【００３０】図５（Ａ）はＡ／Ｄ変換回路におけるリフ
ァレンス電圧回路を示し、抵抗素子Ｒ１，Ｒ２およびＡ
ＭＰ（増幅回路）を有してその出力（ＯＵＴ）がＡ／Ｄ
変換器に入力される。また図４（Ｂ）はＡＭＰの回路図
でＩＧＦＥＴ Ｔ１〜Ｔ１１と容量素子Ｃを有して構成
されている。ノードＡ近傍の２点鎖線で囲った部分のＲ
１，Ｃ，Ｔ１をそれぞれ、実施例図１の抵抗素子２０，
容量素子４０，ＩＧＦＥＴ３０のように構成して形成す
ることができる。
ァレンス電圧回路を示し、抵抗素子Ｒ１，Ｒ２およびＡ
ＭＰ（増幅回路）を有してその出力（ＯＵＴ）がＡ／Ｄ
変換器に入力される。また図４（Ｂ）はＡＭＰの回路図
でＩＧＦＥＴ Ｔ１〜Ｔ１１と容量素子Ｃを有して構成
されている。ノードＡ近傍の２点鎖線で囲った部分のＲ
１，Ｃ，Ｔ１をそれぞれ、実施例図１の抵抗素子２０，
容量素子４０，ＩＧＦＥＴ３０のように構成して形成す
ることができる。
【００３１】次に図２−図３を参照して図１の半導体集
積回路装置を製造する方法の実施例を説明する。
積回路装置を製造する方法の実施例を説明する。
【００３２】まず図２（Ａ）に示すように、Ｐ型シリコ
ン基板１の主表面に、選択酸化法を用いて基板に一部埋
設し、活性領域３を区画する厚いフィ−ルド酸化膜２を
形成する。そして、Ｎ型不純物を含有したポリシリコン
層５を全面に形成する。その後、熱処理によりポリシリ
コン層５の表面を酸化して膜厚１７ｎｍのシリコン酸化
膜６を形成し、その上にＬＰＣＶＤ（低気圧ＣＶＤ）法
やＲＴＮ（急速熱窒化）法等により膜厚１５ｎｍのシリ
コン窒化膜７を形成し、熱処理によりシリコン窒化膜７
の表面を酸化して膜厚５ｎｍのシリコン酸化膜８を形成
して積層構造１０を構成する。シリコン酸化膜６により
ポリシリコン層５との接着性がよくなり、シリコン酸化
膜８によりシリコン窒化膜７の微細なピンホールが完全
に充填されるから、耐電圧が高く信頼性が高い積層構造
１０となる。この状態でポリシリコン層は膜厚４００ｎ
ｍで、そのシート抵抗（層抵抗）は４０Ω／□の高い値
である。
ン基板１の主表面に、選択酸化法を用いて基板に一部埋
設し、活性領域３を区画する厚いフィ−ルド酸化膜２を
形成する。そして、Ｎ型不純物を含有したポリシリコン
層５を全面に形成する。その後、熱処理によりポリシリ
コン層５の表面を酸化して膜厚１７ｎｍのシリコン酸化
膜６を形成し、その上にＬＰＣＶＤ（低気圧ＣＶＤ）法
やＲＴＮ（急速熱窒化）法等により膜厚１５ｎｍのシリ
コン窒化膜７を形成し、熱処理によりシリコン窒化膜７
の表面を酸化して膜厚５ｎｍのシリコン酸化膜８を形成
して積層構造１０を構成する。シリコン酸化膜６により
ポリシリコン層５との接着性がよくなり、シリコン酸化
膜８によりシリコン窒化膜７の微細なピンホールが完全
に充填されるから、耐電圧が高く信頼性が高い積層構造
１０となる。この状態でポリシリコン層は膜厚４００ｎ
ｍで、そのシート抵抗（層抵抗）は４０Ω／□の高い値
である。
【００３３】次に図２（Ｂ）に示すように、積層構造１
０とポリシリコン層５を同一の平面形状にパターニング
する。これにより容量素子の下部電極１４および抵抗素
子の抵抗体２４をポリシリコン層５から形状形成し、容
量素子の誘電体膜１５および抵抗素子の保護絶縁膜２５
を積層構造１０から形状形成する。図１で説明したよう
に、容量素子の下部電極１４と誘電体膜１５は平面積１
６μｍ×１６μｍの４角形の平面形状である。しかし、
抵抗素子の抵抗体２４と保護絶縁膜２５は、図４（Ａ）
に示すように、幅Ｗが５μｍ、実効長Ｌが５０μｍで、
Ｙ方向にＵ字型に延在する平面形状であるが、図１と同
様に図２、図３でも便宜上抵抗体２４およびその保護絶
縁膜２５をＹ方向に延在する直線形状で示してある。
０とポリシリコン層５を同一の平面形状にパターニング
する。これにより容量素子の下部電極１４および抵抗素
子の抵抗体２４をポリシリコン層５から形状形成し、容
量素子の誘電体膜１５および抵抗素子の保護絶縁膜２５
を積層構造１０から形状形成する。図１で説明したよう
に、容量素子の下部電極１４と誘電体膜１５は平面積１
６μｍ×１６μｍの４角形の平面形状である。しかし、
抵抗素子の抵抗体２４と保護絶縁膜２５は、図４（Ａ）
に示すように、幅Ｗが５μｍ、実効長Ｌが５０μｍで、
Ｙ方向にＵ字型に延在する平面形状であるが、図１と同
様に図２、図３でも便宜上抵抗体２４およびその保護絶
縁膜２５をＹ方向に延在する直線形状で示してある。
【００３４】次に図２（Ｃ）に示すように、Ｎ型不純物
のリンを含有したポリシリコン層１１の上面に高融点金
属のシリサイド膜、例えばＷＳｉ膜１２を被着したポリ
サイド膜１３を全面に形成する。シリサイド膜１２の存
在により、このポリサイド膜１３は１０Ω／□の低いシ
ート抵抗（層抵抗）になっている。
のリンを含有したポリシリコン層１１の上面に高融点金
属のシリサイド膜、例えばＷＳｉ膜１２を被着したポリ
サイド膜１３を全面に形成する。シリサイド膜１２の存
在により、このポリサイド膜１３は１０Ω／□の低いシ
ート抵抗（層抵抗）になっている。
【００３５】次に図３（Ａ）に示すように、ポリサイド
層１３をパターニングしてＩＧＦＥＴのゲート電極３５
および容量素子の下部電極に重畳する上部電極１６を形
成する。この上部電極は平面積１２μｍ×１２μｍの４
角形の平面形状であり、下部電極１４の中心より一方の
方向（図で左方向）によせて、下部電極に取出し電極を
接続する接続孔を誘電体膜に形成するスペースを確保す
る。この上部電極の平面積が容量値を決定する容量面積
となる。上記パターニングはリアクテイブイオンエッチ
ングのようなドライエッチングで行うが、この際に抵抗
素子の抵抗体２５の上面にはシリコン酸化膜６，８とシ
リコン窒化膜７からなる積層構造の保護絶縁膜２５が被
着しているからこれが有効なエッチングストッパとな
る。したがってこの工程において抵抗体２４の膜厚が減
少して所定の抵抗値が得られないという不都合は発生し
ない。
層１３をパターニングしてＩＧＦＥＴのゲート電極３５
および容量素子の下部電極に重畳する上部電極１６を形
成する。この上部電極は平面積１２μｍ×１２μｍの４
角形の平面形状であり、下部電極１４の中心より一方の
方向（図で左方向）によせて、下部電極に取出し電極を
接続する接続孔を誘電体膜に形成するスペースを確保す
る。この上部電極の平面積が容量値を決定する容量面積
となる。上記パターニングはリアクテイブイオンエッチ
ングのようなドライエッチングで行うが、この際に抵抗
素子の抵抗体２５の上面にはシリコン酸化膜６，８とシ
リコン窒化膜７からなる積層構造の保護絶縁膜２５が被
着しているからこれが有効なエッチングストッパとな
る。したがってこの工程において抵抗体２４の膜厚が減
少して所定の抵抗値が得られないという不都合は発生し
ない。
【００３６】次に図３（Ｂ）に示すように、フォトレジ
スト３８によりフィ−ルド酸化膜２上の抵抗素子および
容量素子を被覆して、ゲート電極３５をマスクにしてＮ
型不純物３９をイオン注入し、フォトレジスト３８を除
去した後で活性化熱処理を行ってソースおよびドレイン
領域となる一対のＮ型不純物領域３６，３７を形成す
る。
スト３８によりフィ−ルド酸化膜２上の抵抗素子および
容量素子を被覆して、ゲート電極３５をマスクにしてＮ
型不純物３９をイオン注入し、フォトレジスト３８を除
去した後で活性化熱処理を行ってソースおよびドレイン
領域となる一対のＮ型不純物領域３６，３７を形成す
る。
【００３７】次に図３（Ｃ）に示すように、全体的にシ
リコン酸化膜、ＰＳＧ膜もしくはＢＰＳＧ膜からなる層
間絶縁膜４を形成し、接続孔４１，４２，４３，４４，
４５，４６を同時にもしくは個々にリアクティブイオン
エッチングにより形成する。この際に接続孔４３，４
５，４６の形成では、シリコン窒化膜７が有効なエッチ
ングストッパとなり、層間絶縁膜４およびシリコン酸化
膜８をリアクティブイオンエッチングにより開口した
後、その下のシリコン窒化膜７およびシリコン酸化膜６
をウエットエッチングで開口することができる。このよ
うなプロセスにより、ポリシリコンの下層電極１４およ
び抵抗体２４の表面にダメージを与えることなく微細の
接続孔４３，４５，４６を形成することができる。
リコン酸化膜、ＰＳＧ膜もしくはＢＰＳＧ膜からなる層
間絶縁膜４を形成し、接続孔４１，４２，４３，４４，
４５，４６を同時にもしくは個々にリアクティブイオン
エッチングにより形成する。この際に接続孔４３，４
５，４６の形成では、シリコン窒化膜７が有効なエッチ
ングストッパとなり、層間絶縁膜４およびシリコン酸化
膜８をリアクティブイオンエッチングにより開口した
後、その下のシリコン窒化膜７およびシリコン酸化膜６
をウエットエッチングで開口することができる。このよ
うなプロセスにより、ポリシリコンの下層電極１４およ
び抵抗体２４の表面にダメージを与えることなく微細の
接続孔４３，４５，４６を形成することができる。
【００３８】次に全面にアルミ系の金属膜を被着してこ
れをパターニングすることにより図１に示す各電極５１
−５６を形状形成する。
れをパターニングすることにより図１に示す各電極５１
−５６を形状形成する。
【００３９】
【発明の効果】このように本発明では抵抗素子と容量素
子の下部電極とが同じシート抵抗のポリシリコン層で構
成されるから両者を同時にパターニング形成することが
できる。したがって製造が簡素化され、かつ両者間の位
置関係は、リソグラフィ−の目合せ誤差が生じないの
で、所定の値に正確に定めることができる。また容量素
子の下部電極のシート抵抗を抵抗素子のシート抵抗に合
わせて高くしても、３個以上の接続孔を分布させること
により下部電極の各部分が一様な電位となるようにする
ことができなり、実用上問題が生じない。
子の下部電極とが同じシート抵抗のポリシリコン層で構
成されるから両者を同時にパターニング形成することが
できる。したがって製造が簡素化され、かつ両者間の位
置関係は、リソグラフィ−の目合せ誤差が生じないの
で、所定の値に正確に定めることができる。また容量素
子の下部電極のシート抵抗を抵抗素子のシート抵抗に合
わせて高くしても、３個以上の接続孔を分布させること
により下部電極の各部分が一様な電位となるようにする
ことができなり、実用上問題が生じない。
【００４０】また抵抗素子の抵抗体の上面に被着する保
護絶縁膜もシリコン酸化膜とシリコン窒化膜の積層構造
であるからこの点からも製造が簡素化され、かつこのシ
リコン窒化膜により水分の浸入や表面近傍への正イオン
の移動が阻止される。またシリコン窒化膜の熱膨張係数
はポリシリコン層より大でシリコン酸化膜の熱膨張係数
はポリシリコン層より小であるから、シリコン酸化膜と
シリコン窒化膜の積層構造により熱膨張が相殺され、熱
処理工程あるいは高温や低温中の使用においてポリシリ
コン抵抗体表面に加わる応力が緩和される。したがって
抵抗値の変動が小で安定した抵抗素子となる。すなわち
本発明は、容量素子の誘電体膜の積層構造がポリシリコ
ン抵抗体の保護絶縁膜としても有効であるとの新たな知
見によるものである。
護絶縁膜もシリコン酸化膜とシリコン窒化膜の積層構造
であるからこの点からも製造が簡素化され、かつこのシ
リコン窒化膜により水分の浸入や表面近傍への正イオン
の移動が阻止される。またシリコン窒化膜の熱膨張係数
はポリシリコン層より大でシリコン酸化膜の熱膨張係数
はポリシリコン層より小であるから、シリコン酸化膜と
シリコン窒化膜の積層構造により熱膨張が相殺され、熱
処理工程あるいは高温や低温中の使用においてポリシリ
コン抵抗体表面に加わる応力が緩和される。したがって
抵抗値の変動が小で安定した抵抗素子となる。すなわち
本発明は、容量素子の誘電体膜の積層構造がポリシリコ
ン抵抗体の保護絶縁膜としても有効であるとの新たな知
見によるものである。
【００４１】また、ゲート電極および上部電極をパター
ニングする際に、抵抗素子の抵抗体上面に積層構造の保
護絶縁膜が被着しているから抵抗体の膜厚が不所望に減
少して所定の抵抗値が得られないという不都合は発生し
ない。
ニングする際に、抵抗素子の抵抗体上面に積層構造の保
護絶縁膜が被着しているから抵抗体の膜厚が不所望に減
少して所定の抵抗値が得られないという不都合は発生し
ない。
【００４２】さらに抵抗素子の抵抗体や容量素子の下部
電極のポリシリコン層に達する接続孔を形成する際に、
積層構造のシリコン窒化膜がエッチングストッパとなり
ポリシリコン層の表面にダメージを与えることなく微細
の接続孔パターンを形成することができる。
電極のポリシリコン層に達する接続孔を形成する際に、
積層構造のシリコン窒化膜がエッチングストッパとなり
ポリシリコン層の表面にダメージを与えることなく微細
の接続孔パターンを形成することができる。
【００４３】さらにＩＧＦＥＴのゲート電極と容量素子
の上部電極を同一の膜構成にすることにより両者を同時
にパターニング形成することができるから製造を簡素化
することができる。
の上部電極を同一の膜構成にすることにより両者を同時
にパターニング形成することができるから製造を簡素化
することができる。
【図１】本発明の実施例の半導体集積回路装置を示す断
面斜視図である。
面斜視図である。
【図２】図１の半導体集積回路装置を製造する実施例の
方法を工程順に示す断面斜視図である。
方法を工程順に示す断面斜視図である。
【図３】図２の続きの工程を順に示す断面斜視図であ
る。
る。
【図４】図１の半導体集積回路装置の一部を示す平面図
であり、（Ａ）は抵抗素子のＵ字形状を説明する図、
（Ｂ）は抵抗素子の下部電極への接続孔を説明する図で
ある。
であり、（Ａ）は抵抗素子のＵ字形状を説明する図、
（Ｂ）は抵抗素子の下部電極への接続孔を説明する図で
ある。
【図５】本発明を適用することが可能のＡＤ変換回路の
一部を示す回路図である。
一部を示す回路図である。
【図６】従来技術による半導体集積回路を示す断面図で
ある。
ある。
１ Ｐ型シリコン基板 ２ フィ−ルド絶縁層 ３ 活性領域 ４ 層間絶縁膜 ６ 下層シリコン酸化膜 ７ シリコン窒化膜 ８ 上層シリコン酸化膜 １０ 積層構造 １１ ポリシリコン層 １２ シリサイド膜 １３ ポリサイド層 １４ 下部電極 １５ 誘電体膜 １６ 上部電極 １６Ａ 上部電極の一辺 ２０ 抵抗素子 ２４ 抵抗体 ２５ 保護絶縁膜 ３０ ＩＧＦＥＴ ３４ ゲート酸化膜 ３５ ゲート電極 ３６，３７ Ｎ型不純物領域 ３８ フォトレジスト膜 ３９ Ｎ型イオン ４０ 容量素子 ４１，４２，４３（４３Ａ，Ｂ，Ｃ），４４，４５，４
６ 接続孔 ５１，５２，５３，５４，５５，５６ アルミ電極 ６０ 容量素子 ６１ シリコン酸化膜 ６２ シリコン窒化膜 ６４ 下部電極 ６４Ａ 引出し部 ６５ 積層誘電体膜 ６６，７６ 接続孔 ６７，７７ 電極 ６８ 上部電極 ７０ 抵抗素子 ７１ 層間絶縁層 ７４ ポリシリコン層
６ 接続孔 ５１，５２，５３，５４，５５，５６ アルミ電極 ６０ 容量素子 ６１ シリコン酸化膜 ６２ シリコン窒化膜 ６４ 下部電極 ６４Ａ 引出し部 ６５ 積層誘電体膜 ６６，７６ 接続孔 ６７，７７ 電極 ６８ 上部電極 ７０ 抵抗素子 ７１ 層間絶縁層 ７４ ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】 半導体基板の主表面に設けられた絶縁層
の上に容量素子と抵抗素子とが形成される半導体集積回
路装置において、前記抵抗素子は、高いシート抵抗を有
する第１のポリシリコン層から構成され、前記容量素子
は、前記第１のポリシリコン層と同じ高いシート抵抗を
有する第２のポリシリコン層からなる下部電極、前記下
部電極上の誘電体膜および前記誘電体膜上の上部電極か
ら構成され、 前記下部電極および前記誘電体膜は同一
平面形状に形成され、前記上部電極は前記下部電極およ
び前記誘電体膜より小さい平面形状に形成され、前記上
部電極が設けられていない前記誘電体膜の部分に、前記
上部電極の一辺に沿って複数個の接続孔が設けられ、こ
の複数個の接続孔を通して取出し電極が前記下部電極に
接続されていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記容量素子の誘電体膜はシリコン酸化
膜とシリコン窒化膜を交互に積重ねた積層構造であり、
前記抵抗素子を構成する第１のポリシリコン層の上面に
前記誘電体膜の積層構造と同じ積層構造の保護絶縁膜が
被着していることを特徴とする請求項１記載の半導体集
積回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6082909A JP2874550B2 (ja) | 1994-04-21 | 1994-04-21 | 半導体集積回路装置 |
| EP95105966A EP0682371B1 (en) | 1994-04-21 | 1995-04-21 | Fabrication method for a semiconductor integrated circuit device including a field effect transistor, a capacitor and a resistor. |
| DE69528107T DE69528107T2 (de) | 1994-04-21 | 1995-04-21 | Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Feldeffekttransistor, einem Kondensator und einem Widerstand. |
| KR1019950009476A KR100192027B1 (ko) | 1994-04-21 | 1995-04-21 | 반도체 집적회로 장치 |
| US08/539,929 US5597759A (en) | 1994-04-21 | 1995-10-06 | Method of fabricating a semiconductor integrated circuit device having a capacitor and a resistor |
| US08/837,951 US5701025A (en) | 1994-04-21 | 1997-04-28 | Semiconductor integrated circuit device and fabrication method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6082909A JP2874550B2 (ja) | 1994-04-21 | 1994-04-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297366A JPH07297366A (ja) | 1995-11-10 |
| JP2874550B2 true JP2874550B2 (ja) | 1999-03-24 |
Family
ID=13787387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6082909A Expired - Fee Related JP2874550B2 (ja) | 1994-04-21 | 1994-04-21 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5597759A (ja) |
| EP (1) | EP0682371B1 (ja) |
| JP (1) | JP2874550B2 (ja) |
| KR (1) | KR100192027B1 (ja) |
| DE (1) | DE69528107T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3348997B2 (ja) * | 1994-11-17 | 2002-11-20 | 株式会社東芝 | 半導体装置の製造方法 |
| DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
| JP3719618B2 (ja) | 1996-06-17 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| KR100233557B1 (ko) * | 1996-06-29 | 1999-12-01 | 김영환 | 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법 |
| KR100200488B1 (ko) * | 1996-10-14 | 1999-06-15 | 윤종용 | 박막저항을 갖는 반도체 장치의 제조 방법 |
| KR100215845B1 (ko) * | 1997-03-17 | 1999-08-16 | 구본준 | 반도체소자 제조방법 |
| JPH11195711A (ja) | 1997-10-27 | 1999-07-21 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JPH11195753A (ja) | 1997-10-27 | 1999-07-21 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| CN1051879C (zh) * | 1997-12-08 | 2000-04-26 | 中国科学院上海冶金研究所 | 双层多晶硅cmos数模混合集成电路及其制造方法 |
| DE19821726C1 (de) * | 1998-05-14 | 1999-09-09 | Texas Instruments Deutschland | Ingegrierte CMOS-Schaltung für die Verwendung bei hohen Frequenzen |
| TW515025B (en) * | 1999-05-14 | 2002-12-21 | Taiwan Semiconductor Mfg | Manufacturing method of capacitor with low voltage coefficient |
| US6368514B1 (en) | 1999-09-01 | 2002-04-09 | Luminous Intent, Inc. | Method and apparatus for batch processed capacitors using masking techniques |
| JP3955241B2 (ja) * | 2002-06-21 | 2007-08-08 | 東京エレクトロン株式会社 | Ｍｅｍｓアレイとその製造方法及びそれに基づくｍｅｍｓデバイスの製造方法 |
| JP5282387B2 (ja) * | 2007-10-11 | 2013-09-04 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| KR100911962B1 (ko) | 2007-10-22 | 2009-08-13 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시 장치 |
| KR20100076256A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 동부하이텍 | Ｐｉｐ 커패시터의 제조 방법 |
| US9303226B2 (en) * | 2009-12-31 | 2016-04-05 | Shell Oil Company | Direct aqueous phase reforming of bio-based feedstocks |
| US9447347B2 (en) | 2009-12-31 | 2016-09-20 | Shell Oil Company | Biofuels via hydrogenolysis-condensation |
| CA2798492A1 (en) | 2010-05-12 | 2011-11-17 | Juben Nemchand Chheda | Process including hydrogenolysis of biomass followed by dehydrogenation and aldol condensation for producing alkanes |
| CA2798491A1 (en) | 2010-05-12 | 2011-11-17 | Juben Nemchand Chheda | Process including hydrogenolysis of biomass followed by dehydrogenation and aldol condensation to produce alkanes |
| JP2011249609A (ja) * | 2010-05-27 | 2011-12-08 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法 |
| TWI458122B (zh) | 2011-11-23 | 2014-10-21 | Toshiba Kk | 半導體發光元件 |
| US10800649B2 (en) * | 2016-11-28 | 2020-10-13 | Analog Devices International Unlimited Company | Planar processing of suspended microelectromechanical systems (MEMS) devices |
| US10972068B2 (en) * | 2018-06-29 | 2021-04-06 | Qualcomm Incorporated | Process-invariant delay cell |
| US10843920B2 (en) | 2019-03-08 | 2020-11-24 | Analog Devices International Unlimited Company | Suspended microelectromechanical system (MEMS) devices |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4367580A (en) * | 1980-03-21 | 1983-01-11 | Texas Instruments Incorporated | Process for making polysilicon resistors |
| JPS5826178A (ja) * | 1981-08-11 | 1983-02-16 | 北陽電機株式会社 | 自動扉開閉装置 |
| US4419812A (en) * | 1982-08-23 | 1983-12-13 | Ncr Corporation | Method of fabricating an integrated circuit voltage multiplier containing a parallel plate capacitor |
| US4949154A (en) * | 1983-02-23 | 1990-08-14 | Texas Instruments, Incorporated | Thin dielectrics over polysilicon |
| JPS61174744A (ja) * | 1985-01-30 | 1986-08-06 | Nec Corp | 集積回路装置およびその製造方法 |
| US4737472A (en) * | 1985-12-17 | 1988-04-12 | Siemens Aktiengesellschaft | Process for the simultaneous production of self-aligned bipolar transistors and complementary MOS transistors on a common silicon substrate |
| JPS62200755A (ja) * | 1986-02-28 | 1987-09-04 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0834286B2 (ja) * | 1986-10-01 | 1996-03-29 | 日本電気アイシーマイコンシステム株式会社 | 集積回路装置 |
| JPS6394664A (ja) * | 1986-10-08 | 1988-04-25 | Sony Corp | 半導体装置 |
| JPH01283863A (ja) * | 1988-05-10 | 1989-11-15 | Nec Corp | Ｍｏｓ型半導体装置 |
| EP0418468B1 (en) * | 1989-09-20 | 1995-01-25 | International Business Machines Corporation | Method for producing an ultra-thin dielectric for microelectronics applications |
| JP2845544B2 (ja) * | 1990-02-09 | 1999-01-13 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| DE4131144A1 (de) * | 1991-09-19 | 1993-03-25 | Basf Ag | Verfahren zur herstellung von aromatischen carbonyl- oder sulfonylverbindungen mit aryletherstruktur |
| JP2877175B2 (ja) * | 1992-02-04 | 1999-03-31 | 日本電気株式会社 | 半導体入力保護装置 |
| JP2705476B2 (ja) * | 1992-08-07 | 1998-01-28 | ヤマハ株式会社 | 半導体装置の製造方法 |
| US5330928A (en) * | 1992-09-28 | 1994-07-19 | Industrial Technology Research Institute | Method for fabricating stacked capacitors with increased capacitance in a DRAM cell |
-
1994
- 1994-04-21 JP JP6082909A patent/JP2874550B2/ja not_active Expired - Fee Related
-
1995
- 1995-04-21 KR KR1019950009476A patent/KR100192027B1/ko not_active IP Right Cessation
- 1995-04-21 EP EP95105966A patent/EP0682371B1/en not_active Expired - Lifetime
- 1995-04-21 DE DE69528107T patent/DE69528107T2/de not_active Expired - Fee Related
- 1995-10-06 US US08/539,929 patent/US5597759A/en not_active Expired - Fee Related
-
1997
- 1997-04-28 US US08/837,951 patent/US5701025A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5597759A (en) | 1997-01-28 |
| US5701025A (en) | 1997-12-23 |
| JPH07297366A (ja) | 1995-11-10 |
| KR100192027B1 (ko) | 1999-06-15 |
| DE69528107T2 (de) | 2003-01-02 |
| EP0682371A1 (en) | 1995-11-15 |
| DE69528107D1 (de) | 2002-10-17 |
| EP0682371B1 (en) | 2002-09-11 |
| KR950030342A (ko) | 1995-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2874550B2 (ja) | 半導体集積回路装置 | |
| US5420449A (en) | Capacitor for a semiconductor device | |
| US6020229A (en) | Semiconductor device method for manufacturing | |
| KR980006387A (ko) | 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법 | |
| JP3107199B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3252795B2 (ja) | 半導体装置の製造方法 | |
| JPS5856263B2 (ja) | 半導体装置の製造方法 | |
| US5396105A (en) | Semiconductor device | |
| JP2867782B2 (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JPH05291499A (ja) | 半導体装置とその製造方法 | |
| JP3369043B2 (ja) | 半導体装置の製造方法 | |
| JP3132535B2 (ja) | 半導体メモリの製造方法 | |
| JP3271090B2 (ja) | 半導体装置の製法 | |
| JPH02192724A (ja) | 半導体装置およびその製造方法 | |
| JP3288910B2 (ja) | 半導体装置の製造方法 | |
| JPH05190767A (ja) | 半導体装置 | |
| JP2503406B2 (ja) | 半導体装置の製造方法 | |
| JPH0210762A (ja) | キャパシタ | |
| JP3189399B2 (ja) | 半導体装置の製造方法 | |
| JPH05206472A (ja) | 不揮発性半導体装置とその製造方法 | |
| JP3067316B2 (ja) | 半導体メモリセルの形成方法 | |
| JPH0476947A (ja) | 半導体装置の製造方法 | |
| JP2611535B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS5931216B2 (ja) | 半導体装置の製造方法 | |
| JPH0754827B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970812 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981215 |
|
| LAPS | Cancellation because of no payment of annual fees |