JP2877175B2 - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
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Description
【０００１】
【産業上の利用分野】本発明はＮチャンネルＭＯＳトラ
ンジスタ（以下ではＮＭＯＳトランジスタという）およ
びＰチャンネルＭＯＳトランジスタ（以下ではＰＭＯＳ
トランジスタという）の直列接続からなるオフチャンネ
ル型半導体入力保護装置に関し、特に耐放射線性を有す
る半導体入力保護装置に関する。
ンジスタ（以下ではＮＭＯＳトランジスタという）およ
びＰチャンネルＭＯＳトランジスタ（以下ではＰＭＯＳ
トランジスタという）の直列接続からなるオフチャンネ
ル型半導体入力保護装置に関し、特に耐放射線性を有す
る半導体入力保護装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路は、宇宙空間ある
いは原子炉周辺などで使用されることが多くなってい
る。このような環境下で用いられる半導体集積回路は種
々の放射線損傷を受け、短時間で特性変化を生じ、集積
回路としての機能が失われる。また、半導体集積回路の
信頼性を高度に保証するために用いられる静電サージ保
護装置も前述のような放射線損傷に関してはその例外で
はなく、これにより静電サージ保護機能が失われてしま
う。
いは原子炉周辺などで使用されることが多くなってい
る。このような環境下で用いられる半導体集積回路は種
々の放射線損傷を受け、短時間で特性変化を生じ、集積
回路としての機能が失われる。また、半導体集積回路の
信頼性を高度に保証するために用いられる静電サージ保
護装置も前述のような放射線損傷に関してはその例外で
はなく、これにより静電サージ保護機能が失われてしま
う。
【０００３】このような半導体集積回路に用いられる静
電サージ保護装置の一例は図５に示される。すなわち、
図５は従来のオフチャンネル型半導体入力保護装置の要
部の構造を示す上面図で、図６は図５のＸ−Ｘ´に沿っ
た断面図、図７は図５のＹ−Ｙ´に沿った断面図であ
る。これらの図面に示されるように、アルミニウム製の
入力パッド３１の近傍にオフチャンネル型ＮＭＯＳトラ
ンジスタ３２およびＰＭＯＳトランジスタ３３が配置さ
れている。ＮＭＯＳトランジスタ３２のゲート電極３４
は、Ｎ+ ソース領域３５とソース領域配線３６により接
続されて同電位になっており、これによってＮＭＯＳト
ランジスタ３２はオフ状態に保たれる。Ｎ+ ドレイン領
域３７は、ドレイン領域配線３８により入力パッド３１
に接続され、さらに配線３９により内部回路入力端子４
０に接続されている。
電サージ保護装置の一例は図５に示される。すなわち、
図５は従来のオフチャンネル型半導体入力保護装置の要
部の構造を示す上面図で、図６は図５のＸ−Ｘ´に沿っ
た断面図、図７は図５のＹ−Ｙ´に沿った断面図であ
る。これらの図面に示されるように、アルミニウム製の
入力パッド３１の近傍にオフチャンネル型ＮＭＯＳトラ
ンジスタ３２およびＰＭＯＳトランジスタ３３が配置さ
れている。ＮＭＯＳトランジスタ３２のゲート電極３４
は、Ｎ+ ソース領域３５とソース領域配線３６により接
続されて同電位になっており、これによってＮＭＯＳト
ランジスタ３２はオフ状態に保たれる。Ｎ+ ドレイン領
域３７は、ドレイン領域配線３８により入力パッド３１
に接続され、さらに配線３９により内部回路入力端子４
０に接続されている。
【０００４】他方、ＰＭＯＳトランジスタ３３のゲート
電極４１は、Ｐ+ ソース領域４２とソース領域配線４３
により接続されて同電位になっており、これによってＰ
ＭＯＳトランジスタ３３はオフ状態に保たれる。Ｐ+ ド
レイン領域４４は、ドレイン領域配線４５により入力パ
ッド３１に接続され、さらに配線４６により内部回路入
力端子４０に接続されている。
電極４１は、Ｐ+ ソース領域４２とソース領域配線４３
により接続されて同電位になっており、これによってＰ
ＭＯＳトランジスタ３３はオフ状態に保たれる。Ｐ+ ド
レイン領域４４は、ドレイン領域配線４５により入力パ
ッド３１に接続され、さらに配線４６により内部回路入
力端子４０に接続されている。
【０００５】なお、図６に示されるように、ＮＭＯＳト
ランジスタ３２はＰ型シリコン基盤４７表面に形成さ
れ、また、ＰＭＯＳトランジスタ３３はシリコン基盤４
７表面に形成されたＮ型ウェル領域４８内に形成されて
いる。ＮＭＯＳトランジスタ３２およびＰＭＯＳトラン
ジスタ３３はシリコン基盤４７表面に形成されたフィー
ルド酸化膜４９により分離されている。これらのＮＭＯ
Ｓトランジスタ３２、ＰＭＯＳトランジスタ３３および
フィールド酸化膜４９の表面には層間絶縁膜５０が設け
られ、この層間絶縁膜５０上に入力パッド３１、ソース
領域配線３６、ドレイン領域配線３８、ソース領域配線
４３およびドレイン領域配線４５が設けられている。
ランジスタ３２はＰ型シリコン基盤４７表面に形成さ
れ、また、ＰＭＯＳトランジスタ３３はシリコン基盤４
７表面に形成されたＮ型ウェル領域４８内に形成されて
いる。ＮＭＯＳトランジスタ３２およびＰＭＯＳトラン
ジスタ３３はシリコン基盤４７表面に形成されたフィー
ルド酸化膜４９により分離されている。これらのＮＭＯ
Ｓトランジスタ３２、ＰＭＯＳトランジスタ３３および
フィールド酸化膜４９の表面には層間絶縁膜５０が設け
られ、この層間絶縁膜５０上に入力パッド３１、ソース
領域配線３６、ドレイン領域配線３８、ソース領域配線
４３およびドレイン領域配線４５が設けられている。
【０００６】
【発明が解決しようとする課題】このような従来の半導
体入力保護装置は、放射線に晒される宇宙空間などの特
殊環境下においては、シリコン酸化膜内への正電荷の蓄
積が生じ、これにより、特にＮＭＯＳトランジスタのゲ
ートスレショールド電圧ＶT が低下してチャンネル性リ
ークが生ずる。また、シリコン酸化膜内への正電荷の蓄
積により、フィールド酸化膜にからなる素子分離領域下
に反転層が形成され、サイドリークパスが形成される。
そしてこれらのリークの程度が大きくなると集積回路の
内部回路の動作に支障を来たし、保護装置としての機能
を発揮できなくなる問題があった。
体入力保護装置は、放射線に晒される宇宙空間などの特
殊環境下においては、シリコン酸化膜内への正電荷の蓄
積が生じ、これにより、特にＮＭＯＳトランジスタのゲ
ートスレショールド電圧ＶT が低下してチャンネル性リ
ークが生ずる。また、シリコン酸化膜内への正電荷の蓄
積により、フィールド酸化膜にからなる素子分離領域下
に反転層が形成され、サイドリークパスが形成される。
そしてこれらのリークの程度が大きくなると集積回路の
内部回路の動作に支障を来たし、保護装置としての機能
を発揮できなくなる問題があった。
【０００７】従って本発明は、上記従来装置の欠点を除
去し、放射線に晒される宇宙空間などの特殊環境下にお
いても正常に機能することが可能な半導体入力保護装置
の提供を目的とするものである。
去し、放射線に晒される宇宙空間などの特殊環境下にお
いても正常に機能することが可能な半導体入力保護装置
の提供を目的とするものである。
【０００８】
【課題を解決するための手段】本発明によれば、入力パ
ッドおよび内部回路入力端子間に接続されたＮチャンネ
ルＭＯＳトランジスタおよびＰチャンネルＭＯＳトラン
ジスタの直列接続からなる半導体入力保護装置におい
て、前記ＮチャンネルＭＯＳトランジスタは、ドレイン
領域がソース領域に取り囲まれており、これらの領域間
に介在するゲート領域上部に酸化膜を介して形成された
ゲート電極は高電位源に接続され、ソース領域はソース
領域配線を介して低電位源に接続され、前記ドレイン領
域はその一端が前記入力パッドに接続され、他端からド
レイン領域配線が取り出され、このドレイン領域配線は
第１の抵抗層を介して前記内部回路入力端子に接続され
ており、前記ＰチャンネルＭＯＳトランジスタは、ドレ
イン領域がソース領域に取り囲まれており、これらの領
域間に介在するゲート領域上部に酸化膜を介して形成さ
れたゲート電極は低電位源に接続され、ソース領域はソ
ース領域配線を介して高電位源に接続され、前記ドレイ
ン領域はその一端が前記入力パッドに接続され、他端か
らドレイン領域配線が取り出され、このドレイン領域配
線は第２の抵抗層を介して前記内部回路入力端子に接続
されていることを特徴とする半導体入力保護装置が提供
される。
ッドおよび内部回路入力端子間に接続されたＮチャンネ
ルＭＯＳトランジスタおよびＰチャンネルＭＯＳトラン
ジスタの直列接続からなる半導体入力保護装置におい
て、前記ＮチャンネルＭＯＳトランジスタは、ドレイン
領域がソース領域に取り囲まれており、これらの領域間
に介在するゲート領域上部に酸化膜を介して形成された
ゲート電極は高電位源に接続され、ソース領域はソース
領域配線を介して低電位源に接続され、前記ドレイン領
域はその一端が前記入力パッドに接続され、他端からド
レイン領域配線が取り出され、このドレイン領域配線は
第１の抵抗層を介して前記内部回路入力端子に接続され
ており、前記ＰチャンネルＭＯＳトランジスタは、ドレ
イン領域がソース領域に取り囲まれており、これらの領
域間に介在するゲート領域上部に酸化膜を介して形成さ
れたゲート電極は低電位源に接続され、ソース領域はソ
ース領域配線を介して高電位源に接続され、前記ドレイ
ン領域はその一端が前記入力パッドに接続され、他端か
らドレイン領域配線が取り出され、このドレイン領域配
線は第２の抵抗層を介して前記内部回路入力端子に接続
されていることを特徴とする半導体入力保護装置が提供
される。
【０００９】また、本発明によれば、前記前記Ｎチャン
ネルＭＯＳトランジスタおよび前記ＰチャンネルＭＯＳ
トランジスタのゲート電極はそれぞれのドレイン領域を
取り囲むように形成されていることを特徴とする前記半
導体入力保護装置が提供される。
ネルＭＯＳトランジスタおよび前記ＰチャンネルＭＯＳ
トランジスタのゲート電極はそれぞれのドレイン領域を
取り囲むように形成されていることを特徴とする前記半
導体入力保護装置が提供される。
【００１０】
【実施例】以下に図１乃至図４を用いて本発明の半導体
入力保護装置の一実施例を説明する。図１は本発明のオ
フチャンネル型半導体入力保護装置の要部の構造を示す
上面図で、図２は図１のＸ−Ｘ´に沿った断面図、図３
は図１のＹ−Ｙ´に沿った断面図、図４はその等価回路
である。これらの図面に示されるように、アルミニウム
製の入力パッド１１の近傍にオフチャンネル型ＮＭＯＳ
トランジスタ１２およびＰＭＯＳトランジスタ１３が配
置されている。ＮＭＯＳトランジスタ１２は、そのドレ
イン領域１４がソース領域１５に取り囲まれており、こ
れらの領域間に介在するゲート領域１６の上部に酸化膜
１７を介して形成されたゲート電極１８はドレイン領域
１４を取り囲むように形成され、高電位源１９（図４）
に接続されている。
入力保護装置の一実施例を説明する。図１は本発明のオ
フチャンネル型半導体入力保護装置の要部の構造を示す
上面図で、図２は図１のＸ−Ｘ´に沿った断面図、図３
は図１のＹ−Ｙ´に沿った断面図、図４はその等価回路
である。これらの図面に示されるように、アルミニウム
製の入力パッド１１の近傍にオフチャンネル型ＮＭＯＳ
トランジスタ１２およびＰＭＯＳトランジスタ１３が配
置されている。ＮＭＯＳトランジスタ１２は、そのドレ
イン領域１４がソース領域１５に取り囲まれており、こ
れらの領域間に介在するゲート領域１６の上部に酸化膜
１７を介して形成されたゲート電極１８はドレイン領域
１４を取り囲むように形成され、高電位源１９（図４）
に接続されている。
【００１１】ドレイン領域１４はその一端が第１のドレ
イン領域配線２０を介して入力パッド１１に接続され、
ドレイン領域１４の他端から第２のドレイン領域配線２
１が取り出され、このドレイン領域配線２１は第１の抵
抗層２２を介して内部回路入力端子２３に接続されてい
る。ソース領域１５の上部には、ソース領域配線２４が
ゲート電極１８の周囲を囲うようにコ字状に形成されて
いる。
イン領域配線２０を介して入力パッド１１に接続され、
ドレイン領域１４の他端から第２のドレイン領域配線２
１が取り出され、このドレイン領域配線２１は第１の抵
抗層２２を介して内部回路入力端子２３に接続されてい
る。ソース領域１５の上部には、ソース領域配線２４が
ゲート電極１８の周囲を囲うようにコ字状に形成されて
いる。
【００１２】他方、ＰＭＯＳトランジスタ１３は、その
ドレイン領域１４´がソース領域１５´に取り囲まれて
おり、これらの領域間に介在するゲート領域１６´の上
部に酸化膜１７´を介して形成されたゲート電極１８´
はドレイン領域１４´を取り囲むように形成され、低電
位源２５（図４）に接続されている。
ドレイン領域１４´がソース領域１５´に取り囲まれて
おり、これらの領域間に介在するゲート領域１６´の上
部に酸化膜１７´を介して形成されたゲート電極１８´
はドレイン領域１４´を取り囲むように形成され、低電
位源２５（図４）に接続されている。
【００１３】ドレイン領域１４´はその一端が第１のド
レイン領域配線２０´を介して入力パッド１１に接続さ
れ、ドレイン領域１４´の他端から第２のドレイン領域
配線２１´が取り出され、このドレイン領域配線２１´
は第２の抵抗層２２´を介して内部回路入力端子２３に
接続されている。ソース領域１５´の上部には、ソース
領域配線２４´がゲート電極１８´の周囲を囲うように
コ字状に形成されている。
レイン領域配線２０´を介して入力パッド１１に接続さ
れ、ドレイン領域１４´の他端から第２のドレイン領域
配線２１´が取り出され、このドレイン領域配線２１´
は第２の抵抗層２２´を介して内部回路入力端子２３に
接続されている。ソース領域１５´の上部には、ソース
領域配線２４´がゲート電極１８´の周囲を囲うように
コ字状に形成されている。
【００１４】なお、図２に示されるように、ＮＭＯＳト
ランジスタ１２はＰ型シリコン基盤２６表面に形成さ
れ、また、ＰＭＯＳトランジスタ１３はシリコン基盤２
６表面に形成されたＮ型ウェル領域２７内に形成されて
いる。ＮＭＯＳトランジスタ１２およびＰＭＯＳトラン
ジスタ１３はシリコン基盤２６表面に形成されたフィー
ルド酸化膜２８により分離されている。
ランジスタ１２はＰ型シリコン基盤２６表面に形成さ
れ、また、ＰＭＯＳトランジスタ１３はシリコン基盤２
６表面に形成されたＮ型ウェル領域２７内に形成されて
いる。ＮＭＯＳトランジスタ１２およびＰＭＯＳトラン
ジスタ１３はシリコン基盤２６表面に形成されたフィー
ルド酸化膜２８により分離されている。
【００１５】これらのＮＭＯＳトランジスタ１２、ＰＭ
ＯＳトランジスタ１３およびフィールド酸化膜２８の表
面には層間絶縁膜２９が設けられ、この層間絶縁膜２９
上に入力パッド１１、ドレイン領域配線２０、２０´お
よびソース領域配線２４、２４´が設けられている。
ＯＳトランジスタ１３およびフィールド酸化膜２８の表
面には層間絶縁膜２９が設けられ、この層間絶縁膜２９
上に入力パッド１１、ドレイン領域配線２０、２０´お
よびソース領域配線２４、２４´が設けられている。
【００１６】次に、このような本発明の半導体入力保護
装置の製法について説明する。まず、Ｐ型シリコン基盤
２６の一主面にＮ型ウェル領域２７を形成し、このＮ型
ウェル領域２７内に、Ｐ+ ドレイン領域１４´およびＰ
+ ソース領域１５´を、また、Ｎ型ウェル領域２７の外
側にＮ+ ドレイン領域１４、Ｎ+ ソース領域１５をそれ
ぞれ形成する。次に、Ｎ+ ドレイン領域１４およびＮ+
ソース領域１５の間の領域およびＮ型ウェル領域２７内
のＰ+ ドレイン領域１４´およびＰ+ ソース領域１５´
の間の領域にゲート酸化膜１７、１７´を介して、例え
ば多結晶シリコンからなるゲート電極１８、１８´を形
成する。そして更に、例えば多結晶シリコンからなる第
１および第２の抵抗層２２、２２´を形成する。
装置の製法について説明する。まず、Ｐ型シリコン基盤
２６の一主面にＮ型ウェル領域２７を形成し、このＮ型
ウェル領域２７内に、Ｐ+ ドレイン領域１４´およびＰ
+ ソース領域１５´を、また、Ｎ型ウェル領域２７の外
側にＮ+ ドレイン領域１４、Ｎ+ ソース領域１５をそれ
ぞれ形成する。次に、Ｎ+ ドレイン領域１４およびＮ+
ソース領域１５の間の領域およびＮ型ウェル領域２７内
のＰ+ ドレイン領域１４´およびＰ+ ソース領域１５´
の間の領域にゲート酸化膜１７、１７´を介して、例え
ば多結晶シリコンからなるゲート電極１８、１８´を形
成する。そして更に、例えば多結晶シリコンからなる第
１および第２の抵抗層２２、２２´を形成する。
【００１７】その後、全面に層間絶縁膜２９を被覆し、
その表面上に、ＮＭＯＳトランジスタ１２の第１のドレ
イン領域配線２０、第２のドレイン領域配線２１および
ソース領域配線２４を、また、ＰＭＯＳトランジスタ１
３の第１のドレイン領域配線２０´、第２のドレイン領
域配線２１´およびソース領域配線２４´をそれぞれ形
成する。更にこの時、内部回路入力端子２３および入力
パッド１１を形成し、最後に、図示しないが入力パッド
１１の中心部を残してその周辺部を含む全面に保護膜を
被覆する。
その表面上に、ＮＭＯＳトランジスタ１２の第１のドレ
イン領域配線２０、第２のドレイン領域配線２１および
ソース領域配線２４を、また、ＰＭＯＳトランジスタ１
３の第１のドレイン領域配線２０´、第２のドレイン領
域配線２１´およびソース領域配線２４´をそれぞれ形
成する。更にこの時、内部回路入力端子２３および入力
パッド１１を形成し、最後に、図示しないが入力パッド
１１の中心部を残してその周辺部を含む全面に保護膜を
被覆する。
【００１８】このように構成された本発明の半導体入力
保護装置は図４に示されるように、ゲート電極１８が高
電位源１９に接続されたＮＭＯＳトランジスタ１２と、
ゲート電極１８´が低電位源２５に接続されたＰＭＯＳ
トランジスタ１３とが拡散抵抗１０、１０´を介して直
列に接続されている。拡散抵抗１０は、ＮＭＯＳトラン
ジスタ１２における第１のドレイン領域配線２０が設け
られていないＮ+ ドレイン領域１４により構成される。
また、拡散抵抗１０´は、ＰＭＯＳトランジスタ１３に
おける第１のドレイン領域配線２１が設けられていない
Ｐ+ ドレイン領域１４´により構成される。
保護装置は図４に示されるように、ゲート電極１８が高
電位源１９に接続されたＮＭＯＳトランジスタ１２と、
ゲート電極１８´が低電位源２５に接続されたＰＭＯＳ
トランジスタ１３とが拡散抵抗１０、１０´を介して直
列に接続されている。拡散抵抗１０は、ＮＭＯＳトラン
ジスタ１２における第１のドレイン領域配線２０が設け
られていないＮ+ ドレイン領域１４により構成される。
また、拡散抵抗１０´は、ＰＭＯＳトランジスタ１３に
おける第１のドレイン領域配線２１が設けられていない
Ｐ+ ドレイン領域１４´により構成される。
【００１９】ＮＭＯＳトランジスタ１２およびＰＭＯＳ
トランジスタ１３それぞれの第１のドレイン領域配線２
０および２０´は入力パッド１１に接続される。また、
ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ
１３の第２のドレイン領域配線２１および２１´は、第
１および第２の抵抗層２２、２２´を並列接続してなる
合成抵抗９を介して内部回路入力端子２３に接続され
る。ＮＭＯＳトランジスタ１２のソース領域配線２４は
低電位源２５に接続され、ＰＭＯＳトランジスタ１３の
ソース領域配線２４´は高電位源１９に接続される。
トランジスタ１３それぞれの第１のドレイン領域配線２
０および２０´は入力パッド１１に接続される。また、
ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ
１３の第２のドレイン領域配線２１および２１´は、第
１および第２の抵抗層２２、２２´を並列接続してなる
合成抵抗９を介して内部回路入力端子２３に接続され
る。ＮＭＯＳトランジスタ１２のソース領域配線２４は
低電位源２５に接続され、ＰＭＯＳトランジスタ１３の
ソース領域配線２４´は高電位源１９に接続される。
【００２０】以上説明した本発明の半導体入力保護装置
の特徴は、第１にＮＭＯＳトランジスタ１２のＮ+ ドレ
イン領域１４およびＰＭＯＳトランジスタ１３のＰ+ ド
レイン領域１４´がゲート電極１８、１８´により包囲
されており、それぞれのトランジスタ１２、１３におい
て、ソース、ドレイン領域がゲート領域１８ａ、１８ａ
´により分離されていることである。
の特徴は、第１にＮＭＯＳトランジスタ１２のＮ+ ドレ
イン領域１４およびＰＭＯＳトランジスタ１３のＰ+ ド
レイン領域１４´がゲート電極１８、１８´により包囲
されており、それぞれのトランジスタ１２、１３におい
て、ソース、ドレイン領域がゲート領域１８ａ、１８ａ
´により分離されていることである。
【００２１】第２にＮＭＯＳトランジスタ１２のＮ+ ソ
ース領域１５が高電位源１９に接続されており、いわゆ
るバックゲート効果により実効ＶT が高くなっているこ
とである。
ース領域１５が高電位源１９に接続されており、いわゆ
るバックゲート効果により実効ＶT が高くなっているこ
とである。
【００２２】第３にＮＭＯＳトランジスタ１２のＮ+ ド
レイン領域１４およびＰＭＯＳトランジスタ１３のＰ+
ドレイン領域１４´の一部が拡散抵抗として用いられて
いること、第４にＮＭＯＳトランジスタ１２のＮ+ ドレ
イン領域１４およびＰＭＯＳトランジスタ１３のＰ+ ド
レイン領域１４´の他端から第１および第２の抵抗層２
２、２２´を介して内部回路入力端子２３に接続されて
いる点である。
レイン領域１４およびＰＭＯＳトランジスタ１３のＰ+
ドレイン領域１４´の一部が拡散抵抗として用いられて
いること、第４にＮＭＯＳトランジスタ１２のＮ+ ドレ
イン領域１４およびＰＭＯＳトランジスタ１３のＰ+ ド
レイン領域１４´の他端から第１および第２の抵抗層２
２、２２´を介して内部回路入力端子２３に接続されて
いる点である。
【００２３】このような本発明の実施例においては、Ｎ
ＭＯＳトランジスタ１２のＮ+ ドレイン領域１４からＮ
+ ソース領域１５に至る経路はフローティングゲート１
８の作用により完全に遮断される。フィールド酸化膜２
８下の反転性リークは、周辺のソース領域１５、１５´
により遮蔽される。さらにこれらのソース領域１５、１
５´はいわゆるラッチトリガ電流の吸収層としての役割
も十分に果たすことができる。また、バックゲート効果
によりＮＭＯＳトランジスタ１２の実効ＶT が高くなる
ため、放射線などによるＶT の経時的低下による影響を
軽減できる。
ＭＯＳトランジスタ１２のＮ+ ドレイン領域１４からＮ
+ ソース領域１５に至る経路はフローティングゲート１
８の作用により完全に遮断される。フィールド酸化膜２
８下の反転性リークは、周辺のソース領域１５、１５´
により遮蔽される。さらにこれらのソース領域１５、１
５´はいわゆるラッチトリガ電流の吸収層としての役割
も十分に果たすことができる。また、バックゲート効果
によりＮＭＯＳトランジスタ１２の実効ＶT が高くなる
ため、放射線などによるＶT の経時的低下による影響を
軽減できる。
【００２４】他方、図４の等価回路に示される、拡散抵
抗１０、１０´および合成抵抗９によりサージ電流は制
限され、内部回路は大きなサージ電流から保護される。
また、合成抵抗９は第１および第２の抵抗層２２、２２
´の並列接続により構成されているため、その実効抵抗
値は各抵抗層２２、２２´の抵抗値の１／２となるた
め、回路の遅延が問題になるような場合には有効であ
る。本発明の実施例の入力保護装置によれば、例えば、
１×１０6 ＲＡＤという高線量領域でも、リーク電流は
１μＡ以下に抑えられ、さらに米国陸軍標準規格である
ＭＩＬ ＳＴＤの静電耐量試験では２ｋＶ以上が保証さ
れた。
抗１０、１０´および合成抵抗９によりサージ電流は制
限され、内部回路は大きなサージ電流から保護される。
また、合成抵抗９は第１および第２の抵抗層２２、２２
´の並列接続により構成されているため、その実効抵抗
値は各抵抗層２２、２２´の抵抗値の１／２となるた
め、回路の遅延が問題になるような場合には有効であ
る。本発明の実施例の入力保護装置によれば、例えば、
１×１０6 ＲＡＤという高線量領域でも、リーク電流は
１μＡ以下に抑えられ、さらに米国陸軍標準規格である
ＭＩＬ ＳＴＤの静電耐量試験では２ｋＶ以上が保証さ
れた。
【００２５】
【発明の効果】以上説明したように本発明によれば、耐
放射線性ならびに耐サージ性に優れ、従来の製造方法に
より容易に製造できる半導体入力保護装置が得られる。
放射線性ならびに耐サージ性に優れ、従来の製造方法に
より容易に製造できる半導体入力保護装置が得られる。
【図面の簡単な説明】
【図１】本発明のオフチャンネル型半導体入力保護装置
の要部の構造を示す図。
の要部の構造を示す図。
【図２】図１のＸ−Ｘ´に沿った断面図。
【図３】図１のＹ−Ｙ´に沿った断面図。
【図４】本発明の図１に示す半導体入力保護装置の等価
回路である。
回路である。
【図５】従来のオフチャンネル型半導体入力保護装置の
要部の構造を示す図。
要部の構造を示す図。
【図６】図５のＸ−Ｘ´に沿った断面図。
【図７】図５のＹ−Ｙ´に沿った断面図。
９ 合成抵抗 １０、１０´ 拡散抵抗 １１ 入力パッド １２ ＮＭＯＳトランジスタ １３ ＰＭＯＳトランジスタ １４、１４´ ドレイン領域 １５、１５´ ソース領域 １６、１６´ ゲート領域 １７、１７´ 酸化膜 １８、１８´ ゲート電極 １９ 高電位源 ２０、２０´ 第１のドレイン領域配線 ２１、２１´ 第２のドレイン領域配線 ２２ ２２´第１、第２の抵抗層 ２３ 内部回路入力端子 ２４、２４´ ソース領域配線 ２５ 低電位源 ２６ シリコン基盤 ２７ Ｎ型ウェル領域 ２８ フィールド酸化膜 ２９ 層間絶縁膜
Claims (2)
- 【請求項１】 入力パッドおよび内部回路入力端子間に
接続されたＮチャンネルＭＯＳトランジスタおよびＰチ
ャンネルＭＯＳトランジスタの直列接続からなる半導体
入力保護装置において、前記ＮチャンネルＭＯＳトラン
ジスタは、ドレイン領域がソース領域に取り囲まれてお
り、これらの領域間に介在するゲート領域上部に酸化膜
を介して形成されたゲート電極は高電位源に接続され、
ソース領域はソース領域配線を介して低電位源に接続さ
れ、前記ドレイン領域はその一端が前記入力パッドに接
続され、他端からドレイン領域配線が取り出され、この
ドレイン領域配線は第１の抵抗層を介して前記内部回路
入力端子に接続されており、前記ＰチャンネルＭＯＳト
ランジスタは、ドレイン領域がソース領域に取り囲まれ
ており、これらの領域間に介在するゲート領域上部に酸
化膜を介して形成されたゲート電極は低電位源に接続さ
れ、ソース領域はソース領域配線を介して高電位源に接
続され、前記ドレイン領域はその一端が前記入力パッド
に接続され、他端からドレイン領域配線が取り出され、
このドレイン領域配線は第２の抵抗層を介して前記内部
回路入力端子に接続されていることを特徴とする半導体
入力保護装置。 - 【請求項２】 前記ＮチャンネルＭＯＳトランジスタお
よび前記ＰチャンネルＭＯＳトランジスタのゲート電極
はそれぞれのドレイン領域を取り囲むように形成されて
いることを特徴とする請求項１記載の半導体入力保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019087A JP2877175B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019087A JP2877175B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218313A JPH05218313A (ja) | 1993-08-27 |
| JP2877175B2 true JP2877175B2 (ja) | 1999-03-31 |
Family
ID=11989677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4019087A Expired - Lifetime JP2877175B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877175B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2874550B2 (ja) * | 1994-04-21 | 1999-03-24 | 日本電気株式会社 | 半導体集積回路装置 |
| KR0145476B1 (ko) * | 1995-04-06 | 1998-08-17 | 김광호 | 칩면적을 줄일 수 있는 패드구조를 가지는 반도체 메모리 장치 |
| JP3102391B2 (ja) | 1997-10-27 | 2000-10-23 | 日本電気株式会社 | 半導体集積回路 |
-
1992
- 1992-02-04 JP JP4019087A patent/JP2877175B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218313A (ja) | 1993-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981224 |