JPH0526344B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、入力保護回路を備えた半導体集積回
路装置（以下、ICという）に関するものである。 〔背景技術〕 絶縁ゲート型電界効果トランジスタ〔以下、
MISFET（Ｍetal Ｉnsulator Ｓemiconductor
Ｆield Ｅffect Ｔransistor）という〕を集積
回路の主な構成素子として用いるICにおいては、
その人為的取り扱いによつて生ずる予期せぬ過大
電圧による前記集積回路の入力段回路を構成する
MISFETのゲート絶縁膜の破壊（以下、静電破
壊という）を防止するためには、予期せぬ過大電
圧が印加される外部端子と前記入力段回路との間
に入力保護回路が設けられている。この入力保護
回路としては、外部端子からの予期せぬ過大電圧
をなまらせるための抵抗素子と、予期せめ過大電
圧をそのドレイン領域と半導体基板とのpn接合
部に生ずるサーフエイスブレークダウンまたはツ
エナブレークダウンによつてクランプするクラン
プ用MISFETとを直列に接続して使用するのが
一般的である。 例えば、ICを構成する半導体基板として低い
不純物濃度を有するp^-型の半導体基板を用いた
場合、寄生的に生ずるダイオードを得るICの製
造プロセス上の制約に対処する、またはICの動
作時間の遅延を防止する等のために、前記抵抗素
子として高い不純物濃度を有するn⁺型の拡散層
抵抗が採用されることが多い。 本発明者等は、n⁺型の拡散層抵抗を用いてな
る入力保護回路を備えたICについてその静電破
壊試験ならびに検討を行つた結果、ICの微細化、
高集積化にともない入力保護回路そのものの予期
せつ過大電圧に対する強度が充分得られなくなる
傾向にあることを発見した。そして、これは、予
期せぬ過大電圧か印加される外部端子から延在す
る配線と前記拡散層抵抗との接続部近傍におけ
る、前記拡散抵抗と半導体基板とのpn接合部が、
予期せぬ過大電圧による熱エネルギによつて破壊
されるという事実に基づくことを解明した。 このように、従来のICでは、予期せぬ過大電
圧によつてICが破壊に至る電圧をより高くし、
過大電圧に対する強度を増すことができなかつ
た。 〔発明の目的〕 本発明の目的は、静電破壊を生じるような予期
せぬ過大電圧に対する強度を向上することが可能
なICを提供することにある。 本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述および添付図面からあきら
かになるであろう。 〔発明の概要〕 本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。 すなわち、半導体基板内の半導体領域からなる
抵抗を具備してなる入力保護回路を備えたICに
おいて、少なくとも、予期せぬ過大電圧が印加さ
れる外部端子から延在する配線と前記抵抗との電
気的接続部近傍における前記抵抗と半導体基板と
のpn接合部耐圧を向上することによつて、予期
せぬ過大電圧に対する入力保護回路の破壊強度
（耐圧）を向上するものである。 以下、実施例とともに、本発明を詳細に説明す
る。本実施例は、異なるチヤネルのMISFETに
よつて構成される相補型の絶縁ゲート型電界効果
トランジスタ〔以下、CMIS（Ｃomplementaly
ＭＩ ＳFET）という〕を集積回路の主な構成素
子として用いるICによつて、説明をする。 なお、全図において、同一の機能を有するもの
は同一の符号を付け、そのくり返しの説明は省略
する。 実施例 第１図は、本発明の実施例を説明するための
IC、特に、入力保護回路の概要を示す等価回路
図である。 第１図において、１は外部端子であり、IC内
部の集積回路の動作信号をその外部から印加する
ためのものである。この外部端子１には、ICを
人間が取り扱うこと等によつて、静電破壊を生じ
るような予期せぬ過大電圧が印加されてしまう。
２は外部端子１に印加される動作信号が集積回路
の中で最初に入力する入力段回路である。この入
力段回路２は、ｐチヤンネルMISFETQ₁とｎチ
ヤンネルMISFETQ₂とによつて、インバータ回
路を構成している。V_ccはICの動作電圧、GNDは
接地電位、OUTは前記インバータ回路の出力端
子である。Ｓはソース領域、Ｄはドレイン領域、
Ｇはゲート電極である。３は外部端子１と入力段
回路２との間に設けられた本発明の実施例によ
る入力保護回路であり、予期せぬ過大電圧が外部
端子１に印加された場合において、入力段回路２
の静電破壊を防止するためのものである。この入
力保護回路３は、予期せぬ過大電圧をなまらせる
ための抵抗R₁と、そのドレイン領域Ｄと半導体
基板とのpn接合部において回復性のあるサーフ
エイスブレークダウンまたはツエナブレークダウ
ンを生じせしめ予期せぬ過大電圧をクランプする
クランプ用のｎチヤンネルMISFETQ₃と、前記
抵抗R₁を拡散層によつて形成することにより半
導体基板との間に寄生的に付加されるツエナダイ
オードD₁と、該ツエナダイオードD₁よりもpn接
合の逆方向の破壊耐圧が高く、かつ、外部端子１
より配置された本発明の実施例によつて特に設
けられたツエナダイオードD₂とを、主な構成素
子としている。 第２図Ａは、第１図に示す等価回路図の具体的
な構造を説明するためのICの要部を示す平面図
であり、第２図Ｂは、第２図Ａの−線におけ
る断面図である。なお、第２図Ａにおいて、その
図面を見易くするたには、各導電層間に設けられ
るべき絶縁膜は図示しない。 第２図Ａ，Ｂにおいて、４はシリコン単結晶か
らなり、かつ、例えば１×10¹⁵〔原子個／cm³〕程
度の低い不純物濃度を有するp^-型の半導体基板
であり、ICを構成するためのものである。５は
半導体基板４主面部であつて、半導体素子間に設
けられたフイールド絶縁膜であり、それらを電気
的に分離するためのものである。６はフイールド
絶縁膜６下部の半導体基板４内に設けられたｐ型
のチヤンネルストツパ領域であり、前記半導体素
子間をより電気的に分離するためのものである。
７は半導体基板４主面上であつて、フイールド絶
縁膜５以外の部分に設けられた第１絶縁膜であ
り、例えばゲート電極上の熱酸化膜と同時に設け
られたSiO₂膜である。この絶縁膜は省略するこ
とができる。８は第１絶縁膜７上部に設けられた
第２絶縁膜であり、ゲート電極、第１層目配線と
第２絶縁膜８上部に設けられる第２層目配線との
電気的な分離をするためのものである。９は半導
体基板４周辺部に複数個設けられた前述した外部
端子１であり、例えばアルミニウム膜からなつて
いる。１０は半導体基板４主面部であつて、外部
端子９と後述する入力段回路との間に設けられた
例えば２×10¹⁹〜３×10¹⁹〔原子個／cm³〕程度の
高い不純物濃度を有するn⁺型半導体領域からな
抵抗（R₁）であり、外部端子９に印加されるで
あろう静電破壊を生じるような予期せぬ過大電圧
をなまらせるためのものである。この抵抗１０
は、その一端部が接続孔１１を介して外部端子９
と電気的に接続している。１２は半導体基板４の
主面部に一対でそれぞれ離隔して設けられ例えば
２×10¹⁹〜３×10¹⁹〔原子個／cm³〕程度の高い不
純物濃度を有するn⁺型の半導体領域であり、
夫々の領域がソース領域Ｓおよびドレイン領域Ｄ
となつてクランプ用のｎチヤンネルMISFETQ₃
を構成するためものである。そして、ドレイン領
域Ｄは外部端子９と入力段回路との間になるよう
に設けられている。また、ドレイン領域Ｄと前記
拡散層抵抗１０の他端部とが一体化されており、
電気的に接続されている。１３は半導体領域１２
間の半導体基板４主面上に設けられたゲート電極
であり、クランプ用のｎチヤンネル導電型
MISFETQ₃を構成するためのものである。１４
は配線であり、その一端が接続孔１５を介して半
導体領域１２と電気的に接続され、その他端部が
接続孔１６を介してゲート電極１３と電気的に接
続されている。１７は配線であり、その一端部が
接続孔１８を介して半導体領域１２と電気的に接
続され、その他端部が接続孔１９を介して後述す
る入力段回路を構成するゲート電極と電気的に接
続されている。２０は所定部分の半導体基板４主
面部に設けられた１×10¹⁶〔原子個／cm³〕程度の
不純物濃度を有するn^-型のウエル領域であり、
入力段回路のCMISのｐチヤンネルMISFETQ₁を
構成するためのものである。２１は前記n^-型の
ウエル領域２０の隣接もしくは離隔して半導体基
板４主面部に設けられたｐ型のウエル領域であ
り、入力段回路のCMISのｎチヤンネル
MISFETQ₂を構成するためのものである。２２
はn^-型のウエル領域２０内主面部に一対でそれ
ぞれが離隔して設けられたp⁺型の半導体領域で
あり、入力段回路のｐチヤンネル導電型
MISFETQ₁のソース領域Ｓおよびドレイン領域
Ｄを構成するためのものである。２３はｐ型のウ
エル領域２１主面部に一対でそれぞれが離隔して
設けられた例えば２×10¹⁹〜３×10¹⁹〔原子個／
cm³〕程度の高い不純物濃度を有するn⁺型半導体
領域であり、入力段回路のｎチヤンネル導電型
MISFETQ₂のソース領域Ｓおよびドレイン領域
Ｄを構成するためのものである。前記クランプ用
のｎチヤンネルMISFETQ₃を構成するための半
導体領域１２おおよび抵抗１０は、ICの製造プ
ロセスにおいて、前記半導体領域２３と同一製造
工程によつて形成されるようになつている。２４
は半導体領域２２間と半導体領域２３間とに共通
に設けられたゲート電極であり、ｐチヤンネルお
よびｎおよびチヤンネルMISFETQ₁およびQ₂を
構成するためのものである。２５はICの動作電
圧V_ccが印加される配線であり、その一端部が接
続孔２６を介してソース領域Ｓとなる半導体領域
２２と電気的に接続されている。２７は接地電位
GNDが印加される配線であり、その一端部が接
続孔２８を介してソース領域Ｓとなる半導体領域
２３と電気的に接続されている。２９は入力段回
路からの出力信号が印加される配線であり、その
一端部が接続孔３０，３１を介してドレイン領域
Ｄとなる半導体領域２２，２３と電気的に接続さ
れ、その他端部が他の回路素子に電気的に接続さ
れるようになつている。３２は外部端子９と抵抗
１０との接続部分であつて、抵抗１０と電気的に
接続し、かつそれを覆うように半導体基板４主面
部に設けられた本発明の実施例によるn^-型の
半導体領域である。その不純物濃度は、例えば１
×10¹⁶〔原子個／cm³〕程度の低い不純物濃度を有
しており、ICの製造プロセスにおいて、前記n^-
型のウエル領域２０と同一製造工程によつて形成
されるようになつている。この半導体領域３２
は、静電破壊を生じるような予期せぬ過大電圧が
外部端子９に印加され、該予期せぬ過大電圧が抵
抗１０に入力しても、その入力部（接続孔１１）
周辺の抵抗１０が破壊されないようにするための
ものである。これは、前記入力部に、抵抗１０と
半導体基板４とのpn接合部の寄生的に生ずるダ
イオードD₁よりも、予期せぬ過大電圧に対する
破壊強度が高い半導体領域３２と半導体基板４と
のpn接合部の寄生的に生ずるダイオードD₂を設
けることによる。すなわちn^-型の半導体領域３
２とp^-型の半導体基板４とのpn接合部によつて
形成される空乏層の伸びが、n⁺型の抵抗１０と
p^-型の半導体基板４とのpn接合部によつて形成
される空乏層の伸びよりも大きいからである。従
つて、外部端子９と抵抗１０との接続部分におい
て、静電破壊を生じるような予期せぬ過大電圧に
対する抵抗１０の破壊強度を向上することができ
る。 実施例 第３図は、本発明の実施例を説明するための
IC、特に、入力保護回路の概要を示す等価回路
図である。 第３図において、３Ａは外部端子１と入力段回
路２との間に設けられた本発明の実施例による
入力保護回路であり、予期せぬ過大電圧が外部端
子１に印加された場合において、入力段回路２の
静電破壊を防止するためのものである。R₂は抵
抗R₁よりも前段に設けられた本発明の実施例
による抵抗であり、抵抗R₁と同様に、静電破壊
を生じるような予期せぬ過大電圧をなまらせるた
めのものである。この抵抗R₂は、静電破壊を生
じるような予期せぬ過大電圧に対する破壊強度
が、前記抵抗R₁よりも高くなつている。 第４図Ａは、第３図に示す等価回路図の具体的
な構造を説明するためのICの要部を示す平面図
であり、第４図Ｂは、第４図Ａの−線におけ
る断面図である。なお、第４図Ａにおいて、第２
図Ａと同様に、その図面を見易くするために、各
導電層間に設けられるべき絶縁層は図示しない。 第４図Ａ，Ｂにおいて、３３は外部端子９と接
続孔３４を介して電気的に接続し、所定の半導体
基板４主面部に設けられた例えば２〜10¹⁹〜３×
10¹⁹〔原子個／cm³〕程度の高い不純物濃度を有す
るn⁺型の半導体領域であり、主として金属材料
の外部端子９とシリコン材料との接触抵抗値を低
減するためのものである。３５は外部端子９と半
導体領域３３との接続部分であつて、その一端部
が半導体領域３３と電気的に接続し、その他端部
が半導体領域からなる抵抗１０の前段と電気的に
接続し、それらを覆うように半導体基板４主面部
に設けられた本発明の実施例によるn^-型の半
導体領域である。その不純物濃度は、例えば１×
10¹⁶〔原子個／cm³〕程度の低い不純物濃度を有し
ており、ICの製造プロセスにおいて、前記n^-型
のウエル領域２０と同一製造工程によつて形成さ
れるようになつている。この半導体領域３５は、
静電破壊を生じるような予期せぬ過大電圧が外部
端子９に印加され、該予期せぬ過大電圧が抵抗１
０に入力しても、その入力部周辺の抵抗１０が破
壊されないようにするためのものである。これ
は、前記入力部に、抵抗１０と半導体基板４との
pn接合部の寄生的に生ずるダイオードD₁よりも、
予期せぬ過大電圧に対する破壊強度が高い半導体
領域３５と半導体基板４とのpn接合部の寄生的
に生ずるダイオードD₂を設け、かつ、外部端子
９と抵抗１０との間に、半導体領域３５によつて
抵抗１０（R₁）よりも高い抵抗値の抵抗R₂を設
けることによる。該抵抗R₂は、それを構成する
半導体領域３５の不純物濃度が低いために、半導
体領域３５と半導体基板４とのpn接合部に形成
される空乏層の電圧による依存性が大きい。すな
わち、ICの動作電圧V_ccが外部端子９に印加され
た場合においては、半導体領域３５内部に形成さ
れる空乏層の伸びが小さく、抵抗R₂の見かけ上
の抵抗値は小さくなり、静電破壊を生じるような
予期せぬ過大電圧が外部端子９に印加された場合
においては、半導体領域３５内部に形成される空
乏層の伸びが大きく、抵抗R₂の見かけ上の抵抗
値は大きくなる。従つて、外部端子９と抵抗１０
との接続部分において、静電破壊を生じるような
予期せぬ過大電圧に対する抵抗１０の破壊強度を
向上するとともに、入力される電圧に依存して抵
抗値を可変することができる抵抗R₂によつて、
静電破壊を生じるような予期せぬ過大電圧を充分
なまらせてから抵抗１０に入力することができ
る。 〔効果〕 (1) 半導体領域からなる抵抗を具備してなる入力
保護回路を備えたICにおいて、外部端子９と
前記抵抗１０との接続部分に前記抵抗１０を覆
うような同一導電型でかつそれよりも低い不純
物濃度を有する半導体領域３２を半導体基板４
主面部に設けたことによつて、それらにより生
ずるpn接合部に形成される空乏層の伸びが抵
抗１０と半導体基板４とにより生ずるpn接合
部に形成される空乏層の伸びよりも大きくな
り、静電破壊が生じるような予期せぬ過大電圧
に対する抵抗１０の破壊強度を向上することが
できる。 (2) 外部端子９と抵抗１０との間に、それらと電
気的に接続し、抵抗１０と同一導電型でそれよ
りも低い不純物濃度を有し、かつ、入力される
電圧に依存して抵抗値を可変することが可能な
半導体領域３５を設けたことによつて、静電破
壊を生じるような予期せぬ過大電圧をなまら
せ、予期せぬ過大電圧による抵抗１０の破壊を
防止することができる。 以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。 例えば、実施例において、接触抵抗を低減す
るために設けてある半導体領域３３を省略するこ
とも可能である。また、各半導体領域の導電型が
逆である場合にも本発明を適用することができ
る。

【図面の簡単な説明】

第１図は、本発明の実施例を説明するための
IC、特に、入力保護回路の概要を示す等価回路
図、第２図Ａは、第１図に示す等価回路図の具体
的な構造を説明するためのICの要部を示す平面
図、第２図Ｂは、第２図Ａの−線における断
面図、第３図は、本発明の実施例を説明するた
めのIC、特に、入力保護回路の概要を示す等価
回路図、第４図Ａは、第３図に示す等価回路図の
具体的な構造を説明するためのICの要部を示す
平面図、第４図Ｂは、第４図Ａの−線におけ
る断面図である。 図中、１，９……外部端子、２……入力段回
路、３，３Ａ……入力保護回路、４……半導体基
板、５……フイールド絶縁膜、６……チヤンネル
ストツパ領域、７，８……絶縁膜、１０……拡散
層抵抗、１１，１５，１６，１８，１９，２６，
２８，３０，３１，３４……接続孔、１２，２
２，２３，３２，３３，３５……半導体領域、１
３，２４……ゲート電極、１４，１７，２５，２
７，２９……配線、２０，２１……ウエル領域で
ある。

Claims (1)

【特許請求の範囲】
1. １ 第１導電型の半導体基板の主面部に選択的に
   形成され外部端子に接続される第２導電型の第１
   半導体領域と、この第１半導体領域から離間して
   前記第１導電型の半導体基板の主面部に選択的に
   形成される第２導電型の第２半導体領域と、前記
   第１半導体領域の外部端子が接続される箇所を覆
   いかつ前記第１半導体領域と第２半導体領域との
   間に存在するように前記半導体基板に形成される
   前記第１及び第２半導体領域よりも不純物濃度が
   低い第２導電型のウエル領域と、前記第２半導体
   領域に接続されるMIS型トランジスタとから成る
   入力保護回路と、この入力保護回路に接続され前
   記半導体基板に形成される内部回路とを有するこ
   とを特徴とする半導体集積回路装置。