JP2753191B2

JP2753191B2 - 半導体装置

Info

Publication number: JP2753191B2
Application number: JP5247886A
Authority: JP
Inventors: 績宮永; 一実栗本; 敦堀
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-10-05
Filing date: 1993-10-04
Publication date: 1998-05-18
Anticipated expiration: 2013-05-18
Also published as: JPH06244371A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路装置における静
電破壊防止のための保護回路に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路において構成素子
の微細化が大きく進展し、最小加工寸法は１μｍ以下の
いわゆるサブミクロン領域に達している。素子の微細化
に従い、ＭＯＳ型のトランジスタではゲート酸化膜の薄
膜化がはかられてきた。そのためゲート酸化膜の耐圧が
低下し、静電破壊耐圧の低下がみられるようになった。
静電破壊を防止するためパッド付近には静電破壊保護回
路が設けられている。

【０００３】以下図面を参照しながら、従来の静電破壊
保護回路について説明する。図１７は従来の静電破壊保
護回路を備えた入出力回路の一例を示すものである。図
１７において、入出力端子１はｐチャネル保護トランジ
スタ２のドレイン、ｎチャネル保護トランジスタ３のド
レイン、ｐチャネル出力トランジスタ４のドレイン、及
びｎチャネル出力トランジスタ５のドレインに接続さ
れ、更に入力保護抵抗６を介して内部回路７に接続され
ている。ｐチャネル保護トランジスタ２のソース及びゲ
ートはVDD電源端子に接続され、ｎチャネル保護トラン
ジスタ３のソース及びゲートは接地端子に接続されてい
る。また、ｐチャネル出力トランジスタ４のソースはVD
D電源端子に接続され、ゲートは内部回路８に接続され
ている。ｎチャネル出力トランジスタ５のソースは接地
端子に接続され、ゲートは内部回路９に接続されてい
る。このような構成の入出力回路において接地端子に対
し入出力端子にサージが印加された場合、ｎチャネル保
護トランジスタ３を通じてサージは放電吸収される。ま
た、VDD電源端子に対し入出力端子１にサージが印加さ
れた場合も同様に、ｐチャネル保護トランジスタ２を通
じてサージは放電吸収される。更に入力保護抵抗６がサ
ージ電圧を減衰させて内部回路７を保護している。

【０００４】また、もう１つの従来の静電破壊保護回路
を備えた入力回路の例を図１９に示す。図１９におい
て、入力端子４９はｐチャネル保護トランジスタ１０の
ドレイン、ｎチャネル保護トランジスタ１１のドレイ
ン、ｐチャネルトランスファゲートトランジスタ１２の
ドレイン、及びｎチャネルトランスファゲートトランジ
スタ１３のドレインに接続され、ｐチャネルトランスフ
ァゲートトランジスタ１２のソース、及びｎチャネルト
ランスファゲートトランジスタ１３のソースは内部回路
素子のキャパシタ１４に接続されている。更にｐチャネ
ル保護トランジスタ１０のソース及びゲートはVDD電源
端子に接続され、ｎチャネル保護トランジスタ１１のソ
ース及びゲートは接地端子に接続されている。また、ｐ
チャネルトランスファゲートトランジスタ１２のゲート
は内部回路１５に接続され、ｎチャネルトランスファゲ
ートトランジスタ１３のゲートは内部回路１６に接続さ
れている。このような構成の入力回路において接地端子
に対し入力端子４９にサージが印加された場合、ｎチャ
ネル保護トランジスタ１１を通じてサージは放電吸収さ
れる。また、VDD電源端子に対し入力端子にサージが印
加された場合も同様に、ｐチャネル保護トランジスタ１
０を通じてサージは放電吸収される。

【０００５】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、図１８のようにVDD電源端子に対し(接地
端子は開放)負極のサージが入出力端子１に印加された
とき、ｐチャネル保護トランジスタ２において放電が開
始するが、その間ｎチャネル出力トランジスタ５ではゲ
ートが内部回路９内のｐチャネルＭＯＳトランジスタの
ｐ＋ドレイン、ｎウェルを介してVDD電源端子と接続し
ているためゲート酸化膜に高電圧が印加された状態にな
る。ｐチャネル保護トランジスタ２のドレインのＰＮ接
合近傍にかかる電圧は放電電圧にクランプされている
が、ドレインのｐ型拡散抵抗が高いとサージ吸収は小さ
くなり、ｎチャネル出力トランジスタ５のゲート酸化膜
に加わるサージストレスは大きくなる。微細化に伴いゲ
ート酸化膜が薄くなるとこの高電圧によりｎチャネル出
力トランジスタ５のゲート酸化膜で破壊が発生する。ｎ
チャネル出力トランジスタ５のゲート電極下でゲート酸
化膜が破壊し、更にゲート電極を形成している多結晶シ
リコンも破壊に至った様子を図２１に示す。接地端子に
対し（VDD電源端子は開放）正極のサージが入出力端子
１に印加されたときではｐチャネル出力トランジスタ４
のゲート酸化膜で破壊が発生する。

【０００６】また、図２０では図１８のｎチャネル出力
トランジスタ５で発生する破壊と同様の破壊がｎチャネ
ルトランスファゲートトランジスタ１３で発生する。

【０００７】本発明は上記問題点に鑑み、出力トランジ
スタ及びトランスファゲートトランジスタのゲート酸化
膜破壊を防止することにより高静電破壊耐圧を有した半
導体装置を提供するものである。

【０００８】上記目的を達成するため本発明は、一端が
電源端子に接続され、他端が入出力端子に接続され、ゲ
ートが内部回路のｎ型拡散領域／ｐ型拡散層（ｐ型基
板）を介して接地端子に接続されたｐチャネル出力トラ
ンジスタと、一端が接地端子に接続され、他端が入出力
端子に接続され、ゲートが内部回路のｐ型拡散領域／ｎ
型拡散層を介して電源端子に接続されるとともに、前記
ｐチャネル出力トランジスタとで相補型半導体素子を形
成するｎチャネル出力トランジスタと、ソース、ドレイ
ン（又はドレイン、ソース）がそれぞれ前記ｎチャネル
出力トランジスタのドレイン、ゲートに接続され、ゲー
トが接地端子に接続されたｎチャネルトランジスタとを
備えた半導体装置とする。

【０００９】また、一端が電源端子に接続され、他端が
入出力端子に接続され、ゲートが内部回路のｎ型拡散領
域／ｐ型拡散層（ｐ型基板）を介して接地端子に接続さ
れたｐチャネル出力トランジスタと、一端が接地端子に
接続され、他端が入出力端子に接続され、ゲートが内部
回路のｐ型拡散領域／ｎ型拡散層を介して電源端子に接
続されるとともに、前記ｐチャネル出力トランジスタと
で相補型半導体素子を形成するｎチャネル出力トランジ
スタと、ソース、ドレイン（又はドレイン、ソース）が
それぞれ前記ｐチャネル出力トランジスタのドレイン、
ゲートに接続され、ゲートが電源端子に接続されたｐチ
ャネルトランジスタとを備えた半導体装置とする。

【００１０】また、一端が電源端子に接続され、他端が
入出力端子に接続され、ゲートが内部回路のｎ型拡散領
域／ｐ型拡散層（ｐ型基板）を介して接地端子に接続さ
れたｐチャネル出力トランジスタと、一端が接地端子に
接続され、他端が入出力端子に接続され、ゲートが内部
回路のｐ型拡散領域／ｎ型拡散層を介して電源端子に接
続されるとともに、前記ｐチャネル出力トランジスタと
で相補型半導体素子を形成するｎチャネル出力トランジ
スタと、第１、第２のｎ型拡散領域がそれぞれ前記ｎチ
ャネル出力トランジスタのドレイン、ゲートに接続さ
れ、ベースが接地されたｎｐｎバイポーラトランジスタ
とを備え、さらに、前記ｎｐｎバイポーラトランジスタ
の前記第１、第２のｎ型拡散領域は、前記入出力端子と
前記ｎチャネル出力トランジスタのゲートとの間に接続
されている半導体装置とする。

【００１１】また、一端が電源端子に接続され、他端が
入出力端子に接続され、ゲートが内部回路のｎ型拡散領
域／ｐ型拡散層（ｐ型基板）を介して接地端子に接続さ
れたｐチャネル出力トランジスタと、一端が接地端子に
接続され、他端が入出力端子に接続され、ゲートが内部
回路のｐ型拡散領域／ｎ型拡散層を介して電源端子に接
続されるとともに、前記ｐチャネル出力トランジスタと
で相補型半導体素子を形成するｎチャネル出力トランジ
スタと、第１、第２のｐ型拡散領域がそれぞれ前記ｐチ
ャネル出力トランジスタのドレイン・ゲートに接続さ
れ、ベースが電源電圧に接続されたｐｎｐバイポーラト
ランジスタとを備え、さらに、前記ｐｎｐバイポーラト
ランジスタの前記第１、第２のｐ型拡散領域は、前記入
出力端子と前記ｐチャネル出力トランジスタのゲートと
の間に接続されている半導体装置とする。

【００１２】また、一端が入出力端子に接続され、他端
が電源端子に接続され、ゲートが内部回路のｎ型拡散領
域／ｐ型拡散層（ｐ型基板）を介して接地端子に接続さ
れたｐチャネルトランスファーゲートトランジスタと、
一端が入出力端子に接続され、他端が接地端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネルト
ランスファーゲートトランジスタとで相補型半導体素子
を形成するｎチャネルトランスファーゲートトランジス
タと、ソース、ドレイン（又はドレイン、ソース）がそ
れぞれ前記ｎチャネルトランスファーゲートトランジス
タのドレイン、ゲートに接続され、ゲートが接地された
ｎチャネルトランジスタとを備えた半導体装置とする。

【００１３】また、一端が入出力端子に接続され、他端
が電源端子に接続され、ゲートが内部回路のｎ型拡散領
域／ｐ型拡散層（ｐ型基板）を介して接地端子に接続さ
れたｐチャネルトランスファーゲートトランジスタと、
一端が入出力端子に接続され、他端が接地端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネルト
ランスファーゲートトランジスタとで相補型半導体素子
を形成するｎチャネルトランスファーゲートトランジス
タと、ソース、ドレイン（又はドレイン、ソース）がそ
れぞれ前記ｐチャネルトランスファーゲートトランジス
タのドレイン、ゲートに接続され、ゲートが電源端子に
接続されたｐチャネルトランジスタとを備えた半導体装
置とする。

【００１４】また、一端が入出力端子に接続され、他端
が電源端子に接続され、ゲートが内部回路のｎ型拡散領
域／ｐ型拡散層（ｐ型基板）を介して接地端子に接続さ
れたｐチャネルトランスファーゲートトランジスタと、
一端が入出力端子に接続され、他端が接地端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネルト
ランスファーゲートトランジスタとで相補型半導体素子
を形成するｎチャネルトランスファーゲートトランジス
タと、第１、第２のｎ型拡散領域がそれぞれ前記ｎチャ
ネルトランスファーゲートトランジスタのドレイン、ゲ
ートに接続され、ベースが接地されたｎｐｎバイポーラ
トランジスタとを備え、さらに、前記ｎｎｐバイポーラ
トランジスタの前記第１、第２のｎ型拡散領域は、前記
入出力端子と前記ｎチャネル出力トランジスタのゲート
との間に接続されている半導体装置とする。

【００１５】また、一端が入出力端子に接続され、他端
が電源端子に接続され、ゲートが内部回路のｎ型拡散領
域／ｐ型拡散層（ｐ型基板）を介して接地端子に接続さ
れたｐチャネルトランスファーゲートトランジスタと、
一端が入出力端子に接続され、他端が接地端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネルト
ランスファーゲートトランジスタとで相補型半導体素子
を形成するｎチャネルトランスファーゲートトランジス
タと、第１、第２のｐ型拡散領域がそれぞれ前記ｐチャ
ネルトランスファーゲートトランジスタのドレイン、ゲ
ートに接続され、ベースが電源端子に接続されたｐｎｐ
バイポーラトランジスタとを備え、さらに、前記ｐｎｐ
バイポーラトランジスタの前記第１、第２のｐ型拡散領
域は、前記入出力端子と前記ｐチャネル出力トランジス
タのゲートとの間に接続されている半導体装置とする。

【００１６】

【作用】本発明は上記した構成によって、VDD電源端子
に対し負極のサージが入出力端子に印加されても、ｎチ
ャネル出力トランジスタ及びｎチャネルトランスファゲ
ートトランジスタのドレイン−ゲート間に接続されたｎ
チャネルＭＯＳトランジスタ又はｎｐｎバイポーラトラ
ンジスタを通じてｎチャネル出力トランジスタ及びｎチ
ャネルトランスファゲートトランジスタのゲート電位を
下げるのでゲート酸化膜には高電圧はかからず破壊を防
ぐことができる。また、接地端子に対し正極のサージが
入出力端子に印加されたときも同様にしてｐチャネル出
力トランジスタ及びｐチャネルトランスファゲートトラ
ンジスタのドレイン−ゲート間に接続されたｐチャネル
ＭＯＳトランジスタ又はｐｎｐバイポーラトランジスタ
が導通してｐチャネル出力トランジスタ及びｐチャネル
トランスファゲートトランジスタのゲート酸化膜に加わ
る電圧を吸収しゲート酸化膜破壊を防ぐことができる。

【００１７】

【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。

【００１８】図１は本発明の第１の実施例における半導
体装置の回路図を示すものである。図１において、１は
入出力端子、２はｐチャネル保護トランジスタ、３はｎ
チャネル保護トランジスタ、４はｐチャネル出力トラン
ジスタ、５はｎチャネル出力トランジスタ、６は入力保
護抵抗、７、８、９は内部回路であり、これらの構成は
図１７の従来の入出力回路の構成と同様である。本実施
例ではこれにｎチャネルＭＯＳトランジスタ１７が付加
されており、そのソース、ドレインはｎチャネル出力ト
ランジスタ５のドレイン、ゲートに、ゲートは接地端子
にそれぞれ接続されている。本実施例によれば、この回
路の入出力端子１に例えばVDD電源端子に対して（接地
端子は開放）負極のサージが印加された場合、ｎチャネ
ル出力トランジスタのゲートが内部回路９内のｐチャネ
ルＭＯＳトランジスタのｐ＋ドレイン、ｎウェルを介し
てVDD電源端子と接続していても、ｎチャネルＭＯＳト
ランジスタ１７が導通してｎチャネル出力トランジスタ
５のゲート酸化膜に加わる電圧を吸収する。図２２のよ
うな回路を用いて静電破壊試験を行うと、図２３に示す
ようにｎチャネルＭＯＳトランジスタ１７が付加されて
いない入出力回路の場合、破壊電圧は１６００Ｖである
が、ｎチャネルＭＯＳトランジスタ１７を付加した回路
では４０００Ｖまで破壊しなかった。以上の結果から、
ｎチャネルＭＯＳトランジスタ１７を付加することによ
りサージ印加による出力トランジスタゲート酸化膜の静
電破壊を防ぐことができる。

【００１９】図２は本発明の第２の実施例における半導
体装置の回路図を示すものである。１から９までは図１
と同様である。本実施例ではこれにｐチャネルＭＯＳト
ランジスタ１８が付加されており、そのソース、ドレイ
ンはｐチャネル出力トランジスタ４のドレイン、ゲート
に、ゲートはVDD電源端子にそれぞれ接続されている。
本実施例によれば、この回路の入出力端子１に例えば接
地端子に対して（VDD電源端子は開放）正極のサージが
印加された場合、ｐチャネル出力トランジスタ４のゲー
トが内部回路８内のｎチャネルＭＯＳトランジスタのｎ
＋ドレイン、ｐ型基板を介して接地端子と接続していて
も、ｐチャネルＭＯＳトランジスタ１８が導通してｐチ
ャネル出力トランジスタ４のゲート酸化膜に加わる電圧
を吸収するのでサージ印加による出力トランジスタゲー
ト酸化膜の静電破壊を防ぐことができる。

【００２０】図３は本発明の第３の実施例における半導
体装置の回路図を示すものであり、ｎチャネルＭＯＳト
ランジスタ１７とｐチャネルＭＯＳトランジスタ１８が
同一の入出力回路内に形成されている。

【００２１】なお、第１の実施例において、ｎチャネル
ＭＯＳトランジスタ１７のゲートは接地端子に直接接続
されているが、抵抗または常時ＯＮのトランジスタを介
して接地端子に接続してもよいし、第２の実施例ではｐ
チャネルＭＯＳトランジスタ１８のゲートはVDD電源端
子に直接接続されているが、抵抗または常時ＯＮのトラ
ンジスタを介してVDD電源端子に接続してもよい。

【００２２】また、第１の実施例において、ｎチャネル
出力トランジスタ５のドレインとｎチャネルＭＯＳトラ
ンジスタ１７のソースが同一のｎ型拡散領域により形成
されていてもよいし、第２の実施例において、ｐチャネ
ル出力トランジスタ４のドレインとｐチャネルＭＯＳト
ランジスタ１８のソースが同一のｐ型拡散領域により形
成されていてもよい。

【００２３】更に第１の実施例及び第２の実施例は入出
力回路となっているが、本発明は出力トランジスタのゲ
ート破壊を防ぐためのものであるので出力回路であって
もよい。

【００２４】図４は本発明の第４の実施例における半導
体装置の回路図を示すものである。１から９までは図１
と同様である。本実施例ではこれにｎｐｎバイポーラト
ランジスタ１９が付加されている。ｎｐｎバイポーラト
ランジスタ１９の構造断面図を図５に示す。ｎｐｎバイ
ポーラトランジスタ１９はｐウェル及びｐウェル上の高
濃度のｎ型拡散領域２０、２１より形成されている。ｎ
型拡散領域２０及び２１はそれぞれｎチャネル出力トラ
ンジスタ５のドレイン２２、ゲート電極２５に接続され
ている。またｐウェルはｎｐｎバイポーラトランジスタ
１９のベースになっており高濃度のｐ型拡散領域２４を
通じて接地されている。本実施例によれば、入出力端子
１にVDD電源端子に対して（接地端子は開放）負極のサ
ージが印加された場合、ｎｐｎバイポーラトランジスタ
１９が導通してｎチャネル出力トランジスタ５のゲート
酸化膜に加わる電圧を吸収するのでサージ印加による出
力トランジスタゲート酸化膜の静電破壊を防ぐことがで
きる。

【００２５】図６は本発明の第５の実施例における半導
体装置の回路図を示すものである。本実施例では入出力
回路にｐｎｐバイポーラトランジスタ２６が付加されて
いる。ｐｎｐバイポーラトランジスタ２６の構造断面図
を図７に示す。ｐｎｐバイポーラトランジスタ２６はｎ
ウェル及びｎウェル上の高濃度のｐ型拡散領域２７、２
８より形成されている。ｐ型拡散領域２７及び２８はそ
れぞれｐチャネル出力トランジスタ４のドレイン２９、
ゲート電極３２に接続されている。またｎウェルはｐｎ
ｐバイポーラトランジスタ２６のベースになっており高
濃度のｎ型拡散領域３１を通じてVDD電源端子に接続さ
れている。本実施例によれば、この回路の入出力端子１
に接地端子に対して（VDD電源端子は開放）負極のサー
ジが印加された場合、ｐｎｐバイポーラトランジスタ２
６が導通してｐチャネル出力トランジスタ４のゲート酸
化膜に加わる電圧を吸収するのでサージ印加による出力
トランジスタゲート酸化膜の静電破壊を防ぐことができ
る。

【００２６】図８は本発明の第６の実施例における半導
体装置の回路図を示すものであり、ｎｐｎバイポーラト
ランジスタ１９とｐｎｐバイポーラトランジスタ２６が
同一の入出力回路内に形成されている。

【００２７】なお、第４の実施例において、ｎチャネル
出力トランジスタ５のドレイン２２とｎｐｎバイポーラ
トランジスタ１９のｎ型拡散領域２０が同一のｎ型拡散
領域により形成されていてもよいし、第５の実施例にお
いて、ｐチャネル出力トランジスタ４のドレイン２９と
ｐｎｐバイポーラトランジスタ２６のｐ型拡散領域２７
が同一のｐ型拡散領域により形成されていてもよい。

【００２８】また、第４の実施例及び第５の実施例は入
出力回路となっているが、本発明は出力トランジスタの
ゲート破壊を防ぐためのものであるので出力回路であっ
てもよい。

【００２９】図９は本発明の第７の実施例における半導
体装置の回路図を示すものである。図９において、４９
は入力端子、１０はｐチャネル保護トランジスタ、１１
はｎチャネル保護トランジスタ、１２はｐチャネルトラ
ンスファゲートトランジスタ、１３はｎチャネルトラン
スファゲートトランジスタ、１４は内部回路素子のキャ
パシタ、１５、１６は内部回路であり、これらの構成は
図１９の従来の入力回路の構成と同様である。本実施例
ではこれにｎチャネルＭＯＳトランジスタ３３が付加さ
れており、そのソース、ドレインはｎチャネルトランス
ファゲートトランジスタ１３のドレイン、ゲートにそれ
ぞれ接続され、ゲートは接地端子に接続されている。本
実施例によれば、この回路の入力端子４９に例えばVDD
電源端子に対して（接地端子は開放）負極のサージが印
加された場合、ｎチャネルＭＯＳトランジスタ３３が導
通してｎチャネルトランスファゲートトランジスタ１３
のゲート酸化膜に加わる電圧を吸収してゲート酸化膜の
静電破壊を防ぐことができる。

【００３０】図１０は本発明の第８の実施例における半
導体装置の回路図を示すものである。１０から１６及び
４９は図９と同様である。本実施例ではこれにｐチャネ
ルＭＯＳトランジスタ３４が付加されており、そのソー
ス、ドレインはｐチャネルトランスファゲートトランジ
スタ１２のドレイン、ゲートにそれぞれ接続され、ゲー
トはVDD電源端子に接続されている。本実施例によれ
ば、この回路の入力端子４９に例えば接地端子に対して
（VDD電源端子は開放）負極のサージが印加された場
合、ｐチャネルＭＯＳトランジスタ３４が導通してｐチ
ャネルトランスファゲートトランジスタ１２のゲート酸
化膜に加わる電圧を吸収してゲート酸化膜の静電破壊を
防ぐことができる。

【００３１】図１１は本発明の第９の実施例における半
導体装置の回路図を示すものであり、ｎチャネルＭＯＳ
トランジスタ３３とｐチャネルＭＯＳトランジスタ３４
が同一の入力回路内に形成されている。

【００３２】なお、第７の実施例において、ｎチャネル
ＭＯＳトランジスタ３３のゲートは接地端子に直接接続
されているが、抵抗または常時ＯＮのトランジスタを介
して接地端子に接続してもよいし、第８の実施例ではｐ
チャネルＭＯＳトランジスタ３４のゲートはVDD電源端
子に直接接続されているが、抵抗または常時ＯＮのトラ
ンジスタを介してVDD電源端子に接続してもよい。

【００３３】また、第７の実施例において、ｎチャネル
トランスファゲートトランジスタ１３のドレインとｎチ
ャネルＭＯＳトランジスタ３３のソースが同一のｎ型拡
散領域により形成されていてもよいし、第８の実施例に
おいて、ｐチャネルトランスファゲートトランジスタ１
２のドレインとｐチャネルＭＯＳトランジスタ３４のソ
ースが同一のｐ型拡散領域により形成されていてもよ
い。

【００３４】図１２は本発明の第１０の実施例における
半導体装置の回路図を示すものである。１０から１６及
び４９は図９と同様である。本実施例ではこれにｎｐｎ
バイポーラトランジスタ３５が付加されている。ｎｐｎ
バイポーラトランジスタ３５の構造断面図を図１３に示
す。ｎｐｎバイポーラトランジスタ３５はｐウェル及び
ｐウェル上の高濃度のｎ型拡散領域３６、３７より形成
されている。ｎ型拡散領域３６及び３７はそれぞれｎチ
ャネルトランスファゲートトランジスタ１３のドレイン
３８、ゲート電極４１に接続されている。またｐウェル
はｎｐｎバイポーラトランジスタ３５のベースになって
おり高濃度のｐ型拡散領域４０を通じて接地されてい
る。本実施例によれば、入出力端子４９にVDD電源端子
に対して（接地端子は開放）負極のサージが印加された
場合、ｎｐｎバイポーラトランジスタ３５が導通してｎ
チャネルトランスファゲートトランジスタ１３のゲート
酸化膜に加わる電圧を吸収するのでサージ印加によるｎ
チャネルトランスファゲートトランジスタ１３のゲート
酸化膜の静電破壊を防ぐことができる。

【００３５】図１４は本発明の第１１の実施例における
半導体装置の回路図を示すものである。本実施例では入
力回路にｐｎｐバイポーラトランジスタ４２が付加され
ている。ｐｎｐバイポーラトランジスタ４２の構造断面
図を図１５に示す。ｐｎｐバイポーラトランジスタ４２
はｎウェル及びｎウェル上の高濃度のｐ型拡散領域４
３、４４より形成されている。ｐ型拡散領域４３及び４
４はそれぞれｐチャネルトランスファゲートトランジス
タ１２のドレイン４５、ゲート電極４８に接続されてい
る。またｎウェルはｐｎｐバイポーラトランジスタ４２
のベースになっており高濃度のｎ型拡散領域４７を通じ
てVDD電源端子に接続されている。本実施例によれば、
この回路の入力端子４９に接地端子に対して（VDD電源
端子は開放）負極のサージが印加された場合、ｐｎｐバ
イポーラトランジスタ４２が導通してｐチャネルトラン
スファゲートトランジスタ１２のゲート酸化膜に加わる
電圧を吸収するのでサージ印加によるｐチャネルトラン
スファゲートトランジスタ１２のゲート酸化膜の静電破
壊を防ぐことができる。

【００３６】図１６は本発明の第１２の実施例における
半導体装置の回路図を示すものであり、ｎｐｎバイポー
ラトランジスタ３５とｐｎｐバイポーラトランジスタ４
２が同一の入力回路内に形成されている。

【００３７】なお、第１０の実施例において、ｎチャネ
ルトランスファゲートトランジスタ１３のドレイン３８
とｎｐｎバイポーラトランジスタ３５のｎ型拡散領域３
６が同一のｎ型拡散領域により形成されていてもよい
し、第１１の実施例において、ｐチャネルトランスファ
ゲートトランジスタ１２のドレイン４５とｐｎｐバイポ
ーラトランジスタ４２のｐ型拡散領域４３が同一のｐ型
拡散領域により形成されていてもよい。

【００３８】

【発明の効果】以上のように本発明は、出力トランジス
タのドレイン−ゲート間に出力トランジスタのゲート酸
化膜、または入力端子と内部回路を結ぶトランスファゲ
ートトランジスタにおいてゲートと入力端子に接続され
たドレインとの間にゲート酸化膜に印加されるサージ電
圧を吸収するトランジスタを設けることにより、出力ト
ランジスタまたはトランスファゲートトランジスタのゲ
ート酸化膜の静電破壊を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体装置の回
路図

【図２】本発明の第２の実施例における半導体装置の回
路図

【図３】本発明の第３の実施例における半導体装置の回
路図

【図４】本発明の第４の実施例における半導体装置の回
路図

【図５】本発明の第４の実施例における半導体装置の構
造断面図

【図６】本発明の第５の実施例における半導体装置の回
路図

【図７】本発明の第５の実施例における半導体装置の構
造断面図

【図８】本発明の第６の実施例における半導体装置の回
路図

【図９】本発明の第７の実施例における半導体装置の回
路図

【図１０】本発明の第８の実施例における半導体装置の
回路図

【図１１】本発明の第９の実施例における半導体装置の
回路図

【図１２】本発明の第１０の実施例における半導体装置
の回路図

【図１３】本発明の第１０の実施例における半導体装置
の構造断面図

【図１４】本発明の第１１の実施例における半導体装置
の回路図

【図１５】本発明の第１１の実施例における半導体装置
の構造断面図

【図１６】本発明の第１２の実施例における半導体装置
の回路図

【図１７】従来の半導体装置の回路図

【図１８】従来の半導体装置にサージが印加されたとき
の状態を説明する概略図

【図１９】従来の半導体装置の回路図

【図２０】従来の半導体装置にサージが印加されたとき
の状態を説明する概略図

【図２１】従来の半導体装置の静電破壊を示す図

【図２２】静電破壊試験回路図

【図２３】本発明の第１の実施例の効果を実証する試験
結果を示す図

【符号の説明】

１入出力端子２、１０ｐチャネル保護トランジスタ３、１１ｎチャネル保護トランジスタ４ｐチャネル出力トランジスタ５ｎチャネル出力トランジスタ６入力保護抵抗７、８、９、１５、１６内部回路１２ｐチャネルトランスファゲートトランジスタ１３ｎチャネルトランスファゲートトランジスタ１４キャパシタ１７、３３ｎチャネルＭＯＳトランジスタ１８、３４ｐチャネルＭＯＳトランジスタ１９、３５ｎｐｎバイポーラトランジスタ２０、２１、３１、３６、３７、４７高濃度のｎ型拡
散領域２２ｎチャネル出力トランジスタのドレイン２３ｎチャネル出力トランジスタのソース２４、２７、２８、４０、４３、４４高濃度のｐ型拡
散領域２５ｎチャネル出力トランジスタのゲート電極２６、４２ｐｎｐバイポーラトランジスタ２９ｐチャネル出力トランジスタのドレイン３０ｐチャネル出力トランジスタのソース３２ｐチャネル出力トランジスタのゲート電極３８ｎチャネルトランスファゲートトランジスタのド
レイン３９ｎチャネルトランスファゲートトランジスタのソ
ース４１ｎチャネルトランスファゲートトランジスタのゲ
ート電極４５ｐチャネルトランスファゲートトランジスタのド
レイン４６ｎチャネルトランスファゲートトランジスタのソ
ース４８ｎチャネルトランスファゲートトランジスタのゲ
ート電極４９入力端子

Claims

(57)【特許請求の範囲】

【請求項１】一端が電源端子に接続され、他端が入出力
端子に接続され、ゲートが内部回路のｎ型拡散領域／ｐ
型拡散層（ｐ型基板）を介して接地端子に接続されたｐ
チャネル出力トランジスタと、一端が接地端子に接続され、他端が入出力端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネル出
力トランジスタとで相補型半導体素子を形成するｎチャ
ネル出力トランジスタと、ソース、ドレイン（又はドレイン、ソース）がそれぞれ
前記ｎチャネル出力トランジスタのドレイン、ゲートに
接続され、ゲートが接地端子に接続されたｎチャネルト
ランジスタとを備えた半導体装置。
【請求項２】一端が電源端子に接続され、他端が入出力
端子に接続され、ゲートが内部回路のｎ型拡散領域／ｐ
型拡散層（ｐ型基板）を介して接地端子に接続されたｐ
チャネル出力トランジスタと、一端が接地端子に接続され、他端が入出力端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネル出
力トランジスタとで相補型半導体素子を形成するｎチャ
ネル出力トランジスタと、ソース、ドレイン（又はドレイン、ソース）がそれぞれ
前記ｐチャネル出力トランジスタのドレイン、ゲートに
接続され、ゲートが電源端子に接続されたｐチャネルト
ランジスタとを備えた半導体装置。
【請求項３】一端が電源端子に接続され、他端が入出力
端子に接続され、ゲートが内部回路のｎ型拡散領域／ｐ
型拡散層（ｐ型基板）を介して接地端子に接続されたｐ
チャネル出力トランジスタと、一端が接地端子に接続され、他端が入出力端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネル出
力トランジスタとで相補型半導体素子を形成するｎチャ
ネル出力トランジスタと、第１、第２のｎ型拡散領域がそれぞれ前記ｎチャネル出
力トランジスタのドレイン、ゲートに接続され、ベース
が接地されたｎｐｎバイポーラトランジスタとを備え、さらに、前記ｎｐｎバイポーラトランジスタの前記第
１、第２のｎ型拡散領域は、前記入出力端子と前記ｎチ
ャネル出力トランジスタのゲートとの間に接続されてい
る半導体装置。
【請求項４】一端が電源端子に接続され、他端が入出力
端子に接続され、ゲートが内部回路のｎ型拡散領域／ｐ
型拡散層（ｐ型基板）を介して接地端子に接続されたｐ
チャネル出力トランジスタと、一端が接地端子に接続され、他端が入出力端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネル出
力トランジスタとで相補型半導体素子を形成するｎチャ
ネル出力トランジスタと、第１、第２のｐ型拡散領域がそれぞれ前記ｐチャネル出
力トランジスタのドレイン・ゲートに接続され、ベース
が電源電圧に接続されたｐｎｐバイポーラトランジスタ
とを備え、さらに、前記ｐｎｐバイポーラトランジスタの前記第
１、第２のｐ型拡散領域は、前記入出力端子と前記ｐチ
ャネル出力トランジスタのゲートとの間に接続されてい
る半導体装置。
【請求項５】一端が入出力端子に接続され、他端が電源
端子に接続され、ゲートが内部回路のｎ型拡散領域／ｐ
型拡散層（ｐ型基板）を介して接地端子に接続されたｐ
チャネルトランスファーゲートトランジスタと、一端が入出力端子に接続され、他端が接地端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネルト
ランスファーゲートトランジスタとで相補型半導体素子
を形成するｎチャネルトランスファーゲートトランジス
タと、ソース、ドレイン（又はドレイン、ソース）がそれぞれ
前記ｎチャネルトランスファーゲートトランジスタのド
レイン、ゲートに接続され、ゲートが接地されたｎチャ
ネルトランジスタとを備えた半導体装置。
【請求項６】一端が入出力端子に接続され、他端が電源
端子に接続され、ゲートが内部回路のｎ型拡散領域／ｐ
型拡散層（ｐ型基板）を介して接地端子に接続されたｐ
チャネルトランスファーゲートトランジスタと、一端が入出力端子に接続され、他端が接地端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネルト
ランスファーゲートトランジスタとで相補型半導体素子
を形成するｎチャネルトランスファーゲートトランジス
タと、ソース、ドレイン（又はドレイン、ソース）がそれぞれ
前記ｐチャネルトランスファーゲートトランジスタのド
レイン、ゲートに接続され、ゲートが電源端子に接続さ
れたｐチャネルトランジスタとを備えた半導体装置。
【請求項７】一端が入出力端子に接続され、他端が電源
端子に接続され、ゲートが内部回路のｎ型拡散領域／ｐ
型拡散層（ｐ型基板）を介して接地端子に接続されたｐ
チャネルトランスファーゲートトランジスタと、一端が入出力端子に接続され、他端が接地端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネルト
ランスファーゲートトランジスタとで相補型半導体素子
を形成するｎチャネルトランスファーゲートトランジス
タと、第１、第２のｎ型拡散領域がそれぞれ前記ｎチャネルト
ランスファーゲートトランジスタのドレイン、ゲートに
接続され、ベースが接地されたｎｐｎバイポーラトラン
ジスタとを備え、さらに、前記ｎｐｎバイポーラトランジスタの前記第
１、第２のｎ型拡散領域は、前記入出力端子と前記ｎチ
ャネル出力トランジスタのゲートとの間に接続されてい
る半導体装置。
【請求項８】一端が入出力端子に接続され、他端が電源
端子に接続され、ゲートが内部回路のｎ型拡散領域／ｐ
型拡散層（ｐ型基板）を介して接地端子に接続されたｐ
チャネルトランスファーゲートトランジスタと、一端が入出力端子に接続され、他端が接地端子に接続さ
れ、ゲートが内部回路のｐ型拡散領域／ｎ型拡散層を介
して電源端子に接続されるとともに、前記ｐチャネルト
ランスファーゲートトランジスタとで相補型半導体素子
を形成するｎチャネルトランスファーゲートトランジス
タと、第１、第２のｐ型拡散領域がそれぞれ前記ｐチャネルト
ランスファーゲートトランジスタのドレイン、ゲートに
接続され、ベースが電源端子に接続されたｐｎｐバイポ
ーラトランジスタとを備え、さらに、前記ｐｎｐバイポーラトランジスタの前記第
１、第２のｐ型拡散領域は、前記入出力端子と前記ｐチ
ャネル出力トランジスタのゲートとの間に接続されてい
る半導体装置。
【請求項９】入出力端子と、前記入出力端子に接続された内部回路と、第１の電位を提供するための第１の端子と、前記第１の電位よりも低い第２の電位を提供するための
第２の端子と、を備えた半導体装置であって、更に、前記入出力端子に接続されたドレイン、及び、前記第１
の端子に接続されたソースを有するｐチャネル出力トラ
ンジスタと、前記ｐチャネル出力トランジスタと相補型半導体素子を
形成し、前記入出力端子に接続されたドレイン、前記第
２の端子に接続されたソース、及び内部回路の拡散領域
を介して該第１の端子に電気的に接続されるゲートを有
するｎチャネル出力トランジスタと、前記ｎチャネル出力トランジスタの前記ドレインと前記
ゲートとの間の電気導通及び非導通をスイッチングする
ためのスイッチング手段であって、前記第１の電位より
も低いサージ電圧が前記入出力端子に印加された場合に
おいて、前記ｎチャネル出力トランジスタの前記ドレイ
ンと前記ゲートとの間の電位差が、前記ｎチャネル出力
トランジスタの前記ゲートの破壊電圧よりも低い所定電
圧を越えると、前記ドレインと前記ゲートとの間を電気
的に導通させ、それによって前記ｎチャネル出力トラン
ジスタのゲートの破壊を防止するスイッチング手段と、
を備えている、半導体装置。
【請求項１０】スイッチング手段は、ｎチャネル出力
トランジスタのドレインに接続されたソース、ゲートに
接続されたドレイン、及び前記第２の端子に接続された
ゲートを有するｎチャネル型ＭＯＳトランジスタである
請求項９に記載の半導体装置。
【請求項１１】入出力端子と、前記入出力端子に接続された内部回路と、第１の電位を提供するための第１の端子と、前記第１の電位よりも低い第２の電位を提供するための
第２の端子と、を備えた半導体装置であって、更に、前記入出力端子に接続されたドレイン、及び、前記第２
の端子に接続されたソースを有するｎチャネル出力トラ
ンジスタと、前記ｎチャネル出力トランジスタと相補型半導体素子を
形成し、前記入出力端子に接続されたドレイン、前記第
１の端子に接続されたソース、及び内部回路の拡散領域
を介して第１の端子に電気的に接続されるゲートを有す
るｐチャネル出力トランジスタと、前記ｐチャネル出力トランジスタの前記ドレインと前記
ゲートとの間の電気導通及び非導通をスイッチングする
ためのスイッチング手段であって、前記第２の電位より
も高いサージ電圧が該入出力端子に印加された場合にお
いて、前記ｐチャネル出力トランジスタの前記ドレイン
と前記ゲートとの間の電位差が、前記ｐチャネル出力ト
ランジスタの前記ゲートの破壊電圧よりも低い所定電圧
を越えると、前記ドレインと前記ゲートとの間を電気的
に導通させ、それによって前記ｐチャネル出力トランジ
スタのゲートの破壊を防止するスイッチング手段と、を
備えている、半導体装置。
【請求項１２】前記スイッチング手段は、前記ｐチャネ
ル出力トランジスタのドレインに接続されたソース、ゲ
ートに接続されたドレイン、及び第１の端子に接続され
たゲートを有するｐチャネル型ＭＯＳトランジスタであ
る請求項１１に記載の半導体装置。