JP2806532B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2806532B2 JP2806532B2 JP63243248A JP24324888A JP2806532B2 JP 2806532 B2 JP2806532 B2 JP 2806532B2 JP 63243248 A JP63243248 A JP 63243248A JP 24324888 A JP24324888 A JP 24324888A JP 2806532 B2 JP2806532 B2 JP 2806532B2
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- Japan
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- circuit
- external
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- mos transistor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はMOSトランジスタから構成される半導体集積
回路装置に関し、特に半導体基板上に形成された複数の
MOSトランジスタに電源電圧を供給する電源ラインが複
数設けられ、しかもこれらが半導体基板上で分離されて
いる半導体集積回路装置に関する。
回路装置に関し、特に半導体基板上に形成された複数の
MOSトランジスタに電源電圧を供給する電源ラインが複
数設けられ、しかもこれらが半導体基板上で分離されて
いる半導体集積回路装置に関する。
［従来の技術］ 従来の半導体集積回路装置においては、電源ライン又
は接地（GND）ライン（ここでは、これらをまとめて電
源ラインという）のインダクタンスによるノイズ又は浮
き落ちによって回路特性上の低下があるために、半導体
集積回路装置に電源電圧を供給する電源ラインを複数設
け、しかもこれらを半導体基板上で互いに分離すること
により電源ライン相互間でインダクタンスによるノイズ
又は浮き落ち等による影響を与えないようにしてある。
は接地（GND）ライン（ここでは、これらをまとめて電
源ラインという）のインダクタンスによるノイズ又は浮
き落ちによって回路特性上の低下があるために、半導体
集積回路装置に電源電圧を供給する電源ラインを複数設
け、しかもこれらを半導体基板上で互いに分離すること
により電源ライン相互間でインダクタンスによるノイズ
又は浮き落ち等による影響を与えないようにしてある。
第２図は初段の入力回路と内部回路及び出力回路の電
源ラインとを分離した回路例を示す。なお、第２図には
初段の入力回路、内部回路及び出力回路の外に、静電気
による入力ゲート破壊を防止するための一般的な保護回
路も並記してある。
源ラインとを分離した回路例を示す。なお、第２図には
初段の入力回路、内部回路及び出力回路の外に、静電気
による入力ゲート破壊を防止するための一般的な保護回
路も並記してある。
第２図において、MOSインバータ回路からなる入力回
路１は、第１の電源ラインを構成するVDD1ライン２とGN
D1ライン３とに接続され、その入力が外部入力端子４に
接続され、出力が内部回路５に接続されたものとなって
いる。内部回路５の出力はMOSインバータ回路からなる
出力回路６の入力に接続され、出力回路６の出力は外部
出力端子７に接続されている。これら内部回路５と出力
回路６とは、第１の電源ラインとは分離された第２の電
源ラインを構成するVDD2ライン８とGND2ライン９とに接
続されている。このように、VDD1ライン２及びGND1ライ
ン３と、VDD2ライン８及びGND2ライン９とが分離されて
いるのは、内部回路５によるVDD2、GND2の揺れが入力回
路１に伝達されて、入力回路１の入力電圧マージンが悪
化するのを防止するためである。
路１は、第１の電源ラインを構成するVDD1ライン２とGN
D1ライン３とに接続され、その入力が外部入力端子４に
接続され、出力が内部回路５に接続されたものとなって
いる。内部回路５の出力はMOSインバータ回路からなる
出力回路６の入力に接続され、出力回路６の出力は外部
出力端子７に接続されている。これら内部回路５と出力
回路６とは、第１の電源ラインとは分離された第２の電
源ラインを構成するVDD2ライン８とGND2ライン９とに接
続されている。このように、VDD1ライン２及びGND1ライ
ン３と、VDD2ライン８及びGND2ライン９とが分離されて
いるのは、内部回路５によるVDD2、GND2の揺れが入力回
路１に伝達されて、入力回路１の入力電圧マージンが悪
化するのを防止するためである。
また、外部入力端子４とVDD1ライン２及びGND1ライン
３との間には、ゲートがソースに接続されたＰチャネル
型MOSトランジスタTr5及びＮチャネル型MOSトランジス
タTr6が接続されており、これらのMOSトランジスタTr5,
Tr6で入力保護回路10が構成されている。
３との間には、ゲートがソースに接続されたＰチャネル
型MOSトランジスタTr5及びＮチャネル型MOSトランジス
タTr6が接続されており、これらのMOSトランジスタTr5,
Tr6で入力保護回路10が構成されている。
次に、入力保護回路10の機能を説明する。
MOSトランジスタTr5,Tr6は通常の動作状態ではいずれ
も導通していないので内部の回路に何ら影響を与えな
い。一方、外部入力端子４に静電気等の高電圧、つま
り、MOSトランジスタTr5,Tr6の逆耐圧以上の高電圧が印
加されたとき、MOSトランジスタTr5,Tr6からVDD1ライン
２又はGND1ライン３へ電荷が放電されるので、入力回路
１を構成するMOSトランジスタのゲート酸化膜破壊を防
止することができる。
も導通していないので内部の回路に何ら影響を与えな
い。一方、外部入力端子４に静電気等の高電圧、つま
り、MOSトランジスタTr5,Tr6の逆耐圧以上の高電圧が印
加されたとき、MOSトランジスタTr5,Tr6からVDD1ライン
２又はGND1ライン３へ電荷が放電されるので、入力回路
１を構成するMOSトランジスタのゲート酸化膜破壊を防
止することができる。
［発明が解決しようとする課題］ しかしながら、上述した従来の回路では、外部入力端
子４と外部出力端子７との間に静電気が印加された場合
には、MOSトランジスタTr5,Tr6の電荷の放電による保護
機能を働かせることはできない。このため、入力回路１
を構成するMOSトランジスタのゲート酸化膜破壊を引き
起こしてしまうという欠点があった。
子４と外部出力端子７との間に静電気が印加された場合
には、MOSトランジスタTr5,Tr6の電荷の放電による保護
機能を働かせることはできない。このため、入力回路１
を構成するMOSトランジスタのゲート酸化膜破壊を引き
起こしてしまうという欠点があった。
本発明はかかる問題点に鑑みてなされたものであっ
て、入出力端子間に入力されたノイズ又は静電気を吸収
して信頼性が優れた半導体集積回路装置を提供すること
を目的とする。
て、入出力端子間に入力されたノイズ又は静電気を吸収
して信頼性が優れた半導体集積回路装置を提供すること
を目的とする。
［課題を解決するための手段］ 本発明に係る半導体集積回路装置は、半導体基板上に
形成された複数のMOSトランジスタから構成され、外部
入力端子に接続された入力回路と、外部出力端子に接続
された出力回路と、これら入力回路及び出力回路に夫々
電源電圧を供給する互いに分離された異なる電源ライン
と、前記外部入力端子と前記外部出力端子との間に接続
された第１及び第２のMOSトランジスタと、を有し、前
記第１のMOSトランジスタは、前記外部入力端子にノイ
ズ又は静電気が印加されたときに導通し、前記第２のMO
Sトランジスタは、前記外部出力端子にノイズ又は静電
気が印加されたときに導通するものであることを特徴と
する。
形成された複数のMOSトランジスタから構成され、外部
入力端子に接続された入力回路と、外部出力端子に接続
された出力回路と、これら入力回路及び出力回路に夫々
電源電圧を供給する互いに分離された異なる電源ライン
と、前記外部入力端子と前記外部出力端子との間に接続
された第１及び第２のMOSトランジスタと、を有し、前
記第１のMOSトランジスタは、前記外部入力端子にノイ
ズ又は静電気が印加されたときに導通し、前記第２のMO
Sトランジスタは、前記外部出力端子にノイズ又は静電
気が印加されたときに導通するものであることを特徴と
する。
［作用］ 本発明によれば、外部入出力端子間に接続された保護
回路が、外部入出力端子間に印加されたノイズ又は静電
気を吸収するように作用する。このため、入力回路と出
力回路の電源ラインが分離された半導体集積回路装置に
おいても、入力回路を構成するMOSトランジスタのゲー
ト酸化膜破壊を防止でき、信頼性を向上させることがで
きる。
回路が、外部入出力端子間に印加されたノイズ又は静電
気を吸収するように作用する。このため、入力回路と出
力回路の電源ラインが分離された半導体集積回路装置に
おいても、入力回路を構成するMOSトランジスタのゲー
ト酸化膜破壊を防止でき、信頼性を向上させることがで
きる。
［実施例］ 以下、本発明に係る実施例について添付の図面を参照
して説明する。
して説明する。
第１図は本発明の実施例の回路構成図である。なお、
第１図において第２図と同一物には同一符号を付して重
複する部分の説明を省略する。この回路では、外部入力
端子４と外部出力端子７との間に保護回路11を構成する
ＮチャネルMOSトランジスタTr3,Tr4が接続さてている。
ＮチャネルMOSトランジスタTr3は、ゲートとドレインと
を外部入力端子４に接続し、ソースを外部出力端子７に
接続したもので、ゲートに外部入力端子４からの＋15V
以上の電圧が加わると導通を始める。MOSトランジスタT
r4はゲートとソースを外部出力端子７に接続し、ドレイ
ンを外部入力端子４に接続したもので、ゲート電極に外
部出力端子７からの＋15V以上の電圧が加わると導通を
始める。
第１図において第２図と同一物には同一符号を付して重
複する部分の説明を省略する。この回路では、外部入力
端子４と外部出力端子７との間に保護回路11を構成する
ＮチャネルMOSトランジスタTr3,Tr4が接続さてている。
ＮチャネルMOSトランジスタTr3は、ゲートとドレインと
を外部入力端子４に接続し、ソースを外部出力端子７に
接続したもので、ゲートに外部入力端子４からの＋15V
以上の電圧が加わると導通を始める。MOSトランジスタT
r4はゲートとソースを外部出力端子７に接続し、ドレイ
ンを外部入力端子４に接続したもので、ゲート電極に外
部出力端子７からの＋15V以上の電圧が加わると導通を
始める。
なお、これらのMOSトランジスタTr3,Tr4は、半導体基
板上に構成されているその他のMOSトランジスタ群の第
１スレッシュホールド電圧より高い第２スレッシュホー
ルド電圧を持つ。
板上に構成されているその他のMOSトランジスタ群の第
１スレッシュホールド電圧より高い第２スレッシュホー
ルド電圧を持つ。
以上のような構成を有するCMOS回路において、いま、
数KVの高電圧のノイズ又は静電気が外部出力端子７を接
地として、外部入力端子４に加わると、外部入力端子４
と外部出力端子７との間に接続されたMOSトランジスタT
r3が導通し、外部出力端子７へと電流が流れるようにす
ることができる。これによって外部入力端子４へ数KVの
高電圧が加わったとしても、入力回路１を構成するMOS
トランジスタのゲート電極にゲート酸化膜破壊電圧以上
の電圧は加わらず、ゲート酸化膜の破壊を防止すること
ができる。
数KVの高電圧のノイズ又は静電気が外部出力端子７を接
地として、外部入力端子４に加わると、外部入力端子４
と外部出力端子７との間に接続されたMOSトランジスタT
r3が導通し、外部出力端子７へと電流が流れるようにす
ることができる。これによって外部入力端子４へ数KVの
高電圧が加わったとしても、入力回路１を構成するMOS
トランジスタのゲート電極にゲート酸化膜破壊電圧以上
の電圧は加わらず、ゲート酸化膜の破壊を防止すること
ができる。
また、外部入力端子４を接地として外部出力端子７に
ノイズ又は静電気が印加された場合には、MOSトランジ
スタTr4が上述と同様に機能して入力保護が図られる。
ノイズ又は静電気が印加された場合には、MOSトランジ
スタTr4が上述と同様に機能して入力保護が図られる。
なお、本発明はMOSトランジスタTr3がない態様でも良
い。この場合には、MOSトランジスタTr4のパンチスルー
によって、外部出力端子７へと電流が流れ、MOSトラン
ジスタTr3が有る場合と同様の効果が得られる。
い。この場合には、MOSトランジスタTr4のパンチスルー
によって、外部出力端子７へと電流が流れ、MOSトラン
ジスタTr3が有る場合と同様の効果が得られる。
また、上記実施例では入出力端子間に保護回路を接続
したが、入力端子間又は出力端子間に保護回路を接続し
た場合でも同様の効果が得られる。
したが、入力端子間又は出力端子間に保護回路を接続し
た場合でも同様の効果が得られる。
以上、MOSトランジスタTr3,Tr4のしきい値電圧を本実
施例では15Vとしているが、これをプロセスにより変化
させ、目的に応じて能力を変えることができることは言
うまでもない。
施例では15Vとしているが、これをプロセスにより変化
させ、目的に応じて能力を変えることができることは言
うまでもない。
［発明の効果］ 以上の説明から明らかな如く、本発明は入出力端子間
に、入出力端子からのノイズ又は静電気を吸収するため
の保護回路を設けて吸収するようにしたことにより、ノ
イズや静電気を原因としたMOSトランジスタの破壊を防
止することができる。
に、入出力端子からのノイズ又は静電気を吸収するため
の保護回路を設けて吸収するようにしたことにより、ノ
イズや静電気を原因としたMOSトランジスタの破壊を防
止することができる。
第１図は本発明の実施例に係る半導体集積回路装置の回
路図、第２図は従来の半導体集積回路装置の回路図であ
る。 1;入力回路、2;VDD1ライン、3;GND1ライン、4;外部入力
端子、5;内部回路、6;出力回路、7;外部出力端子、8;VD
D2ライン、9;GND2ライン、10;入力保護回路、11;保護回
路
路図、第２図は従来の半導体集積回路装置の回路図であ
る。 1;入力回路、2;VDD1ライン、3;GND1ライン、4;外部入力
端子、5;内部回路、6;出力回路、7;外部出力端子、8;VD
D2ライン、9;GND2ライン、10;入力保護回路、11;保護回
路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−36557（ＪＰ，Ａ) 特開 昭60−10767（ＪＰ，Ａ) 実開 昭61−102056（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/08
Claims (1)
- 【請求項１】半導体基板上に形成された複数のMOSトラ
ンジスタから構成され、外部入力端子に接続された入力
回路と、外部出力端子に接続された出力回路と、これら
入力回路及び出力回路に夫々電源電圧を供給する互いに
分離された異なる電源ラインと、前記外部入力端子と前
記外部出力端子との間に接続された第１及び第２のMOS
トランジスタと、を有し、前記第１のMOSトランジスタ
は、前記外部入力端子にノイズ又は静電気が印加された
ときに導通し、前記第２のMOSトランジスタは、前記外
部出力端子にノイズ又は静電気が印加されたときに導通
するものであることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243248A JP2806532B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243248A JP2806532B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290669A JPH0290669A (ja) | 1990-03-30 |
| JP2806532B2 true JP2806532B2 (ja) | 1998-09-30 |
Family
ID=17101044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243248A Expired - Fee Related JP2806532B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806532B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
| JPH06342904A (ja) * | 1992-03-03 | 1994-12-13 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| US5608594A (en) * | 1992-04-14 | 1997-03-04 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit with surge-protected output MISFET's |
| JP2753191B2 (ja) * | 1992-10-05 | 1998-05-18 | 松下電器産業株式会社 | 半導体装置 |
| JP2792795B2 (ja) * | 1992-10-29 | 1998-09-03 | 三菱電機株式会社 | 半導体集積装置 |
| JPH08116026A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 半導体装置 |
| JP3720999B2 (ja) | 1999-02-18 | 2005-11-30 | 沖電気工業株式会社 | 入力保護回路 |
| DE19942437A1 (de) * | 1999-09-06 | 2001-03-15 | Giesecke & Devrient Gmbh | Selbstlöschende Speicherzelle |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010767A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| JPS61102056U (ja) * | 1984-12-10 | 1986-06-28 | ||
| JPH0693497B2 (ja) * | 1986-07-30 | 1994-11-16 | 日本電気株式会社 | 相補型ｍｉｓ集積回路 |
-
1988
- 1988-09-28 JP JP63243248A patent/JP2806532B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290669A (ja) | 1990-03-30 |
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Legal Events
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