JPH0613553A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0613553A JPH0613553A JP16978492A JP16978492A JPH0613553A JP H0613553 A JPH0613553 A JP H0613553A JP 16978492 A JP16978492 A JP 16978492A JP 16978492 A JP16978492 A JP 16978492A JP H0613553 A JPH0613553 A JP H0613553A
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- JP
- Japan
- Prior art keywords
- circuit
- transfer gate
- semiconductor integrated
- input terminal
- gate
- Prior art date
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Abstract
(57)【要約】
【目的】外部からの入力信号をトランスファゲートを介
して内部の回路に伝達する型の半導体集積回路におい
て、トランスファゲートがオン状態の時に信号入力端子
に静電気やサージ電圧などの高い電圧が加わった場合に
起り易い、内部回路やトランスファゲートの破壊を防止
する。 【構成】トランスファゲート３の入力端（信号入力端子
１）に保護回路２を設けると共に、出力端にも保護回路
５を設ける。保護回路２は、トランスファゲート３の入
力端と高位電源端子１７との間に逆方向に接続されたダ
イオードＤ1 と接地端子１８との間に逆方向に設けられ
たダイオードＤ2 とで構成する。保護回路５も同様に２
つの逆方向ダイオードＤ3 ，Ｄ4 で構成する。
して内部の回路に伝達する型の半導体集積回路におい
て、トランスファゲートがオン状態の時に信号入力端子
に静電気やサージ電圧などの高い電圧が加わった場合に
起り易い、内部回路やトランスファゲートの破壊を防止
する。 【構成】トランスファゲート３の入力端（信号入力端子
１）に保護回路２を設けると共に、出力端にも保護回路
５を設ける。保護回路２は、トランスファゲート３の入
力端と高位電源端子１７との間に逆方向に接続されたダ
イオードＤ1 と接地端子１８との間に逆方向に設けられ
たダイオードＤ2 とで構成する。保護回路５も同様に２
つの逆方向ダイオードＤ3 ，Ｄ4 で構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、外部からの入力信号をトランスファゲートを
介して内部の回路に伝達するＭＯＳトランジスタ型の半
導体集積回路に関する。
し、特に、外部からの入力信号をトランスファゲートを
介して内部の回路に伝達するＭＯＳトランジスタ型の半
導体集積回路に関する。
【０００２】
【従来の技術】この種の従来の半導体集積回路につい
て、アナログ信号を入力信号とする場合を例にして説明
する。図２は、従来の半導体集積回路における信号入力
部分の構成を示す回路図である。
て、アナログ信号を入力信号とする場合を例にして説明
する。図２は、従来の半導体集積回路における信号入力
部分の構成を示す回路図である。
【０００３】図２を参照すると、この信号入力部分は、
外部からのアナログデータ信号が入力される信号入力端
子１と、この信号入力端子１に静電気やサージなどが侵
入した場合に内部の回路を保護するための保護回路２
と、信号入力端子１に入力されたアナログデータを内部
の回路に伝達するためのトランスファゲート３とからな
っている。
外部からのアナログデータ信号が入力される信号入力端
子１と、この信号入力端子１に静電気やサージなどが侵
入した場合に内部の回路を保護するための保護回路２
と、信号入力端子１に入力されたアナログデータを内部
の回路に伝達するためのトランスファゲート３とからな
っている。
【０００４】保護回路１は、信号入力端子１、すなわち
トランスファゲート３の入力端と高位電源端子１７との
間に逆方向に接続されたダイオードＤ1 と、トランスフ
ァゲートの入力端と接地端子１８との間に逆方向に接続
されたダイオードＤ2 とからなっている。
トランスファゲート３の入力端と高位電源端子１７との
間に逆方向に接続されたダイオードＤ1 と、トランスフ
ァゲートの入力端と接地端子１８との間に逆方向に接続
されたダイオードＤ2 とからなっている。
【０００５】トランスファゲート３は、ＰＭＯＳトラン
ジスタＰとＮＭＯＳトランジスタＮとを、ソース電極ど
うしおよびドレイン電極どうしを共通にして並列接続し
た構成となっている。ＰＭＯＳトランジスタＰのゲート
電極とＮＭＯＳトランジスタＮのゲート電極とには、互
いに反対位相の電圧が入力される。
ジスタＰとＮＭＯＳトランジスタＮとを、ソース電極ど
うしおよびドレイン電極どうしを共通にして並列接続し
た構成となっている。ＰＭＯＳトランジスタＰのゲート
電極とＮＭＯＳトランジスタＮのゲート電極とには、互
いに反対位相の電圧が入力される。
【０００６】トランスファゲート３の後段に接続された
コンパレータ４は、内部回路を代表している。
コンパレータ４は、内部回路を代表している。
【０００７】この半導体集積回路では、外部からのアナ
ログデータは、信号入力端子１に入力され、オン状態に
なっているトランスファゲート３を通ってコンパレータ
４に入力され、基準電圧と比較される。比較結果は、コ
ンパレータ４の出力信号として、更に次段の回路（図示
せず）に伝達される。
ログデータは、信号入力端子１に入力され、オン状態に
なっているトランスファゲート３を通ってコンパレータ
４に入力され、基準電圧と比較される。比較結果は、コ
ンパレータ４の出力信号として、更に次段の回路（図示
せず）に伝達される。
【０００８】静電気やサージ電圧などのような高い電圧
が信号入力端子１に侵入した場合には、保護回路２のダ
イオードＤ1 ，Ｄ2 がこの高電圧を吸収し、内部の回路
に静電気やサージ電圧が加わらないようにされている。
が信号入力端子１に侵入した場合には、保護回路２のダ
イオードＤ1 ，Ｄ2 がこの高電圧を吸収し、内部の回路
に静電気やサージ電圧が加わらないようにされている。
【０００９】以上の説明では、入力信号としてアナログ
データを用い、内部回路としてコンパレータを代表とし
たが、入力信号がデジタルデータであり、又、内部回路
が論理回路のような場合でも、保護回路の作用，効果は
同じである。
データを用い、内部回路としてコンパレータを代表とし
たが、入力信号がデジタルデータであり、又、内部回路
が論理回路のような場合でも、保護回路の作用，効果は
同じである。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
集積回路では、トランスファゲート３がオフ状態の場合
には内部回路への電流経路が遮断されているので、保護
回路２の中のダイオードＤ1 ，Ｄ2 で静電気やサージ電
圧を吸収し、内部回路を保護することができる。
集積回路では、トランスファゲート３がオフ状態の場合
には内部回路への電流経路が遮断されているので、保護
回路２の中のダイオードＤ1 ，Ｄ2 で静電気やサージ電
圧を吸収し、内部回路を保護することができる。
【００１１】しかし、トランスファゲート３がオン状態
の時には、内部回路への電流経路が開かれているので、
保護回路２では静電気などの全てを吸収することができ
ず、高電圧がトランスファゲート３以後の回路にまで伝
達されてしまう。その結果、ＰＭＯＳトランジスタＰお
よびＮＭＯＳトランジスタＮのドレイン電極（トランス
ファゲート３の出力端側電極）とそれぞれのＭＯＳトラ
ンジスタのゲート電極との間のゲート酸化膜が破壊され
てしまうことがある。又、内部回路（図２ではコンパレ
ータ４）の入力電極が破壊されることも起り得る。
の時には、内部回路への電流経路が開かれているので、
保護回路２では静電気などの全てを吸収することができ
ず、高電圧がトランスファゲート３以後の回路にまで伝
達されてしまう。その結果、ＰＭＯＳトランジスタＰお
よびＮＭＯＳトランジスタＮのドレイン電極（トランス
ファゲート３の出力端側電極）とそれぞれのＭＯＳトラ
ンジスタのゲート電極との間のゲート酸化膜が破壊され
てしまうことがある。又、内部回路（図２ではコンパレ
ータ４）の入力電極が破壊されることも起り得る。
【００１２】本発明は、上述のような従来の半導体集積
回路の問題点に鑑みてなされたものであって、信号入力
部のトランスファゲートがオン状態の時にでも、信号入
力端子に侵入した静電気やサージ電圧などの高電圧を吸
収し、内部回路を保護することのできる信頼性の高い保
護回路を備えた半導体集積回路を提供することを目的と
する。
回路の問題点に鑑みてなされたものであって、信号入力
部のトランスファゲートがオン状態の時にでも、信号入
力端子に侵入した静電気やサージ電圧などの高電圧を吸
収し、内部回路を保護することのできる信頼性の高い保
護回路を備えた半導体集積回路を提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
は、外部から入力される信号をトランスファゲートを介
して内部の回路に伝達する型の半導体集積回路であっ
て、トランスファゲートの入力端および出力端に、逆方
向接続されたダイオードからなる入力保護回路が設けら
れている。
は、外部から入力される信号をトランスファゲートを介
して内部の回路に伝達する型の半導体集積回路であっ
て、トランスファゲートの入力端および出力端に、逆方
向接続されたダイオードからなる入力保護回路が設けら
れている。
【００１４】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明の一実施例
における信号入力部分の回路図である。
を参照して説明する。図１（ａ）は、本発明の一実施例
における信号入力部分の回路図である。
【００１５】図１（ａ）を参照すると、本実施例が図２
に示す従来の半導体集積回路と異なるのは、信号入力部
のトランスファゲート３の出力端にも保護回路５が設け
られている点である。保護回路５は保護回路２と同様の
構成のものであって、トランスファゲート３の出力端と
高位電源端子１７との間に逆方向に接続されたダイオー
ドＤ3 と、トランスファゲート３の出力端と接地端子１
８との間に逆方向に設けられたダイオードＤ4 とからな
っている。
に示す従来の半導体集積回路と異なるのは、信号入力部
のトランスファゲート３の出力端にも保護回路５が設け
られている点である。保護回路５は保護回路２と同様の
構成のものであって、トランスファゲート３の出力端と
高位電源端子１７との間に逆方向に接続されたダイオー
ドＤ3 と、トランスファゲート３の出力端と接地端子１
８との間に逆方向に設けられたダイオードＤ4 とからな
っている。
【００１６】本実施例では、信号入力端子１からアナロ
グデータを取り込み、トランスファゲート３がこのアナ
ログデータをコンパレータ４以後の内部回路に伝達す
る。静電気やサージ電圧などの高い電圧が信号入力端子
１に侵入した場合、トランスファゲート３がオフ状態の
時にはコンパレータ４への電流経路が遮断されているの
で、保護回路２がこれらの高電圧を吸収する。一方、ト
ランスファゲート３がオン状態の時にはコンパレータ４
への電流経路が開かれているので、静電気やサージ電圧
はトランスファゲート３より内部へ侵入して行くが、こ
れらの高電圧は、トランスファゲート３の出力端に設け
られている保護回路５のダイオードＤ3 ，Ｄ4 で吸収さ
れてしまう。
グデータを取り込み、トランスファゲート３がこのアナ
ログデータをコンパレータ４以後の内部回路に伝達す
る。静電気やサージ電圧などの高い電圧が信号入力端子
１に侵入した場合、トランスファゲート３がオフ状態の
時にはコンパレータ４への電流経路が遮断されているの
で、保護回路２がこれらの高電圧を吸収する。一方、ト
ランスファゲート３がオン状態の時にはコンパレータ４
への電流経路が開かれているので、静電気やサージ電圧
はトランスファゲート３より内部へ侵入して行くが、こ
れらの高電圧は、トランスファゲート３の出力端に設け
られている保護回路５のダイオードＤ3 ，Ｄ4 で吸収さ
れてしまう。
【００１７】以上説明した実施例では、トランスファゲ
ート３として、ＰＭＯＳトランジスタＰとＮＭＯＳトラ
ンジスタＮとを並列に接続した構成のものを用いたが、
本発明はこれに限られるものではない。図１（ｂ）に示
すように、ＮＭＯＳトランジスタ１個で構成されたトラ
ンスファゲートであっても、同様の効果を得ることがで
きる。この場合には、保護回路２，５を構成するダイオ
ードとしては、トランスファゲート３の入力端および出
力端と、接地端子１８との間に接続されたダイオードＤ
2 ，Ｄ4 だけでよい。
ート３として、ＰＭＯＳトランジスタＰとＮＭＯＳトラ
ンジスタＮとを並列に接続した構成のものを用いたが、
本発明はこれに限られるものではない。図１（ｂ）に示
すように、ＮＭＯＳトランジスタ１個で構成されたトラ
ンスファゲートであっても、同様の効果を得ることがで
きる。この場合には、保護回路２，５を構成するダイオ
ードとしては、トランスファゲート３の入力端および出
力端と、接地端子１８との間に接続されたダイオードＤ
2 ，Ｄ4 だけでよい。
【００１８】尚、本発明は、入力信号がデジタル信号で
あり、又、内部回路が例えば論理回路であるような場合
についても、上に述べたと同様の効果をもたらすことは
明らかである。
あり、又、内部回路が例えば論理回路であるような場合
についても、上に述べたと同様の効果をもたらすことは
明らかである。
【００１９】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、信号入力部のトランスファゲートの入力端側
および出力端側に、急峻な高電圧を吸収する保護回路が
設けられている。
積回路は、信号入力部のトランスファゲートの入力端側
および出力端側に、急峻な高電圧を吸収する保護回路が
設けられている。
【００２０】このことにより本発明によれば、信号入力
端子に侵入する静電気やサージ電圧をトランスファゲー
トのオン，オフに関らず吸収することができるので、従
来の半導体集積回路に比べて内部回路の破壊をより効果
的に防止することができる。
端子に侵入する静電気やサージ電圧をトランスファゲー
トのオン，オフに関らず吸収することができるので、従
来の半導体集積回路に比べて内部回路の破壊をより効果
的に防止することができる。
【図１】分図（ａ）は、本発明の一実施例における信号
入力部分の回路図である。分図（ｂ）は、本発明の他の
実施例における信号入力部分の回路図である。
入力部分の回路図である。分図（ｂ）は、本発明の他の
実施例における信号入力部分の回路図である。
【図２】従来の半導体集積回路における信号入力部分の
回路図である。
回路図である。
１ 信号入力端子 ２，５ 保護回路 ３ トランスファゲート ４ コンパレータ １７ 高位電源端子 １８ 接地端子
Claims (1)
- 【請求項１】 外部から入力される信号をトランスファ
ゲートを介して内部の回路に伝達する型の半導体集積回
路において、 前記トランスファゲートの入力端および出力端に、逆方
向接続されたダイオードからなる入力保護回路を設けた
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16978492A JPH0613553A (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16978492A JPH0613553A (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613553A true JPH0613553A (ja) | 1994-01-21 |
Family
ID=15892814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16978492A Withdrawn JPH0613553A (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613553A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186247A (ja) * | 1995-11-28 | 1997-07-15 | Lg Semicon Co Ltd | 静電放電及びラッチアップ防止回路 |
| US6108186A (en) * | 1997-06-06 | 2000-08-22 | Yokoi; Akihiro | Game machine having communication terminals |
| JP2003072076A (ja) * | 2001-08-31 | 2003-03-12 | Canon Inc | 記録ヘッド及びその記録ヘッドを用いた記録装置 |
-
1992
- 1992-06-29 JP JP16978492A patent/JPH0613553A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186247A (ja) * | 1995-11-28 | 1997-07-15 | Lg Semicon Co Ltd | 静電放電及びラッチアップ防止回路 |
| US6108186A (en) * | 1997-06-06 | 2000-08-22 | Yokoi; Akihiro | Game machine having communication terminals |
| JP2003072076A (ja) * | 2001-08-31 | 2003-03-12 | Canon Inc | 記録ヘッド及びその記録ヘッドを用いた記録装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |