JP3554353B2 - 電界効果トランジスタの保護装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、一層詳細には、入力直列パスＭＯＳＦＥＴのゲート酸化物の両端の電圧を、ゲート酸化物の損傷を生じさせないレベルに制限する保護装置に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタまたはＭＯＳＦＥＴはよく知られている。これらのトランジスタは基本的にドープされたシリコンまたは抵抗器のように作用するいくつかの他の基板材料のバーから成っている。電流が注入される端子はソースと呼ばれている。ソース端子は機能的に真空管の陰極に類似している。反対側の端子はドレイン端子と呼ばれ、機能的に真空管の陽極に類似している。ＭＯＳＦＥＴでは、ドレインおよびソースに与えられる電圧の極性が変更され得る。ゲート電極は基本的に、チャネル領域全体を覆っている酸化物の上に載せられている導電性領域から成っている。ゲートの導電性領域は絶縁酸化物層および半導体チャネルと共にキャパシタを形成する。従ってゲート電極上の電圧を制御することにより、ソース電極とドレイン電極との間を流れる電流を制御することができる。ドレイン電流の流れはゲート電圧により増され、またそれにより制御または変調され得る。チャネル抵抗はゲート電圧に直接に関係付けられている。これらの動作はよく知られている。材料の導電形を逆にすることによりｐまたはｎチャネルを有するＭＯＳＦＥＴを製造することが可能であり、また同一の基板の上にｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴの双方を形成することも可能である。それにより、ディジタル回路に使用される相補性ＣＭＳ／ＭＯＳまたはＣＭＯＳ形式が得られる。
【０００３】
公知のように、ＭＯＳデバイスには多くの変形が存在する。ＭＯＳデバイスに関して従来よく知られている難点はこのようなデバイスの保護に関するものである。従来技術では、ＭＯＳデバイスがそのケースによりピックアップ時に静電放電が生じ、また取扱者の身体と接地点との間のキャパシタンスがデバイスのバルク‐チャネル間およびチャネル‐ゲート間のキャパシタンスの直列配置を通じて接地点へ放電されるという事実が知られている。このことは離散的なＭＯＳＦＥＴにも相補性のＭＯＳＩＣにも当てはまる。こうして、従来技術では、このような損傷を防ぐべく正しく注意深くこのようなデバイスを取り扱う必要があった。いずれの場合にも、静電放電の問題のために、かなりの製造者が多数のＭＯＳデバイスに対して種々の形態の保護対策を講じてきた。一般に、この保護は基板材料の部分として組み入れられたダイオードの形態をとっている。
【０００４】
従来のＭＯＳデバイスのゲート電圧取扱能力は一般に３０Ｖと約１００Ｖとの間である。このような電圧はブレークダウンを生じないであろう。しかし、どのＭＯＳデバイスでも、いったん酸化物絶縁がブレークダウンすると、デバイスが通常破壊される。こうして従来の技術は入力キャパシタンスと並列にダイオードを使用し、またこの方法が単一ゲートＭＯＳデバイスに用いられたが、デバイスがほぼ零バイアスで作動する時に単一ダイオードが正弦波の正のピークをクリップするので、信号の取扱に関して制限を有していた。
【０００５】
ダイオードおよび逆直列ダイオードの使用は大きい電圧に対して酸化物のブレークダウンを防止するべくＭＯＳデバイスで用いられた。ダイオードはモノリシックなチップの部分としてｐｎ接合を形成することにより製造された。この保護方法はモトローラ、ＲＣＡなどのような多くの会社で相補性ＭＯＳデバイスに使用された。このような保護回路はよく知られている。たとえば、レストン（Ｒｅｓｔｏｎ）出版社により１９７５年に出版されたレンク（Ｊｏｈｎ Ｄ．Ｌｅｎｋ） による「ＭＯＳユーザーのためのマニュアル」という名称のテキストを参照されたい。また米国特許第 ４，０６１，９２８号明細書をも参照されたい。この特許には、静電気に起因して生じ得る過電圧に対して集積ＭＯＳ回路の入力端を保護するための装置が記載されている。この装置は、ＭＯＳ回路に接続されており、また２つのバイパス回路を有し、また高抵抗の補償抵抗を有する第１の回路を含んでいる。第２の回路は第１の回路の前に接続されており、またバイパス回路および他の高抵抗の補償抵抗を含んでいる。これらの回路の組み合わせは、入力トランジスタとしてＭＯＳＦＥＴを、また負荷トランジスタとして他のＭＯＳＦＥＴを利用するインバータ段への入力端を保護するべく作動する。
【０００６】
米国特許第 ４，５２７，２１３号明細書には、入力端子の一端に接続されている第１の抵抗器と、入力サージの放電を加速するため第１の抵抗器と参照電圧源との間に接続されている第１の保護回路とを有するＭＯＳ回路に対する保護回路が示されている。第１の保護回路は第１のＭＯＳトランジスタとそのソース‐ドレイン区間に直列に接続されている抵抗器とを含んでいる。第１のトランジスタはそのゲート電極をドレイン電極に接続されてダイオードとして配線されている。第２の回路もそのゲート電極をドレイン電極に接続されてダイオードとして配線されている。それによって第１および第２の回路は、大きい電位に関してＭＯＳトランジスタを保護するのに使用される抵抗器により分離されている。
【０００７】
米国特許第 ３，８１０，９５２号明細書には、それぞれ保護されるべきＦＥＴのゲートおよびソースに接続されているドレインおよびソースを有し、ゲートが抵抗器を通じて入力端に接続されている第１の保護される絶縁ゲート電界効果トランジスタが示されている。第１のトランジスタよりもしきい電圧が高い第２の保護用トランジスタは第１のトランジスタのゲートに接続されているソースを有し、また他の抵抗器を通じて、ゲートおよびドレインで入力端に接続されている同一のトランジスタのソースに接続されている。第２の保護用トランジスタは、保護されるトランジスタに与えられる電圧を減ずるべく、また第１のトランジスタを導通させるべく、入力端に与えられる過電圧に応答して導通する。第１のトランジスタの導通は、減ぜられたレベルでの電圧が保護されるトランジスタに与えられるようにする。この回路は前記米国特許の図２、３および４に示されており、そこには電界効果トランジスタがゲートおよびソースをダイオードとして互いに接続されて示されている。
【０００８】
米国特許第 ４，４８１，５２２号明細書には、スパイク状の入力電圧のもとにブレークダウンしない集積ゲート電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁に対する改良された保護デバイスが示されている。保護デバイスは作動用ＩＧＦＥＴと同一の半導体チップの上に形成されており、また入力端子と作動用ＩＧＦＥＴのゲートとの間に接続されている抵抗器を含んでいる。保護用ＩＧＦＥＴのドレインおよびゲートは共に作動用ＩＧＦＥＴのゲートに接続されており、また他の抵抗器が保護用ＩＧＦＥＴのソースと定電圧源との間に接続されている。
【０００９】
上記の各特許および従来技術は、保護される電界効果トランジスタの寿命を延長するべくゲート絶縁箔を保護するための保護デバイスおよび回路に関する多くの開示が従来存在するという事実を認めるべく列挙されてきた。ＦＥＴの改善された電気的性能が、ゲート絶縁箔をより薄くすることによってしきい電圧の減少および電圧ゲインの増大により達成されることは従来から知られている。しかし、もしゲート絶縁箔がより薄くされるならば、ゲート絶縁箔の誘電ブレークダウン電圧が低くなる。こうして、ゲート絶縁箔を可能なかぎり薄く保ち、しかも薄いゲート絶縁箔がデバイスの過電圧の間に破壊されないように保護を行うことが望ましい。
【００１０】
多くのＭＯＳ回路構成に用いられる直列パススルーＭＯＳＦＥＴを含んでいる場合には特別な問題がある。直列パススルーＭＯＳＦＥＴを用いる多くのシステム構成では、回路は異なる電力源から供給される２つの異なる電圧を用いる。たとえば、このようなシステムでは、バイアスおよび論理レベルを与えるために３．３Ｖおよび５Ｖの電力源が用いられる。３．３Ｖの電力源は、５Ｖの供給がターンオンされている時に、必ずしもオンでなくてよい。これは短い周期にわたり、または低いほうの電圧の供給源としての１つの供給源の故障のために任意の周期にわたり“パワー‐オン”の間に生起し得る。この場合、３．３Ｖ回路構成要素の入力／出力回路は、薄いゲート酸化物（１０ｎｍまたはそれ以下の厚みを有するゲート酸化物）の場合に損傷と結び付けられる厳しい酸化物ストレスを生じさせ得る５．５Ｖによりバイアスされている。従来の技術はそれ自体では、直列パススルーデバイスとして使用されるＭＯＳＦＥＴの保護を指向していない。さらに、薄い酸化物は必要とされ、またもし酸化物が問題を回避するべくより厚くされたならば、デバイスは回路性能の低下に通ずるより低い相互コンダクタンスを呈する。
【００１１】
【発明が解決しようとする課題】
本発明の課題は、直列パスまたはパススルーＭＯＳＦＥＴと共に入力／出力回路のなかに高い相互コンダクタンスを有する薄い酸化物デバイスの使用を許すことにある。
【００１２】
【課題を解決するための手段】
この課題は、本発明によれば、ソース‐ドレイン区間を入力端子と出力端子との間に接続されている直列パススルーＦＥＴトランジスタの入力端をＦＥＴの入力ソースまたはドレイン端子電極に与えられる過電圧から保護するための装置において、ＦＥＴダイオードとして接続されている保護用ＦＥＴトランジスタを含んでおり、前記ダイオードが前記パススルーＦＥＴの前記入力ドレインまたはソース端子と前記ゲート電極との間に、前記入力端子における電圧が予め定められたレベルを越える時に導通するような極性で接続されていることにより解決される。
【００１３】
【実施例】
以下図面を参照して本発明の実施例を説明する。直列パスまたはパススルーＦＥＴ１０はＭＯＳＦＥＴ（Ｍ_１ ）である。ＭＯＳＦＥＴ１０は参照符号Ｖｉｎを付されている入力パッドまたは端子１１に接続されているソース電極を有する。ＭＯＳＦＥＴ１０のドレイン電極は、参照符号Ｍ_３ およびＭ_４ を付されているトランジスタ１２および１３から成るＣＭＯＳインバータの入力端子に接続されている。トランジスタ１２および１３を含んでいるインバータはよく知られており、またＦＥＴテクノロジーに広く利用されており、また入力バッフアまたは他のデバイスとして利用されている標準的回路である。基本的に、ディジタル回路に使用される実際上すべてのＭＯＳデバイスはなんらかの形態の相補性インバータである。基本的回路は共通の基板またはチップの上に形成されたｐチャネルデバイスおよびｎチャネルデバイスを用いている。ｐチャネルデバイスのソース電極は供給電圧（＋Ｖｄｄ）に接続されており、ｎチャネルデバイスのソース電極は参照電位点または接地点に接続されている。両チャネルのゲート電極は互いに接続されており、また参照符号Ｖｂ を付されている入力端をなしている。出力はｐチャネルデバイス１２のドレイン電極とｎチャネルデバイス１３のドレイン電極との間の接続点からとられており、また参照符号Ｖ_ＯＵＴ を付されている。こうして図面に示されているインバータは非常に典型的であり、またよく知られているインバータであり、また通常論理レベルで作動する。ここで通常＋Ｖｂ は２値“１”であり、接地またはＶｂ における零は２値“０”である。十分に正の入力により、基板のｐチャネル部分は零のゲート電圧を有し、またほぼカットオフされている。ｐチャネルデバイス１２はＦＥＴデバイスに対して非常に小さいドレイン電流しか導かず、またたとえば典型的にエンハンスメントＭＯＳＦＥＴに対して数ピコアンペアの漏れ電流を導く。ｎチャネルデバイス１３またはチップのｎチャネル部分は導電性になり、またそのドレイン電圧は接地または零に近い。出力端における負荷キャパシタンスは出力負荷キャパシタンスと漂遊キャパシタンスとの和を表す。入力端における接地電位により、ｎチャネルデバイス１３はカットオフされており、また小さい大きさの漏れドレイン電流が流れることしか許さない。ｐチャネル要素が導電性になり、こうしてｐチャネルドレインを＋Ｖｄｄに近いある電圧にする。こうして明らかなように、いずれの論理信号が入力端に与えられようと、または出力端に現れようと、インバータの電力消費は非常に小さい。なぜならば、両チャネルが直列に接続されており、また１つのチャネルは、論理状態の間の非常に短い移行時間を除いて、常にカットオフされているので、１または０としての両安定状態が数ピコアンペアの漏れ電流しか導かないからである。電力はスイッチングの間しか消費されず、これを論理回路に対して理想的な状況にする。
【００１４】
参照符号Ｖｂを付されているインバータへの入力は直列パスＭＯＳＦＥＴ１０を通じて供給される。ＭＯＳＦＥＴ１０は、ドレインまたはソースをゲートに接続されてダイオードとして接続されているＭＯＳＦＥＴ１４（Ｍ₂）を有し、このダイオードはＦＥＴ１０のソース電極とゲート電極との間に接続されている。ＭＯＳダイオード１４は、ダイオードを形成するべく、そのソースまたはドレイン電極に接続されているゲート電極を有する。またＦＥＴ１０のゲート電極にはｐｎダイオード１６が接続されており、その陽極電極は＋Ｖｄｄ供給電圧源に接続されており、またその陰極電極はＦＥＴ１０のゲート電極に接続されている。入力電圧（Ｖｉｎ）は通常入力端子１１に与えられ、この入力端子はパススルーＦＥＴ１０のソース電極に接続されている。この電圧はパススルーＦＥＴ１０のゲート酸化膜の両側に、入力端子１１に与えられる電圧とパススルーＦＥＴ１０のゲート電圧との間の差である電圧降下を生じさせる。酸化物電圧を受容可能な値に制限するため、ＭＯＳトランジスタ１４はＭＯＳダイオードとして配線されており、またＦＥＴ１０のソース電極とゲート電極との間に接続されている。このＭＯＳダイオード１４は、パススルーＦＥＴ１０の酸化物の両端の電圧がＭＯＳダイオード１４のしきい電圧を越える時にターンオンする。こうして酸化物電圧は外部から与えられる電圧またはパススルーＦＥＴ１０のゲート電圧に関してブレークダウン電圧値以下に制限される。ｐｎダイオード１６は＋Ｖｄｄ供給源からパススルーＦＥＴ１０のゲート電極への順方向にバイアスされており、そして入力端からＭＯＳダイオード１４を経て＋Ｖｄｄ供給源への漏れ電流の流れを抑制するべく作動する。この作用はＶｄｄよりも大きい入力電圧Ｖｉｎの場合に生じ、この漏れ電流に起因したＭＯＳダイオード１４のソース、ドレイン間での降下電圧に伴い、パススルーＦＥＴ１０のソース、ゲート間電圧が前記しきい値電圧以上に上昇してしまうのを防止する効果を奏する。
【００１５】
以上に示されたように、本回路により解決される問題は下記のとおりである。異なる電力源から供給される３．３Ｖおよび５Ｖ回路を使用するシステムにおいては、３．３Ｖの電力源が、５Ｖ供給源がターンオンされている時に、必ずしもオンでなくてよい。これは短い周期にわたるパワーオンの間に生起し得るし、または３．３Ｖ源の故障に起因して長い周期にわたって生起し得る。この場合、３．３Ｖ構成要素の入力／出力回路は、たとえば５〜２５ｎｍまたはその前後の薄いゲート酸化物の場合に、デバイスの損傷を招く厳しいストレスを生じさせ得る５．５Ｖ（最悪の場合）によりバイアスされることとなる。本回路では、入力／出力パススルーＦＥＴ１０のゲート酸化物を保護するため、ＭＯＳダイオード１４を端子１１としての入力／出力パッドとパススルーＦＥＴ１０のゲート電極との間に接続し、ゲート酸化物に加わる電圧をＭＯＳダイオードのしきい電圧に規定している。こうして、非常に薄いゲート酸化物を有し、従ってまた高い相互コンダクタンスを有するパススルーＦＥＴを利用し、しかも、ゲート酸化物の両端の電圧がパススルーＦＥＴのソース電極とゲート電極との間に接続されているＭＯＳダイオードのしきい電圧に制限されるという事実に基づいて、デバイスが故障しないことを保証し得る。
【００１６】
こうして明らかなように、上記の本発明はパススルー回路に対する薄い酸化物を有するデバイスの使用を可能にする。基本的に図面に示されているように、参照符号Ｖ_GSM1を付されている電圧はパススルーＦＥＴ１０のゲート電極とソース電極との間の電圧であり、この電圧は、端子１１における電圧（Ｖｉｎ）が作動電位（＋Ｖｄｄ）よりも大きい時もＭＯＳダイオードのしきい電圧（Ｖ_TM2）に等しい。

【００１７】
本発明を特別な典型的な実施例について図示し説明してきたが、部品の配置の変更が本発明の範囲内で特別な要求に適するように行われ得ることは当業者に容易に理解されよう。こうしてたとえば、ダイオード１６は図示されている実施例ではｐｎ接合ダイオードとして示されているが、それはたとえばＭＯＳＦＥＴダイオードとして、またはショットキ‐ダイオードとしても実現することができる。
【図面の簡単な説明】
【図１】本発明の実施例を示す結線図。
【符号の説明】
１０ バススルーＦＥＴ
１１ 入力端子
１２ ｐチャネル‐デバイス
１３ ｎチャネル‐デバイス
１４ ＭＯＳダイオード
１６ ｐｎダイオード
＋Ｖｄｄ 作動電位

Claims (13)

1. ソース‐ドレイン区間を入力端子と出力端子との間に接続されている直列パススルーＦＥＴの入力端をＦＥＴの入力ソースまたはドレイン端子電極に与えられる過電圧から保護するための装置において、
   ＦＥＴダイオードとして接続されている保護用ＦＥＴを含んでいて、前記ダイオードが前記パススルーＦＥＴの前記入力ドレインまたはソース端子と前記ゲート電極との間に接続されており、更に
   前記パススルーＦＥＴのゲート電極と前記保護用ＦＥＴとの接続点に接続されている陰極電極と、作動電位源に接続されている陽極電極とを有し、漏れ電流の流れを抑制するべく作動するダイオードを含んでいることを特徴とする電界効果トランジスタの保護装置。
2. 前記ＦＥＴがＭＯＳＦＥＴであることを特徴とする請求項１記載の保護装置。
3. それぞれソース、ドレインおよびゲートを有するｐチャネルＦＥＴおよびｎチャネルＦＥＴを含んでいるインバータを含んでおり、前記ｐチャネルＦＥＴのソース電極が作動電位源に接続されており、前記ｐチャネルＦＥＴおよびｎチャネルＦＥＴのドレイン電極が共に出力端に接続されており、前記ｎチャネルＦＥＴのソース電極が参照電位点に接続されており、また前記ｐチャネルＦＥＴおよびｎチャネルＦＥＴのゲート電極が互いに接続されており、また前記パススルーＦＥＴの前記ドレイン電極に接続されていることを特徴とする請求項１記載の保護装置。
4. 前記ダイオードがｐｎダイオードであることを特徴とする請求項１記載の保護装置。
5. 前記ｐチャネルＦＥＴおよびｎチャネルＦＥＴがＭＯＳＦＥＴであることを特徴とする請求項３記載の保護装置。
6. 前記パススルーＭＯＳＦＥＴのゲート酸化物が１０ｎｍのオーダーの厚みであることを特徴とする請求項２記載の保護装置。
7. 前記パススルーＦＥＴのドレインまたはソース端子とゲート電極との間の電圧が前記ＦＥＴダイオードのしきい電圧を越えた際に、該ＦＥＴダイオードがターンオンすることを特徴とする請求項１記載の保護装置。
8. 前記パススルーＦＥＴのドレインまたはソース端子とゲート電極との間の電圧が前記ＭＯＳパススルーＦＥＴの酸化物の両端の電圧であり、この電圧がＦＥＴダイオードのしきい電圧を越えた際に該ダイオードが導通し、前記酸化物の両端の電圧を該酸化物のブレークダウン電圧より小さな値に制限することを特徴とする請求項７記載の保護装置。
9. それぞれソース、ドレインおよびゲートを有するｐチャネルＦＥＴおよびｎチャネルＦＥＴを有するＣＭＯＳインバータを含んでおり、前記ｐチャネルＦＥＴのソース電極が作動電位源に接続されるべく構成されており、前記ｐチャネルＦＥＴおよびｎチャネルＦＥＴのドレイン電極が出力端子を形成するべく互いに接続されており、前記ｎチャネルＦＥＴのソース電極が参照電位点に接続されており、また前記ｎチャネルＦＥＴおよびｐチャネルＦＥＴのゲート電極が入力端子を形成するべく互いに接続されており、ソース、ドレインおよびゲート電極を有し、ソース電極で入力信号を受けるための入力端子パッドに接続されており、またドレイン電極で前記インバータの入力端子に接続されており、またゲート電極で作動電位源に接続されている直列パススルーＦＥＴを含んでおり、またソース、ドレインおよびゲート電極を有し、またダイオードとして接続されている保護用ＭＯＳＦＥＴトランジスタを含んでおり、前記保護用ＭＯＳＦＥＴのソース電極およびゲート電極が共通に接続されて前記直列ＭＯＳＦＥＴのソース電極に接続されており、また前記保護用ＭＯＳＦＥＴのドレイン電極が前記直列ＭＯＳＦＥＴのゲート電極に接続されており、それによって、前記入力端子パッドにおける電圧が前記作動電位を越える時に、前記保護用ＭＯＳＦＥＴが前記パススルーＭＯＳＦＥＴのゲート酸化物に与えられる電圧を制限するべく導通し、更に
   直列パスＭＯＳＦＥＴのゲート電極と前記保護用ＦＥＴとの接続点に接続されている一方の端子と前記作動電位点に接続されている他方の端子とを有し、漏れ電流の流れを抑制するべく作動する単方向電流導通デバイスをも含んでいる
   ことを特徴とする電界効果トランジスタの保護装置。
10. 前記単方向電流導通デバイスが前記直列パスＭＯＳＦＥＴの前記ゲート電極に接続されている陰極電極と作動電位源に接続されている陽極電極とを有するダイオードであることを特徴とする請求項９記載の保護装置。
11. 前記ダイオードがｐｎダイオードであることを特徴とする請求項１０記載の保護装置。
12. 前記パススルーＭＯＳＦＥＴのゲート酸化物が１０ｎｍのオーダーの厚みであることを特徴とする請求項１１記載の保護装置。
13. 前記インバータ、前記直列パスＭＯＳＦＥＴ、前記保護用ＭＯＳＦＥＴおよび前記ｐｎダイオードが同一の基板の上に形成されていることを特徴とする請求項１２記載の保護装置。

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