KR100326490B1 - 직렬패스스루mosfet용보호장치 - Google Patents

Abstract

본 발명은 직경로 전계효과 트랜지스터의 입력을 과전압으로부터 보호하기 위한 보호장치에 관한 것이다. 금속산화물 반도체 인버터에 대한 입력 신호 소스로서 작용하는 입력 직경로 트랜지스터의 게이트 산화물상의 전압을 제한하기 위해서, 금속산화물 반도체 다이오드로서 연결된 금속산화물 반도체 트랜지스터는 패스드로우 트랜지스터의 소스 및 케이트 전극사이에 접속된다. 다이오드 접속 트랜지스터는, 상기 패스드로우트랜지스터의 게이트 산화물상의 전압을 수용 가능한 값으로 제한하는 동안 높은 전도도를 갖는 장치가 사용되게 하는 직경로 트랜지스터용 얇은 산화물 장치가 사용되게 허용한다.

Description

직렬 패스스루 MOSFET용 보호장치

본 발명은 MOSFET에 관한 것으로서, 더 상세하게는 게이트 산화물의 파손을 야기시키지 않는 레벨로 직렬 패스스루(series pass-through) FET의 게이트 산화물에 인가된 전압을 제한하도록 동작하는 보호장치에 관한 것이다.

MOSFET는 널리 공지되어 있다. 이러한 트랜지스터는 기본적으로 도핑된 실리콘의 바아 또는 저항기와 같이 작용하는 다른 기판물질로 구성된다. 전류가 주입되는 단자는 소위 소오스라 칭한다. 소오스 단자는 진공관의 캐소드와 같은 작용을 한다. 반대 단자를 드레인 단자라 하며 진공관의 플레이트와 같이 작용한다. MOSFET에서 드레인 및 소오스에 인가된 전압극성은 변화될 수 있다. 게이트 전극은기본적으로 전체 채널 영역을 덮은 산화막상에 입혀진 전도성 영역으로 구성된다. 게이트의 전도성 영역은 절연 산화물층 및 반도체 채널과 결합하여 캐패시터를 형성한다. 따라서, 게이트 전극의 전압을 제어함으로써 소오스와 드레인 전극간에 흐르는 전류를 제어할 수 있다. 드레인에 흐르는 전류는 게이트 전압에 의해 증가되며 제어 및 조절될 수 있다. 채널 저항은 게이트 전압에 직접 관련된다. 이러한 동작은 널리 공지되어 있다. 재료 전도성 타입을 반전시킴으로써 P형 또는 N형 채널의 MOSFET로 만들 수 있으며, 동일한 기판에서 P형 및 N형 채널 MOSFET를 둘 다 형성할 수 있다. 이것은 디지탈회로에 사용된 상보형 COS/MOS 또는 CMOS 타입이 된다.

지시한 바와같이, MOS 장치의 여러 변형이 있다. 상기 MOS 장치와 관련한 종래기술에서의 단점은 상기 장치의 보호에 관한 것이다. 종래 기술은, MOS 장치가 그것의 케이스로부터 픽업되고 접지에 대한 사용자 몸체의 커패시턴스가 상기 장치의 벌크 대 채널 및 채널 대 게이트 캐패시턴스의 직렬 배열을 통해 접지로 방전될 때 정전기 방전이 발생하는 문제점이 있다. 이러한 것은 이산 MOSFET 및 CMOS 집적회로에 둘 다 적용된다. 따라서, 종래기술은 손상을 방지하도록 상기 장치를 조절하여야 한다. 어떤 경우에 정전기 방전문제에 의해 어느 제조자는 다수의 MOS 장치에 보호회로를 제공한다. 일반적으로, 이러한 보호는 기판물질의 일부로서 합체된 다이오드 형태를 취한다.

전술부에서 설명한 바와같이, 종래 기술의 MOS 장치의 게이트 전압 조정범위는 30V에서 100V이다. 상기 전압은 브레이크다운을 야기시키지 않는다. 그러나, 어떤 MOS 장치에서 산화막 절연이 파손될때 상기 장치는 항상 파손되어진다. 따라서, 종래기술은 입력 캐패시턴스에 병렬의 다이오드를 이용하며 상기 방법은 단일 게이트 MOS를 이용하나 상기 장치가 거의 제로 바이어스 근방에서 바이어스 동작될때 단일 다이오드가 사인파의 포지티브 피크를 클립핑하여 신호를 처리하는 측면에서 제한을 가진다.

배면 접속 다이오드와 같은 다이오드는 MOS 장치에서 큰 전압에 대한 산화 브레이크다운을 방지하는데 이용된다. 이 다이오드는 모놀리식 칩의 부분으로서 PN 접합을 형성함으로써 제조된다. 이러한 보호 구성은 상보형 MOS 장치의 제조회사인 모토롤라, RCA, 등에서 주로 이용한다. 이러한 보호 회로는 널리 공지되어 있다. 이러한 내용은 Reston Publishig Company, Inc.에서 발행한 John D. Lenk 의 "MOS 이용자 매뉴얼"(1975)과 1977년 12월 6일자로 발행되어 지멘스 아래에 양도된 H. H. Kessler의 "집적 MOS 회로의 입력보호용 회로배열"이라는 미합중국 특허 제 4,061,928에 기재되어 있다. 이와같은 특허는 정전하에 의해 야기되는 과전압에 대하여 집적 MOS 회로의 입력보호용 회로 장치를 기재하고 있다. 상기 회로는, 다른 입력전압에서 동작하는 두개의 바이패스 회로와 고저항 보상 저항값을 가지며 MOS 회로에 접속된 제 1 회로를 포함한다. 제 2회로는 제 1 회로 앞에 접속되며 바이패스회로와 또다른 고저항 보상 저항값을 포함한다. 상기 회로 접속은 입력 트랜지스터로서 MOSFET와 부하 트랜지스터로부터 또 다른 MOSFET를 이용하여 반전단으로의 입력을 보호하도록 동작한다.

1985년 7월 2일 발행된 미합중국 특허 제 4,527,213호는 S, Ariizumi의 외부서지에 대한 입력부를 보호하기 위한 회로를 갖는 반도체 집적회로 장치가 기재되어 있다. 상기 특허는, 입력단자의 한 단부에 접속된 제 1 저항기를 가지는 입력단자와 제 1 저항기의 다른 단부 및 입력 서어지의 방전을 가속하기 위한 기준전압원간에 접속된 제 1 보호회로를 포함하는 MOS 회로용 보호회로를 도시하고 있다. 제 1 보호회로는 제 1 MOS 트랜지스터와 그리고 제 1 트랜지스터의 소오스-드레인 경로에 직렬 접속된 저항기를 포함한다. 상기 제 1 트랜지스터는, 드레인 전극에 접속된 게이트 전극을 가지는 다이오드처림 접속되고, 제 2 회로가 드레인 전극에 접속된 게이트 전극을 가진 다이오드처럼 접속되어 있다. 이에 따라 제 1 및 제 2 회로는 큰 전위에 대해 MOS 트랜지스터를 보호하는데 이용되는 저항기에 의해 분기된다.

1974년 6월 25일 발행된 Enomoto 등의 미합중국 특허 제 3,819,952호에는 "반도체장치"가 기재되어 있다. 상기 특허는 게이트가 저항기를 통해 입력에 접속되어 있으며 과전압으로부터 보호되는 FET의 게이트 및 소오스와 각각 접속된 드레인과 소오스를 가진 제 1 보호 절연된 게이트 FET가 기재되어 있다. 제 1 트랜지스터보다 더 큰 임계 전압을 가진 제 1 보호 FET는 제 1 트랜지스터의 게이트와 접속된 소오스를 가지며 입력에 접속된 게이트와 드레인을 가진 동일 트랜지스터의 소오스를 또다른 저항기를 통해 접속된 소오스를 가진다. 제 1 보호 트랜지스터는 보호 트랜지스터에 인가된 전압을 감소시키고 제 1 트랜지스터를 도통시키기 위해 입력에 인가된 과전압에 응답하여 도통한다. 제 1 트랜지스터의 도통은 감소된 레벨 전압을 보호 트랜지스터에 인가하도록 한다. 제 2, 3 및 4도의 회로에는 다이오드에게이트와 소오스가 접속된 FET를 도시하고 있다.

1984년 11월 6일에 발행된 K. Okumura의 미합중국 특허 제 4,481,521호에는 "게이트 절연막을 위한 보호장치를 제공한 절연 게이트 FET"가 기재되어 있다. 상기 특허에는 스파이크형 입력 전압 이하로 떨어지지 않는 집적 게이트 전계효과 트랜지스터(IGFET)의 개선된 게이트 절연용 보호장치가 도시되어 있다.

상기 보호장치는 IGFET로서 동일 반도체 칩상에 형성되며 입력단자와 IGFET의 게이트 사이에 접속된 저항기를 포함한다. 보호 IGFET는 IGFET의 게이트에 둘 다 덥속된 드레인과 게이트를 가지며, 보호 IGFET의 소오스와 정전압원 사이에 접속된 다른 저항기는 회로를 구성한다.

상기 특허들 및 종래기술은 보호된 전계효과 장치의 수명을 연장하도록 게이트 절연막을 보호하기위한 회로 및 장치에 대하여 많은 종래기술을 기재하고 있다. 종래기술에서 FET의 개선된 전기적 성능은 임계전압을 감소시키며 게이트 절연막을 얇게 함으로써 전압이득을 증가시킬 수 있다. 그러나, 게이트 절연막이 얇게 될 경우, 게이트 절연막의 유전 브레이크다운 전압은 더 낮아진다. 따라서, 가능한 한 게이트 절연막을 얇게 하고, 게이트 절연막이 장치의 괴전압 동안 파괴되지 않도록 보호하는 것이 바람직하다.

많은 MOS 회로 구조에 사용된 직렬 패스스루 MOSFET에는 많은 문제점이 포함되어 있다. 직렬 패스스루 MOSFET를 이용하는 많은 시스템 구조에서 상기 회로는 다른 전원에서 공급되는 두개의 다른 전압을 사용한다. 예컨대, 이러한 시스템에서, 논리 레벨을 제공하며 바이어스하기 위하여 3.3V 및 5V 전압을 사용할 수 있다. 3.3V의 전압원은 5V 전압원이 턴온될때는 필요가 없다. 이것은 짧은 시간구간에 대해 "파워온" 동안에 또는 주어진 시간구간동안 낮은 전압공급원으로서 한 공급원의 오동작으로 인해 발생할 수 있다. 이러한 경우 3.3V 회로 성분의 입/출력 회로는 얇은 베이스 산화막의 경우(10nm 또는 그 이하의 두께인 경우) 관련된 손상으로 심각한 산화막 스트레스를 초래할 수 있는 5.5V로 바이어스된다. 선행기술은 직렬 패스스루 장치로서 이용된 MOSFET의 보호에 적합하지 않다. 더욱이, 얇은 산화막이 요구되며, 상기 산화막이 문제점을 방지하도록 더 두껍게 만들어질 경우 상기 장치는 낮은 트랜스컨덕턴스를 나타내고 이는 회로 성능의 저하를 가져온다.

추가로 설명되는 바와같이, 본 발명은 직렬 패스스루 MOSFET와 결합하여 입/출력 회로에서 높은 트랜스 컨덕턴스를 가진 얇은 산화막 장치를 제공한다.

직렬 패스스루 FET의 입력을 상기 FET의 입력 소오스 또는 드레인 단자 전극에 인가된 과전압으로부터 직렬 패스스루 FET를 보호하며 상기 FET의 소오스-드레인 경로가 입력단자 및 출력단자 사이에 접속되는 보호장치는 입력 드레인 또는 소오스 단자 및 직렬 패스스루 트랜지스터의 상기 게이트 전극 사이에 접속된 FET 다이오드로써 접속되며 상기 입력단자에 걸리는 전압이 소정의 레벨을 초과할때 도통되는 보호 FET를 포함한다.

도면에는 직렬 패스 또는 패스스루 FET(10)가 도시되어 있다. 트랜지스터(10)는 MOSFET이며, 본 실시예에서는 N 채널형으로 도시되어 있고, P 채널형인 경우에는 다른 구성을 가질 수 있다. MOSFET(10)는 Vin으로 표시된 입력 패드 또는 단자(11)에 접속된 소오스 전극을 가진다. MOSFET(10)의 드레인 전극은 M3및 M4로 표시된 트랜지스터들(12, 13)로 구성된 CMOS 인버터의 입력단에 접속된다. 트랜지스터(12, 13)를 포함한 인버터는 FET 기술에서 폭넓게 사용되고 입력 버퍼 또는 다른 장치로써 이용되는 표준회로이며 공지되어 있다. 기본적으로는, 실제로 디지털 회로에서 사용되는 모든 MOS 장치는 어떤 형태의 보상 인버터이다. 기본 회로는 공통 기판 또는 칩에 형성된 P 채널 N 채널 MOSFET를 채택한다. P 채널 MOSFET의 소오스 전극은 기준 전위 또는 접지점에 접속되어 있는 N 채널 MOSFET(13)의 소오스 전극과 함께 공급전압(+Vdd)에 접속된다. 양 채널의 게이트 전극은 함께 묶여 Vb 로 표시된 입력을 나타낸다. 출력은 Vout 로 표시된 P 채널 MOSFET(12) 및 N 채널 MOSFET(13)의 드레인 전극사이의 접속에서 끌어내진다. 따라서 도면에 도시된 인버터는 매우 전형적이고 공지된 인버터이고, 통상 보통 +Vb는 이진수 L이고 Vb에서 접지 또는 제로는 이진수 0인 논리 레일로 동작한다. 충분한 포지티브 입력으로, 기판의 P 채널 섹션은 제로 게이트 전압을 가지며 필연적으로 차단된다. P 채널 MOSFET(12)는 FET 장치에 대해 거의 드레인 전류를 도통시키지 않으며, 예를들어 통상적으로 증가형 MOSFET에 대해 몇 피코 암페어의 누설전류를 도통시킨다. N 채널 MOSFET 또는 칩의 N 채널 섹션은 전도성이 있으며 그 드레인 전압은 거의 접지 또는 제로이다. 출력에서의 부하 캐패시턴스는 출력 부하에 어떤 부유 캐패시턴스를 더한 것을 나타낸다. 입력에서 접지 전위상태에서 N 채널 MOSFET(13)는 차단되고 단지 소량의 누설 드레인 전류만이 흐른다. P 채널 MOSFET는 도통되고, 따라서 P 채널 드레인은 +Vdd근처의 어떤 전압에 있게 된다. 그러므로, 어떤 논리회로가 입력에 인가되거나 또는 출력에 나타날 지라도, 인버터의 파워손실은 극히 낮다. 이것은 1 또는 0으로서 두 안정한 상태가 단지 및 피코 암페어의 누설전류를 도통시키기 때문이며, 두 채널은 직렬 상태이고 한 채널은 논리 상태간의 매우 짧은 전이 동안을 제외하고 항상 차단된다. 전력은 스위칭 동안만 손실되고, 논리회로에 이상적인 상황으로 된다.

확인할 수 있는 바와 같이, Vb로 표시된 인버터에 대한 입력은 직렬 패스스루 MOSFET를 통해서 공급된다. MOSFET(10)는 드레인 또는 소오스가 게이트에 접속되어 다이오드로서 접속된 MOSFET(14)(M2)를 가지며, 이 MOSFET는 MOSFET(10)의 소오스 및 게이트 전극 사이에 접속되고, 본 실시예에서는 N채널형으로 도시되어 있다. MOSFET(14)는 다이오드를 형성하기 위해 그 게이트 전극이 소오스 또는 드레인 전극에 접속되어 있다. 또한 MOSFET(10)의 게이트 전극에 접속된 음극과, +Vdd 공급원에 접속된 양극을 가진 PN 다이오드(16)는 MOSFET(10)의 게이트 전극에 접속되어 있다. 입력 전압(Vin)은 통상적으로 입력단자(11)에 가해지고, 상기 입력단자는 패스스루 MOSFET(10)의 소오스 전극에 접속되어 있다. 상기 입력 전압은 패스스루 MOSFET(10)의 산화 게이트에 걸리는 전압강하를 일으키고, 상기 전압강하는 패스스루 MOSFET(10)의 게이트 전압과 입력단자에 인가된 전압간의 차이다. 산화 게이트 전압을 허용가능값으로 제한하기 위해, MOSFET(14)는 MOS 다이오드로서 배선되고 MOSFET(10)의 소오스 전극 및 게이트 전극 사이에 접속되어 있다. 다이오드로서 MOSFET(14)는 패스스루 MOSFET(10)의 산화물에 걸리는 전압이 MOSFET(14)의 유효 임계전압을 초과할때 턴온된다. 이러한 방식에서, 산화 게이트 전압은 패스스루 MOSFET(10)의 게이트 전압이나 어떤 외부에서 인가된 전압에 대해 비임계적인 값으로 제한된다. PN 다이오드(16)는 +Vdd 공급원에서 패스스루 MOSFET(10)의 게이트 전극까지 순방향으로 바이어스되고, MOSFET(14)를 경유해 출력에서 +Vdd 공급원으로의 누전류 흐름을 억제하도록 동작한다. 상기 작용은 Vdd 보다 더 큰 출력전압의 경우에 일어난다.

상기한 바와 같이, 회로에 의해서 해결된 문제는 다음과 같다. 다른 전력원으로부터 공급된 3.3V 및 5V 회로를 사용하는 장치에서, 3.3V 전력원은 5V 공급원이 ON되었을때 필수적으로 ON 상태일 필요는 없다. 이것은 짧은 시간주기에 대해 파워 온 동안 발생할 수 있거나 또는 3.3V 소오스의 오동작으로 인해 큰 시간주기동안 발생할 수 있다. 이 경우에, 3.3V 성분의 입/출력 회로는 5.5V로 바이어스되고(최악의 경우), 예를들어 5∼25nm 또는 그 근처인 얇은 게이트 산화물의 경우에, 심각한 스트레스를 일으킬 수 있으며, 그 결과 장치에 손상을 일으킨다. 따라서 입/출력 패스스루 MOSFET(10)의 게이트 산화물을 보호하기 위하여, MOSFET(14)는 단자(11)로써 입/출력 패드 및 패스스루 MOSFET(10)의 게이트 전극 사이에 접속되어 있다. 그러므로 게이트 산화물에 걸리는 전압이 MOSFET의 소오스 및 게이트 전극 사이에 접속되어 있는 다이오드로서 MOSFET(14)의 존재에 기인하여 그 값이 제한된다는 사실에 기초하며, 상기 패스스루 MOSFET는 고장나지 않을 것이라는 것을 보장하면서, 극히 얇은 게이트 산화물을 가지고 이에 따라 높은 트랜스컨덕턴스를 가지는 패스스루 MOSFET를 이용할 수 있다.

따라서 확인할 수 있는 바와 같이, 상기 논의된 발명은 패스스루 회로를 위한 얇은 산화물 장치의 사용을 가능하게 한다. 도면에 기본적으로 도시된 바와같이, VGSM1으로 표시된 전압은 패스스루 MOSFET(10)의 게이트 및 소오스 전극 사이의 전압이고, 단자(11)(Vin)에서 전압이 동작전위(+Vdd)보다 클때 MOSFET(14)의 임계전압(VTM2)과 같다.

본 발명이 특정 실시예에 관련하여 예시되고 기술되었지만 당업자는 장치의 부분에 있어서의 변형이 본 발명의 정신과 영역을 별도로 하지 않고도 특정요구를 충족시킬 수 있을 것이다. 따라서 예를들어, 다이오드(16)는 PN 접합 다이오드로써 예시적인 실시예에 도시되어 있고, 상기 다이오드는 MOSFET 다이오드로서, 또는 예를들어 쇼트키 다이오드로서 실행될 수 있다.

단일 도면은 본 발명을 도시한 상세한 회로도.

* 도면의 주요 부분에 대한 부호 설명 *

10,14 : MOSFET 11 : 입력단자

12 : N 채널 FET 13 : P채널 FET

16 : PN 다이오드

Claims (15)

1. 직렬 패스스루 FET의 소오스-드레인 경로가 입력단자 및 출력단자 사이에 접속되며, 상기 FET의 입력 소오스 또는 드레인 단자에 인가된 과전압으로 부터 상기 직렬 패스스루 FET의 입력을 보호하기 위한 장치에 있어서,

   상기 직렬 패스스루 FET의 입력 드레인 또는 소오스 단자와 상기 게이트 전극 사이에 FET 다이오드로서 접속된 보호 FET를 포함하는 것을 특징으로 하는 직렬 패스스루 FET의 입력을 과전압으로부터 보호하기 위한 장치.
2. 제 1항에 있어서,

   상기 FET는 MOSFET인 것을 특징으로 하는 직렬 패스스루 FET의 입력을 과전압으로 부터 보호하기 위한 장치,
3. 제 1항에 있어서,

   소오스, 드레인 및 게이트 전극을 각각 가지는 P 및 N 채널 FET로 이루어진 인버터를 더 포함하며, 상기 P 채널 FET의 소오스 전극은 동작전위의 소오스에 접속되며, 상기 P 및 N 채널 FET의 드레인 전극은 출력에 함께 접속되며, 상기 N 채널 FET의 소오스 전극은 기준전위점에 접속되며, 상기 N 및 P 채널 FET의 게이트 전극은 함께 접속되고 또한 상기 직렬 패스스루 FET의 드레인 전극에 접속되는 것을 특징으로 하는 직렬 패스스루 FET의 입력을 과전압으로 부터 보호하기 위한 장치.
4. 제 2항에 있어서,

   상기 직렬 패스스루 FET의 게이트 전극에 접속되는 캐소드 전극과 동작전위의 상기 소오스에 접속되고 누설전류를 억제하기 위해 동작되는 애노드 전극을 갖는 다이오드를 더 포함하는 것을 특징으로 하는 직렬 패스스루 FET의 입력을 과전압으로 부터 보호하기 위한 장치.
5. 제 4항에 있어서,

   상기 다이오드는 PN 다이오드인 것을 특징으로 하는 직렬 패스스루 FET의 입력을 과전압으로 부터 보호하기 위한 장치.
6. 제 3항에 있어서,

   상기 P 채널 및 N 채널 FET는 MOSFET인 것을 특징으로 하는 직렬 패스스루 FET의 입력을 과전압으로 부터 보호하기 위한 장치.
7. 제 2항에 있어서,

   상기 직렬 패스스루 MOSFET의 게이트 산화물은 10nm 두께 정도인 것을 특징으로 하는 직렬 패스스루 FET의 입력을 과전압으로 부터 보호하기 위한 장치,
8. 제 1항에 있어서,

   상기 FET 다이오드는 상기 직렬 패스스루 FET의 게이트 전극상에 걸리는 전압이 상기 FET 다이오드의 임계전압(VT)을 초과할때 도통되는 것을 특징으로 하는 직렬 패스스루 FET의 입력을 과전압으로 부터 보호하기위한 장치.
9. 제 8항에 있어서,

   상기 직렬 패스스루 FET의 게이트 전극의 전압은 직렬 패스스루 직렬 패스스루 MOSFET의 산화물에 걸리는 전압이며, 상기 산화물 전압은 상기 게이트 산화물 브레이크다운 이하의 값으로 제한되는 것을 특징으로 하는 직렬 패스스루 FET의 입력을 과전압으로 부터 보호하기 위한 장치.
10. 드레인, 소오스 및 게이트를 각각 가지는 P 채널 및 N채널 MOSFET를 구비하며, 상기 P 채널 MOSFET의 소오스 전극이 동작전위의 소오스에 접속되며, 상기 P 및 N 채널 MOSFET의 드레인 전극이 출력 단자를 제공하도록 함께 접속되며, 상기 N 채널 MOSFET의 소오스 전극이 기준전위점에 접속되며, 상기 N 및 P 채널 MOSFET의 게이트 전극이 입력 단자를 형성하도록 함께 접속되어 있는 CMOS 인버터;

    입력신호를 수신하기 위해 입력단자 패드에 접속된 소오스전극, 상기 인버터의 입력단자에 접속된 드레인 전극, 및 상기 동작전위의 소오스에 접속된 게이트 전극을 갖는 직렬 패스스루 MOSFET; 및

    소오스, 드레인 및 게이트 전극을 가지며 다이오드로서 접속된 보호 MOSFET를 포함하며, 상기 보호 MOSFET의 공통 소오스 게이트 전극 접속부는 상기 직렬 패스스루 MOSFET의 소오스 전극에 접속되며, 상기 보호 MOSFET의 드레인 전극은 상기 직렬 패스스루 MOSFET의 게이트 전극에 접속되며, 상기 입력단자 패드에 걸리는 전압이 상기 동작전위 전압을 초과할때 상기 보호 MOSFET는 상기 직렬 패스스루 MOSFET의 게이트 산화물에 인가된 전압(VGS)을 제한하도록 도통되는 것을 특징으로 하는 직렬 패스스루 MOSFET의 입력을 과전압으로 부터 보호하기 위한 장치.
11. 제 10항에 있어서,

    상기 직렬 패스스루 MOSFET의 게이트 전극에 접속된 하나의 단자와, 상기 동작전위점에 접속되고 누설전류의 흐름을 억제하도록 동작하는 다른 단자를 갖는 단방향 전류 도통 장치를 더 포함하는 것을 특징으로 하는 직렬 패스스루 MOSFET의 입력을 과전압으로 부터 보호하기 위한 장치.
12. 제 11항에 있어서,

    상기 단방향 전류 도통 장치는, 상기 직렬 패스스루 MOSFET의 게이트 전극에 접속된 캐소드 전극과 동작전위 소오스에 접속된 애노드 전극을 갖는 다이오드인 것을 특징으로 하는 직렬 패스스루 MOSFET의 입력을 과전압으로 부터 보호하기 위한 장치.
13. 제 12항에 있어서,

    상기 다이오드는 PN 다이오드인 것을 특징으로 하는 직렬 패스스루 MOSFET의 입력을 과전압으로 부터 보호하기 위한 장치.
14. 제 13항에 있어서,

    상기 직렬 패스스루 MOSFET의 게이트 산화물은 10nm 정도의 두께인 것을 특징으로 하는 직렬 패스스루 MOSFET의 입력을 과전압으로 부터 보호하기 위한 장치.
15. 제 13항에 있어서,

    상기 인버터, 상기 직렬 패스스루 MOSFET, 상기 보호 MOSFET 및 상기 PN 다이오드는 동일 기판상에 형성되는 것을 특징으로 하는 직렬 패스스루 MOSFET의 입력을 과전압으로 부터 보호하기 위한 장치.