JP3926975B2 - スタック型mosトランジスタ保護回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置のESD(Electro Static Discharge)保護回路に係り、特にMOSFETのスタック構造を用いたESDサージ、及び外来の過剰電圧に対する保護回路に関するものである。
【0002】
【従来の技術】
従来の半導体装置の保護回路には、その入力パッドと接地との間、又は出力パッドと接地との間にダイオードや抵抗の組み合わせからなる放電回路を形成し、半導体集積回路の組み立て工程や実装過程において、パッケージのピンに蓄積される静電荷を放電することにより静電破壊を防止するものがある。
【0003】
一方、LSIの高集積化/高速化に対して、スケーリングは非常に有効な方法となっており、プロセスのスケーリングに伴い、デバイス耐圧の観点から、動作電圧もまたスケーリングされる。しかしながら、I/Oインターフェース電圧は、デバイスに比べて電源電圧のスケーリングの進行が遅く、このため低い動作電圧と、高いI/Oインターフェース電圧とを両立させる必要性が高まっている。この要求をプロセスオーバーヘッドを生じることなく実現する技術として、異電源トレラントI/Oの形成技術が知られている。
【0004】
通常、出力バッファを用いる場合には、内部動作電圧より外部電圧が高いためゲート酸化膜の信頼性の問題、すなわちTDDB(Time-Dependent Dielectric Breakdown)やHCI(Hot Carrier Injection)に代表される信頼性上の問題を生じる恐れがある。
【0005】
これを回避するため、従来、図7(a)に示すように、MOSFETをスタック構造にする防護技術が使用されている。図7(a)では、簡単のためNチャンネルMOSFETの例のみが示されている。NチャンネルMOSFET Q1、Q2が、外部電源Vextのパッド1と接地(GND)との間に直列に接続され、MOSFETのスタック構造が形成される。内部電源Vintは、Q1のゲートに接続された内部電源端子2に印加される。なお、Q2のゲートに接続された端子2aにも0V〜Vint等の電圧が印加される。
【0006】
このように、MOSFETのスタック構造を用いれば、MOSFETのゲート・ドレイン電圧VGD及びゲート・ソース電圧VGSが、VGD、VGS<Vintの関係を満たすことができるので、TDDB信頼性を保証することが可能となり、またドレイン・ソース電圧VDSはVextを分圧することで、HCI信頼性も保証することが可能になる。MOSFET Q2に関しても、そのしきい値電圧をVthとしてドレイン電圧がVint−Vthに保持されるので、信頼性上の問題を回避することができる。
【0007】
近年図7(a)、図7(b)に示すように、外部電源Vextと内部電源Vintを備える異電源方式を用いた半導体装置において、例えばパッド1を介して侵入するサージに対し高いサージ耐量を示す保護回路として、MOSFET Q1、Q2を前記パッド1とGNDとの間に直列に接続したMOSFETのスタック構造を有する異電源トレラントI/Oの保護回路が用いられるようになった。
【0008】
短時間のサージ電圧Vがパッド1に印加された場合の図7(a)の等価回路と問題点を図7(b)に示す。このような外来サージ電圧は、種々の理由でパッド1に進入するが、例えば、半導体装置の組み立てやテスト工程及びシステムへの実装工程において、周辺部に付加されたチャージが、パッケージのピンを介して放電するESDの場合に生じる。
【0009】
図7(a)、図7(b)に示す構造では、パッド1に短時間のサージ電圧Vが印加された場合に保護回路の破壊を生じる可能性がある。すなわち図7(a)に示すように、MOSFET Q1のゲートはVintに接続されるが、電源が投入されていない状態では、図7(b)に示すように接地電位となっており、Vint には等価的に大きな容量が接続されているため、サージ電圧Vの印加時において、MOSFET Q1のゲート・ドレイン電圧VGDがゲート酸化膜の耐圧を越えサージ吸収に役立つMOSFETのスナップバック特性が機能する前にMOSFETQ1 が破壊される。
【0010】
図7(b)に示す等価回路を用いて、サージ電圧Vがパッド1に印加された時のMOSFET Q1の破壊過程を具体的に説明する。図7(b)に示す等価回路にサージ電圧Vが印加されれば、MOSFET Q1のドレイン側のチャネル表面で電子正孔なだれが発生し、Q1のソース・ドレイン間に大電流が流れ、外部電源パッド1に印加されたサージ電圧Vはこの放電電流により急速に低下する。このようにして、MOSFETのスタック構造からなる保護回路は優れたスナップバック特性を示すようになる。
【0011】
しかし、図7(b)の破線の囲み10に示すように、MOSFET Q1、Q2からなるスタック構造保護回路には高いサージ電圧Vが印加されるので、Q1のゲート酸化膜のドレイン端に最大のゲート・ドレイン間電圧VGDが加わり、この部分でゲート絶縁膜が破壊するという問題点があった。
【0012】
一方、Q2のドレインを直接パッド1に接続した1段MOSFETの保護回路を用いる試みが従来からなされてきたが、このような1段MOSFETの保護回路では、Q2のドレイン電圧がQ1のソース・ドレイン電圧分だけ低下するので、Q2のゲート酸化膜のドレイン端に加わる最大ゲート・ドレイン間電圧VGDが低下し、ゲート酸化膜の破壊を抑制することができる。
【0013】
図7(c)はQ1、Q2からなるMOSFETのスタック構造保護回路と、Q2のみからなる1段MOSFETの保護回路のスナップバック特性を比較したものである。図7(c)において、太い破線で示すスタック構造のスナップバック電圧がVSB導通状態のドレイン電圧がVDBとして示されている。VSBからVDBに切り換えられる遷移領域のスナップバック曲線が2段になるのは、通常2次破壊と呼ばれる現象によるものである。
【0014】
これに対して、細い実線で示す1段MOSFETのスナップバック電圧VSB′及び導通状態のドレイン電圧VDB′は、いづれも太い破線で示すスタック構造MOSFETのスナップバック電圧VSB、及びオン状態のドレイン電圧VDBよりも低い。ESD放電等によるサージ電圧Vがパッド1に加えられれば、図7(c)に示すスナップバック特性曲線に沿って、繰り返し保護回路がスイッチングし、図7(b)に示す回復不能なゲート酸化膜破壊10が生じるまで、当該半導体集積回路のサージ防護の役割を果たすことができる。
【0015】
先に述べたように、従来の1段MOSFETの保護回路は、スナップバック電圧VSB′がスタック構造のVSBより低いので、ゲート酸化膜破壊10の発生が抑制される利点があるが、一方、スナップバック電圧VSB′の値を、半導体装置の信頼性保証のために必要な、外部電源電圧の最大定格に対して十分な大きさにすることができないという問題があった。以上、MOSFETのスタック構造を、ESDの保護回路として用いる場合について説明したが、一般に、外来のサージ電圧に対して、MOSFETのスタック構造保護回路を用いる場合にも同様な問題を生じる。
【0016】
【発明が解決しようとする課題】
上記したように従来のスタック型MOSトランジスタ保護回路は、第1のMOSFETのゲート酸化膜がドレイン端で破壊し易く、また、従来の1段MOSFET保護回路は、TDDBやHCIのような半導体装置の信頼性を十分に保証することができないという問題があった。
【0017】
本発明は上記の問題点を解決すべくなされたもので、半導体装置のTDDB、HCI信頼性を保持し、かつ、前記ゲート酸化膜の破壊を回避することができるスタック型MOSトランジスタ保護回路を提供することを目的とする。
【0018】
【課題を解決するための手段】
本発明のスタック型MOSトランジスタ保護回路の第1の態様は、ドレインがパッドに接続された第1のMOSトランジスタのソース及び第2のMOSトランジスタのドレインが互いに接続されたNチャネルMOSトランジスタからなる第1、第2のMOSトランジスタと、第1、第2の端子を有し、前記第1の端子が前記第1のMOSトランジスタのゲートに接続され、前記第2の端子が前記第1のMOSトランジスタのドレインに接続されたクランプ回路とを具備し、前記クランプ回路は1つ又は直列接続された複数のダイオードからなり、前記ダイオードのカソードが前記クランプ回路の第1の端子をなし、前記ダイオードのアノードが前記クランプ回路の第2の端子を成すことを特徴とする。
【0019】
本発明のスタック型MOSトランジスタ保護回路の第2の態様は、第1のMOSトランジスタのソース及び第2のMOSトランジスタのドレインが互いに接続されたNチャネルMOSトランジスタからなる第1、第2のMOSトランジスタと、第1、第2及び第3の端子を有し、前記第1のMOSトランジスタのゲートに前記第1の端子が接続され、前記第1のMOSトランジスタのドレインに前記第2の端子が接続され、かつ、半導体装置の内部電源に第3の端子が接続されたスイッチ回路と、前記第1のMOSトランジスタのドレインに接続されたパッドとを具備し、前記スイッチ回路は1つ又は直列接続された複数のダイオードからなり、前記ダイオードのカソードが前記第1のMOSトランジスタのゲートに接続されて前記スイッチ回路の第1の端子を成し、前記ダイオードのアノードが前記スイッチ回路の第2の端子を成し、さらに前記ダイオードのカソードは抵抗回路の一端に接続され、抵抗回路の他端は前記半導体装置の内部電源に接続されて前記スイッチ回路の第3の端子を成すことを特徴とする。
本発明のスタック型MOSトランジスタ保護回路の第3の態様は、第1のMOSトランジスタのソース及び第2のMOSトランジスタのドレインが互いに接続されたNチャネルMOSトランジスタからなる第1、第2のMOSトランジスタと、第1、第2及び第3の端子を有し、前記第1のMOSトランジスタのゲートに前記第1の端子が接続され、前記第1のMOSトランジスタのドレインに前記第2の端子が接続され、かつ、半導体装置の内部電源に第3の端子が接続されたスイッチ回路と、前記第1のMOSトランジスタのドレインに接続されたパッドとを具備し、前記スイッチ回路はPチャネルMOSトランジスタからなる第3のMOSトランジスタからなり、前記第3のMOSトランジスタのドレインが前記第1のMOSトランジスタのゲートに接続されて前記スイッチ回路の第1の端子を成し、前記第3のMOSトランジスタのソースが前記スイッチ回路の第2の端子を成し、さらに前記第3のMOSトランジスタのドレイン及びゲートが抵抗を介して前記半導体装置の内部電源に接続されて前記スイッチ回路の第3の端子を成すことを特徴とする。
【0020】
本発明のスタック型MOSトランジスタ保護回路の第4の態様は、NチャネルMOSトランジスタからなる第1、第2のMOSトランジスタと、PチャネルMOSトランジスタからなる第3、第4のMOSトランジスタと、第1、第2のダイオードと、第1、第2の抵抗と、入出力パッドと、第1、第2、第3の電源とを具備する保護回路であって、前記第1のMOSトランジスタのソースと前記第2のMOSトランジスタのドレインとは互いに接続され、前記第3のMOSトランジスタのソースと前記第4のMOSトランジスタのドレインとは互いに接続され、前記第1のMOSトランジスタのドレインと前記第3のMOSトランジスタのドレインは前記入出力パッドに接続され、前記第1のダイオードのカソードは前記第1のMOSトランジスタのゲートに接続され、さらに前記第1のダイオードのカソードは前記第1の抵抗を介して前記第1の電源に接続され、前記第1のダイオードのアノードは前記入出力パッドに接続され、前記第2のダイオードのアノードは前記第3のMOSトランジスタのゲートに接続され、さらに前記第2のダイオードのアノードは前記第2の抵抗を介して前記第2の電源に接続され、前記第2のダイオードのカソードは前記入出力パッドに接続され、前記第4のMOSトランジスタのソースは前記第3の電源に接続され、前記第2のMOSトランジスタのソースは接地され、前記第2、第4のMOSトランジスタのゲートに相補信号が供給されることを特徴とする。
【0032】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0033】
図1(a)は第1の実施の形態に係るスタック型MOSトランジスタ保護回路の構成を示す図である。この保護回路は、例えば外部電源パッドから進入する外来サージに対して半導体装置の内部回路を保護するものであり、外部電源Vextを供給するパッド1と、第1、第2のMOSFET Q1、Q2を直列に接続したMOSFETのスタック構造と、クランプ回路3から構成される。
【0034】
ここで、クランプ回路3は、図1(a)に示すスタック型MOSトランジスタ保護回路のノードAに接続された第1の端子と、ノードBに接続された第2の端子を有する2端子回路であって、その電流値にかかわらず端子間電圧VABを一定にする機能を備え、クランプ回路3を接続することにより、MOSFET Q1のゲート・ドレイン間電圧VGDが、ドレイン端におけるゲート絶縁膜が回復不能の破壊を生じる電圧BVGDmを越えないようにすることができる。
【0035】
具体的にはクランプ回路3は、図1(b)の破線の囲み3aに示すように、ダイオードの順方向電圧VFを用いて構成することができる。複数のダイオードDi(i=1〜n、nは自然数)を直列に接続すれば、VAB=nVFとすることができるので、ダイオードの個数nを最適化することにより、通常動作時の半導体装置のTDDB、HCI信頼性保証に必要な機能を損なわずに、MOSFET Q1のドレイン端に生じるゲート絶縁膜の回復不能の破壊を防止することが可能になる。
【0036】
なお、例えばMOSFET Q2をノーマリオフ型とすれば、半導体集積回路の通常動作に対しては、保護回路をオフ状態にすることができるので、MOSFETのスタック構造保護回路は、通常動作に何等影響を及ぼすことなく、半導体装置の信頼性保証に最適なスナップバック電圧VSBの値を示す保護回路を提供することができる。
【0037】
次に、図1(c)を用いてスタック型MOSトランジスタ保護回路の動作についてさらに詳細に説明する。図1(c)の細い実線は、図1(a)、図1(b)のノードBにおけるサージ吸収波形を示す。また図1(c)の太い破線は、図1(a)、図1(b)のノードAにおけるサージ吸収波形を示す。
【0038】
図1(c)に示すように、ノードBにおけるスナップバック電圧VSBB及びノードAにおけるスナップバック電圧VSBAの差と、Q1、Q2がオン状態となった時のノードBの電圧VDBB及びノードAの電圧VDBAの差は、図1(a)におけるクランプ回路3の端子電圧VAB、又は、図1(b)における直列接続されたクランプダイオードDiのクランプ電圧nVF、に相当する値になる。このように、パッド1に高いサージ電圧VSBBが印加されても、ノードAの電圧は、ノードBの電圧からVAB、又は、nVFだけレベルシフトされた電圧にクランプされるので、Q1のゲート酸化膜の破壊が防止される。
【0039】
次に、図2(a)を用いて、第2の実施の形態に係るスタック型MOSトランジスタ保護回路について説明する。第2の実施の形態の保護回路は、それ自身、半導体装置のI/Oパッドに接続された入出力バッファとしての機能を果たす回路であり、また、同時に、I/Oパッドから進入する外来サージから、半導体装置の内部回路を保護する機能を備えている。
【0040】
図2(a)に示すスタック型MOSトランジスタ保護回路は、第1、第2のMOSFET Q1、Q2を直列に接続したMOSFETのスタック構造と、半導体装置のI/Oパッド4と、スイッチ回路5から構成される。
【0041】
スタック構造MOSFET Q1、Q2は、I/Oパッド4に接続された出力バッファ回路であり、MOSFET Q1のゲート・ドレイン間に、バッファ回路の出力インピーダンスを定める抵抗回路と、ゲートバイアス等を付与する内部電源Vintの供給端子を含むスイッチ回路5が接続される。
【0042】
ここで、スイッチ回路5は、第1、第2、第3の端子を備える3端子回路であって、スタック型MOSトランジスタ保護回路のノードAとノードBにそれぞれ第1、第2の端子が接続され、内部電源Vintの供給端子に第3の端子が接続され、第1、第2の端子間にスイッチ素子が接続される。
【0043】
次に、スイッチ回路5の動作について説明する。スタック構造MOSFET Q1、Q2が、I/Oパッド4に接続された出力バッファ回路として通常動作する場合には、スイッチ素子はオフ状態となり、出力バッファ回路の動作に必要なMOSFET Q1のゲートバイアス電圧VGがノードAに接続された第1の端子から供給される。ここで、ゲートバイアス電圧VGは、第3の端子に入力される内部電源電圧Vintが抵抗回路を含むスイッチ回路5を介して第1の端子から出力される電圧である。
【0044】
スタック構造MOSFT Q1、Q2が、I/Oパッド4から進入する外来サージ電圧を吸収する場合には、スイッチ素子はオン状態となる。このオン状態の第2の端子から流入する電流の値にかかわらず、ノードBに接続された第2の端子の電圧と、ノードAに接続された第1の端子の電圧との差VABが一定になるようにスイッチ回路5が動作する。
【0045】
このように動作するスイッチ回路5を接続すれば、サージ電圧印加時において、MOSFET Q1のゲート・ドレイン間電圧VGD(VABに等しい)が、ドレイン端におけるゲート絶縁膜が回復不能の破壊を生じる電圧BVGDmを越えないようにすることができる。
【0046】
また、通常動作時において、MOSFET Q1のドレイン(ノードB)から
スイッチ回路5が切り離され、ゲート(ノードA)には通常動作時におけるバイアス電圧VGがスイッチ回路5を介して内部電源Vintから供給されるので、第2の実施の形態のスタック型MOSトランジスタ保護回路は、I/Oパッド4に接続された出力バッファとしての機能を果たすと同時に、I/Oパッド4から進入する外来サージから、半導体集積回路の内部回路を保護する機能を備えることができる。
【0047】
次に、第2の実施の形態の第1の具体例として、スイッチ回路5をダイオードと抵抗とを用いて構成したスタック型MOSトランジスタ保護回路について説明する。
【0048】
図2(b)は、ダイオードと抵抗を用いて破線の囲み5aに示すスイッチ回路5aが構成されたスタック型MOSトランジスタ保護回路を示す図である。この保護回路は、半導体装置のI/Oパッド4と、第1、第2のMOSFET Q1、Q2を直列に接続したスタック構造MOSFETと、半導体装置の内部電源Vintを供給する内部電源端子と、i個(i=1〜n、nは自然数)の直列に接続されたダイオードDiと、抵抗(resistor)Rから構成される。なおI/Oパッド4には外部から電源電圧Vextが供給されるものとする。
【0049】
ダイオードDiの個数nは、半導体装置の外部電源電圧Vextと内部電源電圧
Vintから次の関係式で求められる。
【0050】
n>(Vext−Vint)/VF …(1)
ここでVFはダイオードの順方向電圧である。
【0051】
ダイオードの個数nが式(1)を満足するように定めれば、半導体装置の通常動作においてノードBにVextが印加され、ノードAにVextよりも低いVintが印加されても、直列接続されたダイオードDi(i=1〜n)への外部電源電流の流出を防止することができる。
【0052】
したがって、例えばVext−Vintが0.5V程度であれば1個のダイオードを接続すれば良いが、1V以上であれば2個以上のダイオードを接続しなければならない。
【0053】
単数又は複数のダイオードDiを備えたMOSFETのスタック構造保護回路において、そのパッド4にVextに比べて高いサージ電圧Vが印加されれば、上記ダイオードDiのインピーダンスは抵抗Rのインピーダンスに比べて非常に小さいので、ノードBとノードAとの間の電位差VABは常にnVFに等しくなり、MOSFET Q1のドレイン端におけるゲート酸化膜の破壊を防止することができる。
【0054】
半導体装置の通常動作に対しては、式(1)よりMOSFET Q1のゲート・ドレイン間電圧VGDがnVFよりも小さいので、ノードBに接続されたダイオードDiの直列接続回路はオフ状態として切り離される。また、MOSFET Q1のゲートには、出力バッファとして動作するのに必要なバイアス電圧VGが抵抗Rを介してVint(この場合はVG=Vint)から供給される。
【0055】
従って、MOSFETのスタック構造保護回路は、出力バッファとしての通常動作に何等影響を及ぼすことなく、半導体装置の信頼性保証に対して適切なスナップバック電圧の値を示す、スタック型MOSトランジスタ保護回路を提供することができる。なお、抵抗Rは、外部電源パッド4に高いサージ電圧Vが印加され、ダイオードDiを介して内部電源端子に大電流が流入する際、半導体装置の内部回路を保護するのに役立つ。
【0056】
次に、第2の実施の形態の第2の具体例として、スイッチ回路5をMOSFETと抵抗とを用いて構成したスタック型MOSトランジスタ保護回路について説明する。
【0057】
図2(c)は、PチャネルMOSFETと抵抗とを用いて、破線の囲みで示すスイッチ回路5bを構成した、第2の実施の形態における第2の具体例を示す図である。この保護回路は、半導体装置のI/Oパッド4と、第1、第2のMOSFET Q1、Q2を直列に接続したスタック構造MOSFETと、半導体装置の内部電源Vint を供給する内部電源端子と、スイッチ動作するPチャネルMOSFET Q3と、抵抗Rから構成される。なおI/Oパッド4には外部電源Vextが供給されるものとする。
【0058】
スイッチ動作するPチャネルMOSFET Q3のしきい値電圧Vthは、外部電源電圧Vextと内部電源電圧Vintから、次の関係式で求められる。
【0059】
Vth>Vext−Vint …(2)
スイッチ動作するPチャネルMOSFET Q3のしきい値電圧Vthが、式(2)を満足するように定められれば、半導体装置の通常動作において、ノードBにVextが印加され、ノードAにVextよりも低いVintが印加されても、PチャネルMOSFET Q3はオフ状態となるので、PチャネルMOSFET Q3への外部電源電流の流出を防止することができる。
【0060】
PチャネルMOSFET Q3を備えたスタック型MOSトランジスタ保護回路において、I/Oパッド4にVextに比べて高い短時間のサージ電圧Vが印加されれば、先に図7(b)を用いて説明したように、内部電源端子Vintは、大きな等価容量Cを介して接地されるので、PチャネルMOSFET Q3はオン状態になる。このとき、ノードBとノードAとの間の電位差VABは、次のように与えられる。
【0061】
VAB=(Vext−Vint)*RON/(RON+R) …(3)
ここでRON(RON<R)はPチャネルMOSFET Q3のオン抵抗である。
【0062】
RONを抵抗Rのインピーダンス値と等価にすることにより、端子Bに印加されるサージ電圧Vextは分圧されるためQ1、Q3のゲート酸化膜は保護される。I/Oパッド4にサージ電圧が印加される間ノードBとノードAとの間の電位差VABは式(3)の値に等しくなるので、
VAB<Vext−Vint …(4)
となるようにすれば、MOSFET Q1のドレイン端におけるゲート酸化膜の破壊を防止することができる。
【0063】
半導体装置の通常動作に対しては、式(2)よりノードBに接続されたPチャネルMOSFET Q3はオフ状態として切り離される。またMOSFET Q1のゲートには、出力バッファとして動作するのに必要なバイアス電圧VGが、抵抗Rを介してVint(この場合はVG=Vint)から供給される。
【0064】
従って、図2(c)に示すMOSFETのスタック構造保護回路は、出力バッファとしての通常動作に何等影響を及ぼすことなく、半導体装置の信頼性保証とESD耐性を両立できるスタック型MOSトランジスタ保護回路を提供することが可能になる。なお、抵抗Rは、外部電源パッド1に高いサージ電圧Vが印加され、PチャネルMOSFET Q3を介して内部電源端子に大電流が流入する際、内部回路を保護するのに役立つ。図2(a)、図2(b)及び図2(c)に示すスタック型MOSトランジスタ保護回路サージ吸収波形は、先に図1(c)に示したサージ吸収波形と同様である。
【0065】
このように、I/Oパッド4に高いサージ電圧が印加されても、ノードAの電位はノードBの電位に追随し、ノードBとノードAの電位差VABは常に一定値にされるので、Q1のゲート酸化膜の破壊が防止される。
【0066】
次に図3(a)、図3(b)を用いて第3の実施の形態に係るスタック型MOSトランジスタ保護回路の構造について説明する。図3(a)、図3(b)にクランプダイオードと抵抗Rとが形成される領域の断面構造と平面図が、一例として示されている。なお、図3(a)は、図3(b)のA−A断面図である。Nウエル上に1個のPN接合ダイオードが形成される場合について説明する。
【0067】
図3(a)に示すように、P型シリコン基板11に抵抗Rの主体をなすNウエル12を形成し、その一方にP型拡散層13を設けることにより、抵抗Rの一方の電極に接続されたPN接合からなるダイオードを形成する。なお、このダイオードを取り囲むように、N型拡散層14を形成する。このN型拡散層14は、抵抗Rとダイオードのカソードとを接続する一方のオーミックコンタクトであって、抵抗Rの値を精度良く設計値に近付ける効果がある。
【0068】
また、Nウエル12にN型拡散層15を設け、抵抗Rの他方のオーミックコンタクトを形成する。さらに高いサージ電圧が加わるNウエル12とP型シリコン基板11との間のPN接合分離特性を向上させるため、このNウエル12を取り巻くようにチャネルカット用のP型拡散層(ガードリング)16を形成する。このP型拡散層16により、P型シリコン基板の上面に広がりやすいN型反転層が遮断され、高電圧におけるNウエル12の分離特性を向上することができる。
【0069】
ここで17はP型拡散層16に設けたガードリングの電極、18は図2(b)のノードBの電極、19はノードAの電極、20は内部電源Vintにつながる電極である。図3(b)にこれらの構造の平面図が示されている。なお、11aはシリコン基板11の表面を覆う絶縁膜である。
【0070】
次に、図4を用いて半導体装置の入出力部における第4の実施の形態に係るスタック型MOSトランジスタ保護回路の具体的な適用例について説明する。第4の実施の形態では、半導体装置のI/Oパッドと内部回路との間に接続される本発明の保護回路の種々の組み合わせについて説明する。
【0071】
図4において、破線の囲み21における実線部で示す入力回路は、図1(b)で説明したクランプダイオードDを備えるサージ保護回路である。破線の囲み22に示す出力回路は、MOSFET Q1′Q2′、ダイオードD′及び抵抗R′からなる出力バッファ機能を備える保護回路である。なお、6aは、前段の出力バッファを示す。
【0072】
破線の囲み23に示す内部回路は、I/Oパッドと内部回路との接続端子8が、オペアンプ6を介して接続される例が示されている。このオペアンプ6には、I/Oパッドからのサージの侵入を防護するため一方の入力端子に保護抵抗R″が配置され、他方の入力端子にはレファレンス電圧Vref が印加される。
【0073】
例えば端子8に接続される内部回路に対して、入力回路21の実線部に示すESD等に対するサージ保護回路を組み合わせることにより内部回路に対する良好なサージ防護機能を達成することができる。
【0074】
このとき入力回路21の破線で示すように、抵抗Rと内部電源端子Vintを接続すれば、入力回路21は、サージ防護機能を備えた入力バッファとして用いることができる。また、入力バッファとして動作する入力回路21と、出力バッファとして動作する出力回路22において、抵抗R、R′と内部電源端子Vintとを共通化して、I/Oパッドに接続された入出力バッファとしての機能と、I/Oパッドから進入するESD等に対するサージ保護機能とを兼ね備えるようにしても良い。なお、図4ではダイオードD、D′が単数の場合を示したが、ダイオードD、D′が複数でも同様の組み合わせが可能なことはいうまでもない。
【0075】
次に、図5を用いて、スタック型MOSトランジスタ保護回路における、MOSFET Q1、Q2の構成上の問題について説明する。MOSFET Q1、Q2は大きなサージ電流を吸収しなければならないので、数100μmのゲート幅が必要であるが、一方、ゲート幅を大きくすれば、寄生抵抗成分等による素子定数の不均一性から部分的なゲート破壊を生じ、良好なサージ防護特性が得られない。
【0076】
この問題を回避するため、図5に示すように、Q1、Q2をゲート幅10μm程度の、多数の並列接続されたMOSFETに分割する。このようにすれば、I/OパッドからダイオードDを介してノードAに進入したサージ電流は、ゲート幅の小さい多数のMOSFETからなるQ1に分散して均一に流れるので、Q1自身のサージ耐量を改善することができる。なお、このとき、Q1とQ2のノードNは共通ノードとして互いに接続される。
【0077】
次に、図6を用いて、第5の実施の形態に係る相補型MOSトランジスタ保護回路の構成について説明する。例えば、内部電源Vintと、接地電位GNDを用いて形成されたCMOS型半導体装置において、本発明のサージ防護回路を適用しようとすれば、基本的には第1乃至第4の実施の形態で説明したNチャネルMOSFET側のサージ防護回路と、これを反転したPチャネル側のサージ防護回路とを共通ドレインで接続すればよい。
【0078】
図6は、相補型MOSトランジスタ保護回路の構成例を示す図である。図6に示す保護回路は、NチャネルMOSFET Q1、Q2と、PチャネルMOSFET Q3、Q4と、ダイオードD1、D2と、抵抗R1、R2と、外部電源Vextと、内部電源Vint1、Vint2から構成される。
【0079】
図6に示す保護回路は、一例として図の破線に示すように、Q1、Q3のゲートバイアスがVint1及びint2と抵抗R1、R2で与えられている。このように、ESD保護回路(破線部がない場合)と出力バッファ回路(破線部がある場合)とを同一回路形式で構成することができる。一方、ESD保護回路のみの目的に対しては、Q1、Q3のゲート端子はVint1、Vint2に接続しない回路形式(破線部がない場合)で十分である。
【0080】
なお、図6に示す保護回路を相補型の出力バッファとして用いる場合には、
24、25を介してQ2、Q4のゲートに相補信号が入力され、Q1、Q3の共通ドレインに接続されたI/Oパッドから信号が出力される。
【0081】
次に、図6に示す保護回路の動作について説明する。単数又は複数のダイオードD1、D2を備えた相補型MOSトランジスタ保護回路において、I/Oパッドに正のサージ電圧が印加されれば、NチャネルMOSFET Q1、Q2のスナップバック特性によりサージ電圧が吸収され、ダイオードD1によりQ1のドレイン端におけるゲート酸化膜の破壊を防止することができる。
【0082】
また、I/Oパッドに負のサージ電圧が印加されればPチャネルMOSFETQ3、Q4のスナップバック特性によりサージ電圧が吸収され、ダイオードD2によりQ3のドレイン端におけるゲート酸化膜の破壊を防止することができる。
【0083】
また、ダイオードD1、D2はVext、Vint1、Vint2により複数段で構成される場合がある。この際ダイオードD1、D2の段数n1、n2は、n1>(Vext−Vint1)/VF、n2>(Vint2−0)/VFをみたす必要がある。
【0084】
相補型半導体装置の通常動作に対しては、ダイオードD1、D2はQ1、Q3のゲートから切り離され、また、Q1、Q3のゲートには、出力バッファとして動作するのに必要なバイアス電圧が、Vint1、Vint2から供給されるので、図6に示す相補型MOSトランジスタ保護回路は、出力バッファとしての通常動作に何等影響を及ぼすことなく、相補型半導体装置のTDDB、HCI信頼性保証とESD耐性を両立させることができる。
【0085】
なお、抵抗R1、R2は、ダイオードD1、D2のクランプ特性を安定化させ、過大電流を防止してD1、D2の破壊を防ぐ効果がある。またI/Oパッドに高いサージ電圧が印加され、ダイオードD1、D2を介して内部電源端子Vint1、Vint2に大電流が流入する際、内部回路を保護するのに役立つ。
【0086】
なお本発明は上記の実施の形態に限定されることはない。例えば第1乃至第5の実施の形態において、保護抵抗Rの代わりに、複数の抵抗からなる抵抗回路、またはインピーダンス素子を用いることができる。また、第2の実施の形態で述べたように、ダイオードの代わりに、例えばMOSFETからなるスイッチング素子を用いることができる。
【0087】
また、第4の実施の形態で説明したように、第1乃至第5の実施の形態は、必ずしも外部電源パッドやI/Oパッドに限定して適用されるものではなく、一般に外来サージの進入の恐れがある部分に適用することができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【0088】
【発明の効果】
上述したように本発明のスタック型MOSトランジスタ保護回路によれば、従来ゲート酸化膜の破壊を生じやすい第1のMOSFETのゲート・ドレイン間にダイオード又はMOSFETスイッチを接続することにより、半導体集積回路の信頼性保証に対して適切なスナップバック電圧の値を示し、かつ、ゲート酸化膜の破壊を回避することが可能な保護回路を提供することが可能になる。
【0089】
また、本発明の保護回路によれば、半導体集積回路の通常動作に際して保護回路の電流が遮断され、ゲート酸化膜に一定値以上の電圧が加わる恐れがないので、HCIやTDDB等の信頼性上の問題を生じることもない。
【図面の簡単な説明】
【図1】第1の実施の形態に係るスタック型MOSトランジスタ保護回路の構成と特性を示す図であって、
(a)は、第1の実施の形態に係る保護回路の基本構成を示す図。
(b)は、ダイオードを用いた保護回路の構成を示す図。
(c)は、保護回路のサージ吸収波形を示す図。
【図2】第2の実施の形態に係るスタック型MOSトランジスタ保護回路の構成と特性を示す図であって、
(a)は、第2の実施の形態に係る保護回路の基本構成を示す図。
(b)は、ダイオードと抵抗を用いた保護回路の構成を示す図。
(c)は、MOSトランジスタと抵抗を用いた保護回路の構成を示す図。
【図3】第3の実施の形態に係るスタック型MOSトランジスタ保護回路の構造を示す図であって、
(a)は、スイッチ(クランプ)素子部の構成を示す断面図。
(b)は、スイッチ(クランプ)素子部の構成を示す平面図。
【図4】第4の実施の形態に係るMOSトランジスタ保護回路の適用例を示す図。
【図5】第4の実施の形態に係るスタック型MOSトランジスタ保護回路におけるMOSトランジスタQ1、Q2の構成を示す図。
【図6】第5の実施の形態に係る相補型MOSトランジスタ保護回路の構成を示す図。
【図7】従来のスタック型MOSトランジスタ保護回路の構成と等価回路及び特性を示す図であって、
(a)は、通常動作における回路構成を示す図。
(b)は、サージ電圧印加時の等価回路を示す図。
(c)は、スタック構造と1段構造のMOSトランジスタ保護回路のスナップバック特性を比較する図。
【符号の説明】
1…外部電源パッド
2、2a…内部電源端子
3…クランプ回路
3a…ダイオードクランプ回路
4…I/Oパッド
5…スイッチ回路
5a…ダイオードと抵抗からなるスイッチ回路
5b…MOSFETと抵抗からなるスイッチ回路
6…オペアンプ
6a…前段出力バッファ
7…レファレンス電圧端子
8…内部回路接続端子
10…ゲート酸化膜破壊部
11…P型シリコン基板
11a…絶縁膜
12…Nウエル
13、16…P型拡散層
14、15…N型拡散層
17…ガードリング
18…電極B
19…電極A
20…電極A′
21…入力回路
22…出力回路
23…内部回路
24、25…相補信号入力端子
Claims (10)
- ドレインがパッドに接続された第1のMOSトランジスタのソース及び第2のMOSトランジスタのドレインが互いに接続されたNチャネルMOSトランジスタからなる第1、第2のMOSトランジスタと、
第1、第2の端子を有し、前記第1の端子が前記第1のMOSトランジスタのゲートに接続され、前記第2の端子が前記第1のMOSトランジスタのドレインに接続されたクランプ回路とを具備し、
前記クランプ回路は1つ又は直列接続された複数のダイオードからなり、前記ダイオードのカソードが前記クランプ回路の第1の端子をなし、前記ダイオードのアノードが前記クランプ回路の第2の端子を成すことを特徴とするスタック型MOSトランジスタ保護回路。 - 前記クランプ回路は、前記パッドへのサージ電圧進入時において前記第1、第2の端子間の電位差を一定に保持する機能を備えることを特徴とする請求項1記載のスタック型MOSトランジスタ保護回路。
- 第1のMOSトランジスタのソース及び第2のMOSトランジスタのドレインが互いに接続されたNチャネルMOSトランジスタからなる第1、第2のMOSトランジスタと、
第1、第2及び第3の端子を有し、前記第1のMOSトランジスタのゲートに前記第1の端子が接続され、前記第1のMOSトランジスタのドレインに前記第2の端子が接続され、かつ、半導体装置の内部電源に第3の端子が接続されたスイッチ回路と、
前記第1のMOSトランジスタのドレインに接続されたパッドとを具備し、
前記スイッチ回路は1つ又は直列接続された複数のダイオードからなり、前記ダイオードのカソードが前記第1のMOSトランジスタのゲートに接続されて前記スイッチ回路の第1の端子を成し、前記ダイオードのアノードが前記スイッチ回路の第2の端子を成し、さらに前記ダイオードのカソードは抵抗回路の一端に接続され、抵抗回路の他端は前記半導体装置の内部電源に接続されて前記スイッチ回路の第3の端子を成すことを特徴とするスタック型MOSトランジスタ保護回路。 - 前記複数のダイオードの個数n(nは自然数)は、前記半導体装置の外部電源の電圧をVext、前記内部電源の電圧をVint、前記ダイオードの順方向電圧(forward voltage)をVFとするとき、n>(Vext−Vint)/VFの関係が成り立つように選択されることを特徴とする請求項3記載のスタック型MOSトランジスタ保護回路。
- 第1のMOSトランジスタのソース及び第2のMOSトランジスタのドレインが互いに接続されたNチャネルMOSトランジスタからなる第1、第2のMOSトランジスタと、
第1、第2及び第3の端子を有し、前記第1のMOSトランジスタのゲートに前記第1の端子が接続され、前記第1のMOSトランジスタのドレインに前記第2の端子が接続され、かつ、半導体装置の内部電源に第3の端子が接続されたスイッチ回路と、
前記第1のMOSトランジスタのドレインに接続されたパッドとを具備し、
前記スイッチ回路はPチャネルMOSトランジスタからなる第3のMOSトランジスタからなり、前記第3のMOSトランジスタのドレインが前記第1のMOSトランジスタのゲートに接続されて前記スイッチ回路の第1の端子を成し、前記第3のMOSトランジスタのソースが前記スイッチ回路の第2の端子を成し、さらに前記第3のMOSトランジスタのドレイン及びゲートが抵抗を介して前記半導体装置の内部電源に接続されて前記スイッチ回路の第3の端子を成すことを特徴とするスタック型MOSトランジスタ保護回路。 - 前記第3のMOSトランジスタのしきい値電圧Vthは、前記半導体装置の外部電源の電圧をVext、前記内部電源の電圧をVintとするとき、Vth>Vext−Vintの関係が成り立つように選択されることを特徴とする請求項5記載のスタック型MOSトランジスタ保護回路。
- 前記スイッチ回路は、前記半導体装置の通常動作において前記第2の端子が電気的に遮断され、前記パッドへのサージ電圧進入時において、前記第1、第2の端子間の電位差を一定に保持する機能を備えることを特徴とする請求項6記載のスタック型MOSトランジスタ保護回路。
- 前記パッドは、前記半導体装置の入出力パッドまたは電源パッドを成すことを特徴とする請求項1、3、5のいずれかに記載のスタック型MOSトランジスタ保護回路。
- 前記第2のMOSトランジスタのソース及びゲートはそれぞれ接地されることを特徴とする請求項1、3、5のいずれかに記載のスタック型MOSトランジスタ保護回路。
- NチャネルMOSトランジスタからなる第1、第2のMOSトランジスタと、
PチャネルMOSトランジスタからなる第3、第4のMOSトランジスタと、
第1、第2のダイオードと、
第1、第2の抵抗と、
入出力パッドと、第1、第2、第3の電源とを具備する保護回路であって、
前記第1のMOSトランジスタのソースと前記第2のMOSトランジスタのドレインとは互いに接続され、前記第3のMOSトランジスタのソースと前記第4のMOSトランジスタのドレインとは互いに接続され、前記第1のMOSトランジスタのドレインと前記第3のMOSトランジスタのドレインは前記入出力パッドに接続され、前記第1のダイオードのカソードは前記第1のMOSトランジスタのゲートに接続され、さらに前記第1のダイオードのカソードは前記第1の抵抗を介して前記第1の電源に接続され、前記第1のダイオードのアノードは前記入出力パッドに接続され、前記第2のダイオードのアノードは前記第3のMOSトランジスタのゲートに接続され、さらに前記第2のダイオードのアノードは前記第2の抵抗を介して前記第2の電源に接続され、前記第2のダイオードのカソードは前記入出力パッドに接続され、前記第4のMOSトランジスタのソースは前記第3の電源に接続され、前記第2のMOSトランジスタのソースは接地され、前記第2、第4のMOSトランジスタのゲートに相補信号が供給されることを特徴とするスタック型MOSトランジスタ保護回路。
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