JP2006186249A

JP2006186249A - 半導体装置

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Publication number: JP2006186249A
Application number: JP2004380793A
Authority: JP
Inventors: Takashi Inukai; 飼貴士犬; Yukihiro Urakawa; 川幸宏浦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-12-28
Filing date: 2004-12-28
Publication date: 2006-07-13
Also published as: US7443703B2; TW200625594A; CN100501997C; US20060139973A1; TWI282615B; CN1812098A

Abstract

【課題】チップサイズやピン数を増やさずに静電気放電を防止できる半導体装置を提供する。
【解決手段】半導体装置は、入出力端子Ｖ１と、基準電圧端子ＶSSと、サーマルダイオードのような対の電源線を必要としない半導体素子１と、入出力端子Ｖ１および基準電圧端子ＶSSの間にそれぞれ接続されるサイリスタＳＲ１およびダイオードＤ１とを備えている。半導体素子１に接続される入出力端子Ｖ１と基準電圧端子ＶSSとの間に、互いに逆向きにダイオードＤ１とサイリスタＳＲ１を接続するため、専用の基準電圧端子を設けなくても、半導体素子１の静電気放電による破壊を防止できる。
【選択図】図１

Description

本発明は、ESD（electro-static discharge：静電気放電）による保護機能を備えた半導体装置に関する。

通常、ESD保護素子は、入出力端子のそれぞれと基準電圧端子ＶDDまたはＶSSとの間に接続される。これにより、入出力端子に正方向または負方向の過剰電圧が印加された場合に、半導体素子が静電気放電破壊を起こさないようにする（特許文献１参照）。ただし、半導体素子の中には、サーマルダイオードのように対の電源線を用いないものが存在する。このような回路素子に通常のESD保護素子を接続するには、回路素子の動作に関係のない電源線を追加しなければならず、チップサイズやピン数が増えてしまう。ピン数の増加を防止するために、他の回路ブロックが使用する電源線にESD保護素子を接続することも考えられるが、この他の回路ブロックに対してノイズを供給したり、その逆に他の回路ブロックからのノイズの影響を受けるおそれもあり、好ましくない。
特開2002-124573公報

本発明は、チップサイズやピン数を増やさずに静電気放電を防止できる半導体装置を提供するものである。

本発明の一態様によれば、入出力端子および基準電圧端子に接続される半導体素子と、前記入出力端子および前記基準電圧端子に接続され、前記入出力端子の電圧が前記基準電圧端子の電圧よりも所定値以上高くならないように整流動作を行う第１整流素子と、前記入出力端子および前記基準電圧端子に接続され、前記基準電圧端子の電圧が前記入出力端子の電圧よりも所定値以上高くならないように整流動作を行う第２整流素子と、を備えることを特徴とする半導体装置を提供するものである。

また、本発明の一態様によれば、第１入出力端子、第２入出力端子および基準電圧端子に接続される半導体素子と、前記第１入出力端子の電圧および前記第２入出力端子の電圧が前記基準電圧端子の電圧よりも所定値以上高くならないように整流動作を行う第１整流回路と、前記基準電圧端子の電圧が前記第１入出力端子の電圧および前記第２入出力端子の電圧よりも所定値以上高くならないように整流動作を行う第２整流回路と、を備えることを特徴とする半導体装置を提供するものである。

本発明によれば、チップサイズやピン数を増やさずに静電気放電を防止できる。

以下、図面を参照しながら、本発明の一実施形態について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の回路図である。図１は半導体装置内の特徴的な一部の回路ブロックだけを取り出して示している。図１の半導体装置は、入出力端子Ｖ１と、基準電圧端子ＶSSと、サーマルダイオードのような対の電源線を必要としない半導体素子１と、入出力端子Ｖ１および基準電圧端子ＶSSの間にそれぞれ接続されるサイリスタＳＲ１およびダイオードＤ１とを備えている。

サイリスタＳＲ１は、入出力端子Ｖ１の電圧が基準電圧端子ＶSSの電圧よりも所定値以上高くならないように整流動作を行う。より具体的には、サイリスタＳＲ１は、入出力端子Ｖ１が基準電圧端子ＶSSよりも所定電圧以上高くなったときにオンして、入出力端子Ｖ１と基準電圧端子ＶSSとの間の電位差が所定値以上にならないようにする。ダイオードＤ１は、サイリスタＳＲ１とは逆に、基準電圧端子ＶSSの電圧が入出力端子Ｖ１の電圧よりも所定値以上高くならないように整流動作を行う。

例えば、静電気放電（ESD）により、入出力端子Ｖ１が基準電圧端子ＶSSよりも所定電圧以上高い電圧になった場合を想定すると、入出力端子Ｖ１からサイリスタＳＲ１を通って基準電圧端子に電流が流れ、入出力端子Ｖ１に接続される経路は、基準電圧端子ＶSSよりも所定値以上の電圧にはならない。また、静電気放電により、基準電圧端子ＶSSが入出力端子Ｖ１よりも所定電圧以上高い電圧になった場合を想定すると、基準電圧端子ＶSSからダイオードＤ１を通って入出力端子Ｖ１に電流が流れ、基準電圧端子ＶSSに接続される経路は、入出力端子Ｖ１よりも所定値以上の電圧にはならない。これにより、静電気放電が生じても、半導体素子１の破壊を防止できる。

このように、第１の実施形態では、半導体素子１に接続される入出力端子Ｖ１と基準電圧端子ＶSSとの間に、互いに逆向きにダイオードＤ１とサイリスタＳＲ１を接続するため、専用の基準電圧端子を設けなくても、半導体素子１の静電気放電による破壊を防止できる。

（第２の実施形態）
第２の実施形態は、３端子の半導体素子１の静電気放電による破壊を防止するものである。

図２は本発明の第２の実施形態に係る半導体装置の回路図であり、半導体素子１としてPNPバイポーラトランジスタ２を備えている。このトランジスタ２は、例えばサーマルダイオードとして機能する。

この他、図２の半導体装置は、トランジスタ２のエミッタに接続される第１入出力端子Ｎ１と、トランジスタ２のベースに接続される第２入出力端子Ｎ２と、トランジスタ２のコレクタに接続される基準電圧端子ＶSSと、第１入出力端子Ｎ１および基準電圧端子ＶSS間にそれぞれ接続されるサイリスタＳＲ１およびダイオードＤ１と、第２入出力端子Ｎ２および基準電圧端子ＶSS間にそれぞれ接続されるサイリスタＳＲ２とダイオードＤ２を備えている。

第１入出力端子Ｎ１と第２入出力端子Ｎ２との間の電位差を測定することにより、図２の半導体装置内部の温度を検出することができる。

静電気放電により第１入出力端子Ｎ１が基準電圧端子ＶSSよりも所定電圧以上高くなると、サイリスタＳＲ１がオンして、第１入出力端子Ｎ１と基準電圧端子ＶSSとの間の電位差が所定値以上にならないように制御される。

静電気放電により第２入出力端子Ｎ２が基準電圧端子ＶSSよりも所定電圧以上高くなると、サイリスタＳＲ２がオンして、第２入出力端子Ｎ２と基準電圧端子ＶSSとの間の電位差が所定値以上にならないように制御される。

静電気放電により基準電圧端子ＶSSが第１入出力端子Ｎ１よりも所定電圧以上高くなると、ダイオードＤ１がオンして、基準電圧端子ＶSSと第１入出力端子Ｎ１との間の電位差が所定値以上にならないように制御される。

静電気放電により基準電圧端子ＶSSが第２入出力端子Ｎ２よりも所定電圧以上高くなると、ダイオードＤ２がオンして、基準電圧端子ＶSSと第２入出力端子Ｎ２との間の電位差が所定値以上にならないように制御される。

従来は、図２のようなトランジスタ２を用いた回路において静電気放電防止を図るためには、基準電圧端子ＶSSとは別個の基準電圧端子を設けて、この基準電圧端子と第１入出力端子Ｎ１との間、およびこの基準電圧端子と第２入出力端子Ｎ２との間にそれぞれダイオードを接続する必要があった。ところが本実施形態の場合、図２に示すように、別個の基準電圧端子を設けることなしに、静電気放電防止を図ることができる。

このように、第２の実施形態では、第１入出力端子Ｎ１、第２入出力端子Ｎ２および基準電圧端子ＶSSに接続されるトランジスタ２を有する回路において、これら３つの端子間にサイリスタＳＲ１，ＳＲ２とダイオードＤ１，Ｄ２をそれぞれ接続することにより、別個の基準電圧端子を設けることなく、静電気放電を防止できる。

（第３の実施形態）
第３の実施形態は、図２の回路に新たにダイオードを追加したものである。

図３は本発明の第３の実施形態に係る半導体装置の回路図である。図３では、図２と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図３の半導体装置は、図２の構成に加えて、第１入出力端子Ｎ１および第２入出力端子Ｎ２間に接続されたダイオードＤ３を備えている。このダイオードＤ３は、第２入出力端子Ｎ２の電圧が第１入出力端子Ｎ１の電圧よりも所定値より高くならないように制御する。このようなダイオードＤ３を追加することにより、トランジスタ２のベース−エミッタ間に、大きな逆方向電圧がかからなくなり、逆方向電圧によるストレスを緩和できる。

このように、第３の実施形態では、第２の実施形態の効果に加えて、トランジスタ２のベース−エミッタ間に逆方向電圧によるストレスがかからなくなり、トランジスタ２のより安定な動作が可能となる。

（第４の実施形態）
第４の実施形態は、図３の回路を簡略化したものである。

図４は本発明の第４の実施形態に係る半導体装置の回路図である。図４では、図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図４の半導体装置は、図３の回路からダイオードＤ１を省略しているが、それ以外は図３の回路と同様である。このダイオードＤ１を省略しても、トランジスタ２のエミッタ−コレクタ間の過剰電圧はダイオードＤ２とダイオードＤ３により保護される。

このように、第４の実施形態では、図３の回路よりも簡易な構成で、図３の回路と同様の効果を得ることができる。

（第５の実施形態）
第５の実施形態も、図３の回路を簡略化したものである。

図５は本発明の第５の実施形態に係る半導体装置の回路図である。図５では、図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図５の半導体装置は、図３の回路からダイオードＤ２を省略しているが、それ以外は図３の回路と同様である。このダイオードＤ２を省略しても、基準電圧端子ＶSSと第１入出力端子Ｎ１との間の過剰な電位差は、ダイオードＤ１とトランジスタ２のベース−エミッタ間のＰＮ接合により保護される。これにより、トランジスタ２のベース−コレクタ間に過剰な電圧がかからなくなる。

このように、第５の実施形態では、図３の回路よりも簡易な構成で、図３の回路と同様の効果を得ることができる。

（第６の実施形態）
第６の実施形態は、図２の回路を簡略化したものである。

図６は本発明の第６の実施形態に係る半導体装置の回路図である。図６では、図２と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図６の半導体装置は、図２の回路からサイリスタＳＲ１を省略しているが、それ以外は図２の回路と同様である。

このサイリスタＳＲ１を省略しても、トランジスタ２のエミッタ−コレクタ間の過剰電圧は、図６の点線矢印で示すように、トランジスタ２のベース−エミッタ間のＰＮ接合とサイリスタＳＲ１により保護される。

このように、第６の実施形態では、図２の回路よりも簡易な構成で、図２の回路と同様の効果を得ることができる。

（第７の実施形態）
第７の実施形態は、図３の回路を簡略化したものである。

図７は本発明の第７の実施形態に係る半導体装置の回路図である。図７では、図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図７の半導体装置は、図３の回路からサイリスタＳＲ１を省略しているが、それ以外は図３の回路と同様である。

このサイリスタを省略しても、トランジスタ２のエミッタ−コレクタ間の過剰電圧は、図６と同様にトランジスタ２のベース−エミッタ間のＰＮ接合とサイリスタＳＲ２により保護される。

このように、第７の実施形態では、図３の回路よりも簡易な構成で、図３の回路と同様の効果を得ることができる。

（第８の実施形態）
第８の実施形態は、図４の回路を簡略化したものである。

図８は本発明の第８の実施形態に係る半導体装置の回路図である。図８の半導体装置は、図４からサイリスタＳＲ１を省略しているが、それ以外は図４の回路と同様である。

このように、第８の実施形態では、図４の回路よりも簡易な構成で、図４の回路と同様の効果を得ることができる。

（第９の実施形態）
第９の実施形態は、図５の回路を簡略化したものである。

図９は本発明の第９の実施形態に係る半導体装置の回路図である。図９の半導体装置は、図５からサイリスタＳＲ１を省略しているが、それ以外は図５の回路と同様である。

このように、第９の実施形態では、図５の回路よりも簡易な構成で、図５の回路と同様の効果を得ることができる。

（第１０の実施形態）
第１０の実施形態は、図３の回路を簡略化したものである。

図１０は本発明の第１０の実施形態に係る半導体装置の回路図である。図１０では、図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１０の半導体装置は、図３の回路からサイリスタＳＲ２を省略しているが、それ以外は図３の回路と同様である。

このサイリスタＳＲ２を省略しても、トランジスタ２のベース−コレクタ間の過剰電圧は、図１０の点線矢印で示すように、ダイオードＤ３とサイリスタSR1により保護される。

このように、第１０の実施形態では、図３の回路よりも簡易な構成で、図３の回路と同様の効果を得ることができる。

（第１１の実施形態）
第１１の実施形態は、図４の回路を簡略化したものである。

図１１は本発明の第１１の実施形態に係る半導体装置の回路図である。図１１の半導体装置は、図４からサイリスタＳＲ２を省略しているが、それ以外は図４の回路と同様である。

このように、第１１の実施形態では、図４の回路よりも簡易な構成で、図４の回路と同様の効果を得ることができる。

（第１２の実施形態）
第１２の実施形態は、図５の回路を簡略化したものである。

図１２は本発明の第１２の実施形態に係る半導体装置の回路図である。図１２の半導体装置は、図５からサイリスタＳＲ２を省略しているが、それ以外は図５の回路と同様である。

このように、第１２の実施形態では、図５の回路よりも簡易な構成で、図５の回路と同様の効果を得ることができる。

（第１３の実施形態）
以下に説明する第１３〜第２３の実施形態では、半導体素子１としてNPNバイポーラトランジスタ３を用いるものである。

図１３は本発明の第１３の実施形態に係る半導体装置の回路図である。図１３の半導体装置は、NPNバイポーラトランジスタ３と、このトランジスタ３のベースに接続される第１入出力端子Ｎ１と、トランジスタ３のエミッタに接続される第２入出力端子Ｎ２と、第１入出力端子Ｎ１および基準電圧端子ＶSSの間に接続されるサイリスタＳＲ１と、第２入出力端子Ｎ２および基準電圧端子ＶSSの間に接続されるサイリスタＳＲ２と、基準電圧端子ＶSSおよび第１入出力端子Ｎ１の間に接続されるダイオードＤ１と、基準電圧端子ＶSSおよび第２入出力端子Ｎ２の間に接続されるダイオードＤ２とを備えている。

第１入出力端子Ｎ１と基準電圧端子ＶSSとの間の過剰な電位差はサイリスタＳＲ１により保護される。第２入出力端子Ｎ２と基準電圧端子ＶSSとの間の過剰な電位差はサイリスタＳＲ２により保護される。これらと逆方向の過剰な電位差はそれぞれダイオードＤ１、ダイオードＤ２により保護される。

このように、第１３の実施形態では、トランジスタ３に接続される第１入出力端子Ｎ１と基準電圧端子ＶSSとの間の過剰な電位差と、第２入出力端子Ｎ２と基準電圧端子ＶSSとの間の過剰な電位差を、これら端子間に接続されるサイリスタＳＲ１，ＳＲ２とダイオードＤ１，Ｄ２により保護するため、別個の基準電圧端子が不要となり、チップサイズとピン数を削減できる。

（第１４の実施形態）
第１４の実施形態は、図１３の回路にダイオードを追加したものである。

図１４は本発明の第１４の実施形態に係る半導体装置の回路図である。図１４では、図１３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１４の半導体装置は、図１３の回路に加えて、第１入出力端子Ｎ１および第２入出力端子Ｎ２の間に接続されるダイオードＤ３を有する。このようなダイオード３を追加することにより、トランジスタ３のベース−エミッタ間に大きな逆方向電圧がかからなくなり、逆方向電圧によるストレスを緩和できる。

このように、第１４の実施形態では、第１３の実施形態の効果に加えて、トランジスタ３のベース−エミッタ間に逆方向電圧によるストレスがかからなくなり、トランジスタ３のより安定な動作が可能となる。

（第１５の実施形態）
第１５の実施形態は、図１４の回路を簡略化したものである。

図１５は本発明の第１５の実施形態に係る半導体装置の回路図である。図１５では、図１４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１５の半導体装置は、図１４の回路からダイオードＤ１を省略している。このダイオードＤ１を省略しても、第１入出力端子Ｎ１−基準電圧端子ＶSS間の過剰電圧はダイオードＤ２とダイオードＤ３により保護される。

このように、第１５の実施形態では、図１４の回路よりも簡易な構成で、図１４の回路と同様の効果を得ることができる。

（第１６の実施形態）
第１６の実施形態も、図１４の回路を簡略化したものである。

図１６は本発明の第１６の実施形態に係る半導体装置の回路図である。図１６では、図１４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１６の半導体装置は、図１４の回路からダイオードＤ２を省略している。このダイオードＤ２を省略しても、第２入出力端子Ｎ２−基準電圧端子ＶSS間の逆方向の過剰電圧はダイオードＤ１とトランジスタ３のベース−エミッタ間ＰＮ接合により保護される。

このように、第１６の実施形態では、図１４の回路よりも簡易な構成で、図１４の回路と同様の効果を得ることができる。

（第１７の実施形態）
第１７の実施形態は、図１４の回路を簡略化したものである。

図１７は本発明の第１７の実施形態に係る半導体装置の回路図である。図１７では、図１３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１７の半導体装置は、図１３の回路からサイリスタＳＲ１を省略している。

このサイリスタＳＲ１を省略しても、第１入出力端子Ｎ１−基準電圧端子ＶSS間の過剰電圧は、図１７の点線矢印で示すように、トランジスタ３のベース−エミッタ間のＰＮ接合とサイリスタＳＲ２により保護される。

このように、第１７の実施形態では、図１４の回路よりも簡易な構成で、図１４の回路と同様の効果を得ることができる。

（第１８の実施形態）
第１８の実施形態は、図１４の回路を簡略化したものである。

図１８は本発明の第１８の実施形態に係る半導体装置の回路図である。図１８では、図１４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１８の半導体装置は、図１４の回路からサイリスタＳＲ１を省略しているが、それ以外は図１４の回路と同様である。

このサイリスタＳＲ１を省略しても、第１入出力端子Ｎ１−基準電圧端子ＶSS間の過剰な電位差は、図１７と同様にトランジスタ３のベース−エミッタ間のＰＮ接合とサイリスタＳＲ２により保護される。

このように、第１８の実施形態では、図１４の回路よりも簡易な構成で、図１４の回路と同様の効果を得ることができる。

（第１９の実施形態）
第１９の実施形態は、図１８の回路を簡略化したものである。

図１９は本発明の第１９の実施形態に係る半導体装置の回路図である。図１９の半導体装置は、図１８からダイオードＤ１を省略しているが、それ以外は図１８の回路と同様である。

このように、第１９の実施形態では、図１８の回路よりも簡易な構成で、図１８の回路と同様の効果を得ることができる。

（第２０の実施形態）
第２０の実施形態は、図１８の回路を簡略化したものである。

図２０は本発明の第２０の実施形態に係る半導体装置の回路図である。図２０の半導体装置は、図１６からサイリスタSR1を省略しているが、それ以外は図１６の回路と同様である。

このように、第２０の実施形態では、図１６の回路よりも簡易な構成で、図１６の回路と同様の効果を得ることができる。

（第２１の実施形態）
第２１の実施形態は、図１４の回路を簡略化したものである。

図２１は本発明の第２１の実施形態に係る半導体装置の回路図である。図２１では、図１４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図２１の半導体装置は、図１４の回路からサイリスタＳＲ２を省略しているが、それ以外は図１４の回路と同様である。

このサイリスタＳＲ２を省略しても、第２入出力端子Ｎ２−基準電圧端子ＶSS間の過剰な電位差は、ダイオードＤ３とサイリスタＳＲ１により保護される。

このように、第２１の実施形態では、図１４の回路よりも簡易な構成で、図１４の回路と同様の効果を得ることができる。

（第２２の実施形態）
第２２の実施形態は、図１５の回路を簡略化したものである。

図２２は本発明の第２２の実施形態に係る半導体装置の回路図である。図２２の半導体装置は、図１５からサイリスタＳＲ２を省略しているが、それ以外は図１５の回路と同様である。

このように、第２２の実施形態では、図１５の回路よりも簡易な構成で、図１５の回路と同様の効果を得ることができる。

（第２３の実施形態）
第２３の実施形態は、図１６の回路を簡略化したものである。

図２３は本発明の第２３の実施形態に係る半導体装置の回路図である。図２３の半導体装置は、図１６からサイリスタＳＲ２を省略しているが、それ以外は図１６の回路と同様である。

このように、第２３の実施形態では、図１６の回路よりも簡易な構成で、図１６の回路と同様の効果を得ることができる。

（その他の実施形態）
上述した各実施形態で説明した半導体装置（以下、便宜的に温度検出回路と呼ぶ）は、例えばプロセッサやグラフィックプロセッサ（以下、単にプロセッサ）に適用することができる。最近のプロセッサは、動作周波数が非常に高く、また内蔵されているトランジスタ３の数も莫大であるため、プロセッサ内部で多大な熱を発生する。プロセッサ内部で発生した熱に対する対策を行わないと、プロセッサやその周辺回路が熱暴走や熱破壊を起こすおそれがある。そこで、プロセッサの内部温度を常時監視して、内部温度に応じてプロセッサの動作周波数や動作モードを制御するのが望ましい。

上述した温度検出回路を用いれば、プロセッサ内部の温度を正確かつ迅速に検出できるため、プロセッサの動作周波数や動作モードの制御をきめ細かく行うことができる。

図２４は上述した各実施形態の温度検出回路を内蔵するプロセッサシステムの内部構成の一例を示すブロック図である。図２４のプロセッサシステムは、ホストプロセッサ１１と、グラフィックプロセッサ１２と、メインメモリ１３と、I/Oプロセッサ１４とを備えている。

ホストプロセッサ１１は、メインプロセッサ２１と、複数の信号処理部（DSP：Digital Signal Processor）２２と、外部との入出力を司るI/O部２３，２４，２５とを有する。I/O部２４はメインメモリ１３との入出力を司り、I/O部２５はグラフィックプロセッサ１２との入出力を司り、I/O部２３はI/Oプロセッサ１４との入出力を司る。

グラフィックプロセッサ１２は、コントローラ３１と、ホストプロセッサ１１とデータのやり取りを行うI/O部３２と、PCIなどの各種汎用バス、ビデオおよびオーディオ等の入出力を司るI/O部３３と、図４に示した画像処理ユニット３４とを有する。

I/Oプロセッサ１４は、汎用バスの他、HDDやDVDドライブ等の周辺機器、およびネットワークと接続する制御を行う。

画像処理ユニット３４の画像処理は、ホストプロセッサ１１の処理に並行して行われるため、ホストプロセッサ１１自身で３次元画像処理を行わなくて済み、ホストプロセッサ１１の処理負担が軽減されるとともに、３次元画像処理を高速に行うことができる。

画像処理ユニット３４は、図３のグラフィック処理装置３５と、複数の演算ユニット３６とを備えている。ピクセル変換部３５と演算ユニット３６は、ローカルネットワーク３７に接続されている。

ピクセル変換部３５は、隣接する２×２ピクセルからなるスタンプごとに、スタンプ内の各ピクセルの座標やバラメータを計算し、その計算結果を対応する演算ユニット３６に供給する。複数の演算ユニット３６は、互いに並行して処理を行うことができる。すなわち、各演算ユニット３６は、それぞれ異なるスタンプの画像処理を行う。

図２４に示す複数の演算ユニット３６は、それぞれ並行して画像処理を行えるため、画像処理を高速に行うことができる。

図２４のプロセッサシステムにおいて、上述した各実施形態で説明した回路（以下、温度検出回路）３８は、ホストプロセッサ１１とグラフィックプロセッサ１２の少なくとも一方に設けられる。温度検出回路３８は、必要に応じて、チップ内に複数個設けてもよい。特に、ホストプロセッサとグラフィックプロセッサが別チップで、双方ともに発熱量が多ければ、各プロセッサごとに温度検出回路３８を設けるのが望ましい。

上述した各実施形態で説明した回路構成の温度検出回路３８をプロセッサシステムに内蔵する場合、マイクロプロセッサを動作させていない間も温度測定を行うことができるため、大変に便利である。これは、上述した静電気放電防止用のダイオードがＶSSだけを必要とし、電源電圧端子ＶDDを供給する必要がないためである。このように、電源電圧ＶDDなしで温度検出回路３８を構成することで、電源電圧ＶDDにより生じる発熱やノイズ等の悪影響も受けなくなり、精度よく温度測定を行うことができる。

本発明の第１の実施形態に係る半導体装置の回路図。本発明の第２の実施形態に係る半導体装置の回路図。本発明の第３の実施形態に係る半導体装置の回路図。本発明の第４の実施形態に係る半導体装置の回路図。本発明の第５の実施形態に係る半導体装置の回路図。本発明の第６の実施形態に係る半導体装置の回路図。本発明の第７の実施形態に係る半導体装置の回路図。本発明の第８の実施形態に係る半導体装置の回路図。本発明の第９の実施形態に係る半導体装置の回路図。本発明の第１０の実施形態に係る半導体装置の回路図。本発明の第１１の実施形態に係る半導体装置の回路図。本発明の第１２の実施形態に係る半導体装置の回路図。本発明の第１３の実施形態に係る半導体装置の回路図。本発明の第１４の実施形態に係る半導体装置の回路図。本発明の第１５の実施形態に係る半導体装置の回路図。本発明の第１６の実施形態に係る半導体装置の回路図。本発明の第１７の実施形態に係る半導体装置の回路図。本発明の第１８の実施形態に係る半導体装置の回路図。本発明の第１９の実施形態に係る半導体装置の回路図。本発明の第２０の実施形態に係る半導体装置の回路図。本発明の第２１の実施形態に係る半導体装置の回路図。本発明の第２２の実施形態に係る半導体装置の回路図。本発明の第２３の実施形態に係る半導体装置の回路図。温度検出回路を内蔵するプロセッサシステムの内部構成の一例を示すブロック図。

符号の説明

１半導体素子
２ PNPバイポーラトランジスタ
３ NPNバイポーラトランジスタ
１１ホストプロセッサ
１２グラフィックプロセッサ
Ｎ１第１入出力端子
Ｎ２第２入出力端子
ＶSS 基準電圧端子

Claims

入出力端子および基準電圧端子に接続される半導体素子と、
前記入出力端子および前記基準電圧端子に接続され、前記入出力端子の電圧が前記基準電圧端子の電圧よりも所定値以上高くならないように整流動作を行う第１整流素子と、
前記入出力端子および前記基準電圧端子に接続され、前記基準電圧端子の電圧が前記入出力端子の電圧よりも所定値以上高くならないように整流動作を行う第２整流素子と、を備え、
前記第１整流素子は、サイリスタまたはダイオードを有し、
前記第２整流素子は、ダイオードまたはダイオード接続されたトランジスタを有することを特徴とする半導体装置。
第１入出力端子、第２入出力端子および基準電圧端子に接続される半導体素子と、
前記第１入出力端子の電圧および前記第２入出力端子の電圧が前記基準電圧端子の電圧よりも所定値以上高くならないように整流動作を行う第１整流回路と、
前記基準電圧端子の電圧が前記第１入出力端子の電圧および前記第２入出力端子の電圧よりも所定値以上高くならないように整流動作を行う第２整流回路と、を備えることを特徴とする半導体装置。
前記第１整流回路は、前記第１入出力端子および前記第２入出力端子の少なくとも一方と前記基準電圧端子との間に接続され、前記第１入出力端子および前記第２入出力端子の少なくとも一方から前記基準電圧端子の方向にのみ電流を流すことが可能な少なくとも一つの第１整流素子を有することを特徴とする請求項２に記載の半導体装置。
前記第２整流回路は、前記基準電圧端子と前記第１入出力端子および前記第２入出力端子の少なくとも一方との間に接続され、前記基準電圧端子から前記第１入出力端子および前記第２入出力端子の少なくとも一方の方向にのみ電流を流すことが可能な少なくとも一つの第２整流素子を有することを特徴とする請求項２または３に記載の半導体装置。
前記第２整流回路は、前記第１入出力端子と前記第２入出力端子との間に接続され、前記第１入出力端子および前記第２入出力端子の一方から他方の方向にのみ電流を流すことが可能な第３整流素子を有することを特徴とする請求項２乃至４に記載の半導体装置。