JP2011146549A - 電子回路 - Google Patents
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Abstract
【課題】電源の立ち上がりを検出するための電源検出器の数を大幅に増加させることなく、電子回路の電源シーケンスフリー化を実現する。
【解決手段】3種類以上の電源電圧が供給されて動作される電子回路(1、1A、1B)は、所定の電源電圧を動作電源として動作する第1の検出回路(101)により、他の電源電圧が一つでも立ち上がっていない状態であるか否かを示す第1の検出信号(104_1)を生成する。また、前記電子回路は、前記他の電源電圧の一つの電源電圧を動作電源として動作し、前記他の電源電圧毎に設けられた第2の検出回路(102)により、前記所定の電源電圧が立ち上がったか否かを示す第2の検出信号(106_A〜106_F)を生成する。そして、前記電子回路は、前記第1の検出信号及び第2の検出信号に基づいて、前記他の電源電圧毎にその他の電源電圧の立ち上がりを保証するための制御信号(104_2〜104_7)を生成する。
【選択図】図1
【解決手段】3種類以上の電源電圧が供給されて動作される電子回路(1、1A、1B)は、所定の電源電圧を動作電源として動作する第1の検出回路(101)により、他の電源電圧が一つでも立ち上がっていない状態であるか否かを示す第1の検出信号(104_1)を生成する。また、前記電子回路は、前記他の電源電圧の一つの電源電圧を動作電源として動作し、前記他の電源電圧毎に設けられた第2の検出回路(102)により、前記所定の電源電圧が立ち上がったか否かを示す第2の検出信号(106_A〜106_F)を生成する。そして、前記電子回路は、前記第1の検出信号及び第2の検出信号に基づいて、前記他の電源電圧毎にその他の電源電圧の立ち上がりを保証するための制御信号(104_2〜104_7)を生成する。
【選択図】図1
Description
本発明は、電子回路に関し、特に複数の電源によって動作するマイクロコンピュータに適用して有効な技術に関する。
複数の種類の電源を必要とする電子回路、例えば、多電源のマイクロコンピュータにおいて、異なる電源電圧で動作する回路間で信号のやり取りを行うとき、電源を立ち上げ又は立ち下げの順番によっては、入力不定伝播に起因する貫通電流が発生する場合がある。例えば、所定の電源を動作電圧とし、他の電源を動作電圧とする他の回路からの出力信号を入力して動作する所定の回路において、前記所定の電源が立ち上がっているが、前記他の電源が立ち上がっていない場合を考える。この場合、前記他の回路の出力信号の電圧レベルが不定であることから、前記所定の回路の入力が不定となり、前記所定の回路には貫通電流が流れる可能性がある。
このように貫通電流が発生すると、前記マイクロコンピュータにおける無駄な電流消費が大きくなる。また、急激な貫通電流等に基づく突入電流の発生により、当該マイクロコンピュータ内の素子や配線等がダメージを受け、信頼性が低下する場合がある。特に当該マイクロコンピュータ等に電源を供給する外部のレギュレータがある場合には、当該レギュレータの許容する負荷電流を超えた電流が流れることもあり、当該レギュレータにも悪影響を与える可能性がある。そのため、複数の電源を必要とする電子回路は、電源の立ち上がり及び立ち下がりを検出して、それに基づいた制御を行うことで、入力不定伝播に起因する貫通電流等を防止する必要がある。
この貫通電流を防止するための従来技術として、特許文献1に開示がある。
特許文献1に記載の方法は、半導体集積回路において内部回路に電源を供給するための制御を行う電源スイッチ素子を設け、当該電源スイッチ素子を電源スイッチコントローラにより制御することにより、前記内部回路の入力信号が不定である場合等に流れる貫通電流、及びスタンバイ時のリーク電流の流れる経路を切断する方法である。
上記特許文献1に記載の方法やその他の方法によって、入力不定伝播や貫通電流等を防止する場合には、予め電源電圧の立ち上がりを検出し、その検出結果に基づいて上記の制御等を行う必要がある。この電源電圧の検出は、一つの電源電圧を動作電圧とし、他の電源電圧の立ち上がりを検出する電源検出器によって実現される。
従来の多電源のマイクロコンピュータ等の電子回路は、電源の投入順番、すなわち電源シーケンスが規定されている場合が多かった。このような場合には、例えば、最初に立ち上がる電源を動作電源とする前記電源検出器によって、他の全ての電源電圧の立ち上がりを検出することができるため、当該検出結果を用いて上記特許文献1の方法やその他の方法により制御を行えば、入力不定伝播及び貫通電流を防止することが可能であった。
しかし、電源のシーケンスの制御は、前記外部のレギュレータ等の電源ICやその他の外部装置を含めたシステム全体で行う必要があるため、容易ではない。そこで、近年、どのようなシーケンスで電源を投入しても電子回路の動作に影響を与えることなく安定動作するような、電源シーケンスフリー化の要求が強まっている。しかしながら、電源シーケンスフリーの多電源のマイクロコンピュータ等において、上記のように電源電圧の立ち上がりを検出することは、容易ではない。例えば、電源シーケンスフリーの場合には、最初に起動する電源が不明であるから、一つの電源電圧を動作電源とし、他の全ての電源電圧が立ち上がっていることを検出する前記電源検出器を電源の数だけ用意しなければ、全ての電源電圧の立ち上がりを保証することができない。例えば、電源の数がN個の場合、N×(N−1)個の前記電源検出回路が必要となる。このことから、電子回路の電源シーケンスフリー化を実現するためには、電源の数に応じた多くの前記電源検出回路が必要となり、例えば、一つの半導体基板に形成される多電源のマイクロコンピュータの場合には、チップ面積を大きくしなければならず、面積増加に伴うコストアップの問題が生じる。
本発明の目的は、電源の立ち上がりを検出するための電源検出器の数を大幅に増加させることなく、電源シーケンスフリー化を実現する電子回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、3種類以上の電源電圧が供給されて動作される電子回路は、所定の電源電圧を動作電源として動作する第1の検出回路により、他の電源電圧が一つでも立ち上がっていない状態であるか否かを示す第1の検出信号を生成する。また、前記電子回路は、前記他の電源電圧の一つの電源電圧を動作電源として動作し、前記他の電源電圧毎に設けられた第2の検出回路により、前記所定の電源電圧が立ち上がったか否かを示す第2の検出信号を生成する。そして、前記電子回路は、前記第1の検出信号及び第2の検出信号に基づいて、前記他の電源電圧毎にその他の電源電圧の立ち上がりを保証するための制御信号を生成する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、電源の立ち上がりを検出するための電源検出器の数を大幅に増加させることなく、電源シーケンスフリー化を実現することができる。
1.実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕本発明の代表的な実施の形態に係る電子回路(1)は、回路のグランド電圧に対して3種類以上の電源電圧が供給されて動作される電子回路であって、全ての前記電源電圧の立ち上がりを検出して、電源電圧毎に他の電源電圧の立ち上がりを保証するための複数の制御信号を生成する電源検出回路(10)と、前記電源電圧毎に当該電源電圧を動作電源とする複数の内部回路(20_A〜20_H)とを有する。夫々の前記内部回路は、前記制御信号によって自らの電源電圧以外の電源電圧の立ち上がりが保証されたとき他の電源電圧を動作電源とする別の回路から供給される信号の入力を有効にするゲート回路(202A、202B、905)を備える。前記電源検出回路は、所定の電源電圧を動作電源として動作し、他の電源電圧が一つでも立ち上がっていない状態であるか否かを示す第1の検出信号(104_1)を生成する第1の検出回路(101)と、前記他の電源電圧の一つの電源電圧を動作電源として動作し、前記所定の電源電圧が立ち上がったか否かを示す第2の検出信号(106_A〜106_F)を生成する、前記他の電源電圧毎に設けられた第2の検出回路(102、102_A〜102_F)と、前記第1の検出信号及び第2の検出信号に基づいて、前記他の電源電圧毎にその他の電源電圧の立ち上がりを保証するための前記制御信号(104_2〜104_7)を生成する、前記他の電源電圧毎に設けられた信号生成回路(103、103_A〜103_F)と、を有する。これによれば、以下の作用及び効果がある。
前記第1の検出信号は、前記他の電源電圧の何れかが立ち上がっていないことを保証することができ、前記第2の信号は、前記所定の電源電圧が立ち上がっていないことを保証することができる。しかしながら、前記第1の検出信号は、何れの電源電圧が立ち上がっていないのかを特定することができず、また、前記第2の検出信号は、当該第2の検出回路の動作電圧となる電源電圧が立ち上がっていない場合には、信用できない信号となる。更に、前記信号生成回路の動作電圧となる電源電圧が立ち上がっていないと、当該制御信号は信用できない信号となる。そこで、前記第2の検出回路及び前記信号生成回路の動作電圧となる電源電圧が立ち上がっているか否かは不問とし、当該電源電圧を除いた全ての電源電圧の何れかが立ち上がっていないことは保証する前記制御信号を、当該電源電圧を動作電圧とする前記内部回路に入力する。これにより、前記内部回路の動作電圧を除いた全ての電源電圧の何れかが立ち上がっていないおそれが解消されるまで、前記内部回路への不定伝播を防止することができる。
また、前記電子回路に必要な前記電源検出器は、2×(N−1)個となる。
〔2〕項1の電子回路において、前記信号生成回路は、前記他の電源電圧の一つの電源電圧を動作電圧として動作し、前記第1の検出信号を、前記他の電源電圧の一つの電源電圧の電圧レベルに変換して出力する第1のレベルシフト回路(401)と、前記第2の検出信号に基づいて、前記制御信号を出力する出力ゲート回路(402)を備える。前記出力ゲート回路は、前記第2の検出信号により前記所定の電源電圧の立ち上がりが保証されたときは、前記第1のレベルシフト回路の出力信号を前記制御信号として出力し、前記第2の検出信号により前記所定の電源電圧の立ち上がりが保証されないときは、前記ゲート回路の出力を一定電圧に固定させる信号を前記制御信号として出力する。これによれば、前記第1のレベルシフト回路の動作電圧以外の他の電源電圧の立ち上がりを保証する信号を生成することができる。
〔3〕項1又は2の電子回路において、前記第1の電源検出回路は、前記所定の電源電圧を動作電源として動作し、前記他の電源電圧の一つの電源電圧が立ち上がったか否かを示す第3の検出信号を前記他の電源電圧毎に生成する第3の検出回路(101_A〜101_F)と、前記第3の検出信号の全てに対する論理積を前記第1の検出信号として出力する検出信号生成部(105)と、を有する。これによれば、前記第1の検出信号を容易に生成することができる。
〔4〕項3の電子回路において、前記検出信号生成部は、複数の論理積ゲート回路が直列的に接続されることにより構成される。
〔5〕項1乃至4の何れかの電子回路において、前記内部回路は、前記ゲート回路の前段に第2のレベルシフト回路(203A、203B)を更に有し、前記第2のレベルシフト回路は、当該内部回路以外から入力する信号の電圧レベルを当該内部回路の電圧レベルに変換する。これによれば、前記第2のレベルシフト回路の出力信号の不定伝播を容易に防止することができる。
〔6〕項1乃至5の何れかの電子回路において、前記内部回路(20_H)は、当該内部回路に電源を供給するための制御を行うスイッチ素子(901)を更に有し、前記スイッチ素子は、前記ゲート回路(905)の出力によって制御される。これによれば、前記スイッチ素子を制御するための信号の不定伝播を容易に防止することができる。
〔7〕項1又は2の電子回路において、前記内部回路が形成される第1の領域(701)と、外部インターフェイス用の回路が形成される第2の領域(70〜73)と、前記第1の領域及び前記第2の領域に使用されない第3の領域(704_A〜704_D)とを一つの半導体基板に有し、前記電源検出回路は、前記第2の領域及び前記第3の領域の何れか一方又は双方に形成される。これによれば、数の少ない前記電源検出器によって前記電源検出回路が構成されるから、前記半導体基板に存在する未使用領域に当該電源検出回路を形成することができ、半導体基板の面積が大幅に増加することはない。
〔8〕項7の電子回路において、前記第1の電源検出回路は、前記所定の電源電圧を動作電源として動作し、他の一つの電源電圧が立ち上がったか否かを示す第3の検出信号を前記他の電源電圧毎に生成する第3の検出回路(101_A〜101_F)と、複数の論理積ゲート回路(105_B〜105_D)が直列的に接続されることにより構成され、前記第3の検出信号の全てに対する論理積を前記第1の検出信号として出力する検出信号生成部とを有する。これによれば、項3と同様の作用を奏する。
〔9〕項8の電子回路において、前記論理積ゲート回路は、前記第2の領域及び前記第3の領域の何れか一方又は双方に、離散的に形成される。これによれば、前記第3の検出信号に係る配線の冗長な引き回しを抑制することができる。
〔10〕項9の電子回路において、前記第2の領域は、複数の静電破壊防止用素子の形成領域(703_A〜703_C)を更に有し、前記静電破壊防止用素子の形成領域は、前記電源検出回路の形成に利用される。
〔11〕項10の電子回路において、前記静電破壊防止用素子の形成領域は、前記他の電源電圧の何れかを動作電源とする前記第2の検出回路及び前記信号生成回路と、当該他の電源電圧に係る前記第3の検出信号を生成する前記第3の検出回路と、前記論理積ゲート回路とを含む。これによれば、前記静電破壊防止用素子の形成領域毎に前記電源検出回路の構成要素が形成されるから、前記電子回路の仕様により前記他の電源電圧の数の変更があった場合でも、容易に設計変更が可能となる。
2.実施の形態の詳細
実施の形態について更に詳述する。
実施の形態について更に詳述する。
≪実施の形態1≫
図1に本発明の一実施の形態として、電源シーケンスフリーの多電源のマイクロコンピュータを示す。
図1に本発明の一実施の形態として、電源シーケンスフリーの多電源のマイクロコンピュータを示す。
図1に示されるマイクロコンピュータ1は、例えば、自動車のパワートレイン用のマイクロコンピュータである。
図1に示されるマイクロコンピュータ1には、複数の種類の電源電圧が入力される。ここでは、VCC、VDD、PVCC1、VCCA、VCCLVDS、PVCC2、及びAUDVDDの7種類の電源が入力される場合を例とする。VCCは前記マイクロコンピュータ1のシステム系の電源、VDDはロジック回路用の電源、VCCAはアナログ回路用の電源である。また、PVCC1及びPVCC2はポート系の電源であり、VCCLVDSは、LVDS(Low voltage differential signaling)系の電源である。更に、AUDVDDは、前記マイクロコンピュータ1のデバッグ用の電源である。
前記マイクロコンピュータ1は、入力される全ての電源電圧の立ち上がりを検出する電源検出部10と、前記マイクロコンピュータ1の機能を実現する複数の内部回路20_A〜20_Gを備える。
前記電源検出部10は、第1の検出回路101と、第2の検出回路102と、信号生成回路103を有する。
前記第1の検出回路101は、電源電圧VCCを動作電源とし、他の6種類の電源が立ち上がったか否かを検出し、制御信号104_1(PONVCC)を出力する。当該制御信号の生成方法の詳細は後述する。
前記第2の検出回路102は、前記他の6種類の電源電圧を夫々動作電源とし、電源電圧VCCが立ち上がったか否かを検出し、検出信号106_A〜106_Fを前記他の6種類の電源電圧の電圧レベルで夫々出力する。
前記信号生成回路103は、前記検出信号PONVCCと、前記第2の検出回路102の夫々の検出信号106_A〜106_Fに基づいて、6つの制御信号104_2〜104_7(PONVDD、PONPVCC1、PONVCCA、PONVCCLVDS、PONPVCC2、PONAUDVDD)を生成する。当該6つの制御信号は、所定の電源電圧を除いた他の6種類の電源電圧が立ち上がっているか否かを表す信号である。例えば、前記制御信号104_2(PONVDD)の場合、VDDを除いた他の6つの電源電圧が立ち上がっているか否かを示す信号であることを表す。当該制御信号の生成方法の詳細は後述する。
前記内部回路20_A〜20_Gは、前記7種類の電源電圧の何れか一つを動作電圧として動作する回路である。代表例として、前記内部回路20_Aについて説明する。
前記内部回路20_Aは、ゲート回路202Aと、内部ブロック回路201A、及びレベルシフト回路203Aを有し、夫々の回路はVCCを動作電源として動作する。
前記内部ブロック回路201Aは、VCC以外の他の6種類の電源電圧の何れかを動作電圧とする他の回路によって生成される信号IN_Aに基づいて、所要の動作を行う回路である。
前記レベルシフト回路203Aは、前記信号IN_Aの電圧レベルを電源VCCの電圧レベルに変換した信号IN_A1を、前記ゲート回路202Aに与える。
前記ゲート回路202Aは、前記制御信号PONVCCに基づいて、信号IN_A1を後段の前記内部ブロック回路201Aに与えるか否かを制御することを目的とする回路である。前記ゲート回路202Aは、入力の論理積を出力するAND回路である。なお、前記ゲート回路202AをNAND回路としても、上記目的を達成することが可能である。
その他の前記内部回路20_B〜20_Gについても、前記内部回路20Aと同様の回路構成であり、夫々異なる電源電圧で動作し、夫々の電源電圧に対応する制御信号104_2〜104_7を入力する。
ここで、前記制御信号104_1〜104_7の生成方法について、図2を用いて詳細に説明する。
図2は、前記電源検出部10における、前記第1の検出回路101、前記第2の検出回路102、及び前記信号生成回路103の回路構成の一例である。
はじめに、前記第1の検出回路101による、前記制御信号104_1(PONVCC)の生成方法について説明する。
前記第1の検出回路101は、電源検出器101_A〜101_Fと、論理積ゲート回路105を有し、夫々は、電源電圧VCCを動作電圧として動作する。
図3は、前記電源検出器101_A〜101_Fの回路構成の一例である。
前記電源検出器101_A〜101_Fは、VCC以外の他の6種類の電源電圧の何れかを、入力信号INとして入力し、当該入力信号INが所定のしきい値を超えたときに、出力信号OUTをハイ(High)レベルとして出力する。例えば、前記電源検出器101_Aの場合、電源電圧VDDが立ち上がったとき、前記出力信号OUTをハイレベルとして出力し、電源電圧VDDが立ち上がっていないときは、出力信号OUTをロー(Low)レベルとして出力する。なお、前記出力信号OUTのハイレベルは電源電圧VCCの電圧レベルであり、前記出力信号OUTのローレベルはグランドレベル(VSS)である。
前記論理積ゲート回路105は、前記電源検出器101_A〜101_Fの夫々の出力信号OUTを入力し、当該入力の論理積を前記制御信号104_1(PONVCC)として出力する。前記論理積ゲート回路105は、例えば、AND回路である。これによれば、前記制御信号PONVCCは、VCC以外の他の6種類の電源電圧の何れか一つでも立ち上がっていない場合には、ローレベルとなる。
なお、前記論理積ゲート回路105は、NAND回路であってもよい。また、前記論理積ゲート回路105は、図2に示すような、一つの多入力AND回路で構成されてもよいし、複数のAND回路が直列的に接続される構成でもよい。
上記のように生成される前記制御信号PONVCCは、VCCを除いた他の6種類の電源電圧が立ち上がっているか否かを表す信号である。しかしながら、前記電源検出器101_A〜101_F及び前記論理積ゲート回路105の動作電圧であるVCCが立ち上がっていない場合には、前記制御信号PONVCCは不定となるため、前記制御信号PONVCCは信用できる信号ではない。そこで、前記制御信号PONVCCを、VCCを除いた他の6種類の電源の何れかを動作電圧とする回路からの信号を入力して動作する前記内部回路20_Aの制御信号として用いることで、当該内部回路20_Aに入力を取り込むことを制御することが可能となる。
例えば、前記PONVCCを制御信号として入力する前記内部回路20_Aにおいて、VCCを除いた他の6種類の電源が立ち上がっていない場合には、前記ゲート回路202Aは、入力する前記信号IN_A1によらず、前記内部ブロック回路201Aに対してローレベルに固定した信号を出力する。これにより、VCCを除いた他の6種類の電源が立ち上がっていないおそれが解消されるまで、前記内部ブロック回路201Aの入力不定伝播による貫通電流の発生を防止することが可能となる。
なお、VCCが立ち上がっていない場合には、前述のように前記制御信号PONVCCは不定となるが、VCCを動作電源としている前記内部回路20_Aも動作しないため、入力不定伝播による貫通電流等が流れるおそれはない。
次に、前記信号生成回路103による前記制御信号104_2〜104_7の生成方法について説明する。ここでは、代表例として、前記制御信号104_2(PONVDD)の生成方法を説明する。
図2において、前記第2の検出回路102は、電源検出器102_A〜102_Fを有する。
前記電源検出器102_A〜102_Fの回路構成は、前記電源検出器101_A〜101_Fと同様である。
前記電源検出器102_A〜102_Fは、VCCを除いた他の6種類の電源電圧を、夫々動作電圧とする。例えば、前記電源検出器102_Aは、VDDを動作電圧とし、前記電源検出器102_Fは、AUDVDDを動作電圧とする。
前記電源検出器102_A〜102_Fは、前記入力信号INとしてVCCを入力し、VCCが立ち上がったか否かを検出する。例えば、前記電源検出器102_Aは、VCCが立ち上がったとき、出力信号として前記検出信号106_Aをハイレベルとして出力し、VCCが立ち上がっていないときは、前記検出信号106_Aをローレベルとして出力する。なお、前記電源検出器102_Aの場合、ハイレベルは、電源電圧VDDの電圧レベルであり、ローレベルはグランド(VSS)の電圧レベルである。
前記信号生成回路103は、前記電源検出器102_A〜102_Fの出力信号である前記検出信号106_A〜106_Fの夫々を制御信号とする、レベルシフト回路103_A〜103_Fにより構成される。
図4は、VDDを動作電圧とする前記レベルシフト回路103_Aの回路構成の一例である。他のレベルシフト回路103_B〜103_Fも同様の回路構成であり、動作電圧と制御信号が夫々異なる。
図4に示される前記レベルシフト回路103_Aは、レベルシフト部401と、出力ゲート回路402から構成される。
前記レベルシフト部401は、電源電圧VCCの電圧レベルの信号である前記制御信号PONVCCを、電源電圧VDDの電圧レベルに変換する。
前記出力ゲート回路402は、前記検出信号106_Aに基づいて前記制御信号PONVDDを出力する。その際、前記レベルシフト部401がレベルシフトした信号を前記制御信号PONVDDとして出力するか否かは、前記電源検出器102_Aから出力される前記検出信号106_Aによって制御される。
これによれば、例えば、前記レベルシフト回路103_Aは、VCCが立ち上がっていない場合、すなわち、前記検出信号106_Aがローレベルの場合には、入力する前記制御信号PONVCCの信号レベルに関わらず、ローレベルに固定した前記制御信号104_2(PONVDD)を出力する。また、VCCが立ち上がっている場合、すなわち、前記検出信号106_Aがハイレベルの場合には、前記レベルシフト回路103_Aは、前記レベルシフト部401によって前記制御信号PONVCCの電圧レベルをVDDにレベルシフトした信号を、前記制御信号PONVDDとして出力する。
上記のように生成された前記制御信号PONVDDについて以下のことがいえる。
前述のように、前記制御信号PONVCCは、VCCを除いた全ての電源電圧の何れかが立ち上がっていないことを保証することができる。また、前記検出信号106_Aは、VCCが立ち上がっていないことを保証することができる。しかしながら、前記制御信号PONVCCは、VCCを除いた全ての電源電圧の何れが立ち上がっていないのかを特定することができず、前記検出信号106_A及び前記制御信号PONVDDは、当該電源検出器102_Aと前記レベルシフト回路103_Aの動作電圧となるVDDが立ち上がっていない場合には、信用できない信号となる。すなわち、前記制御信号PONVDDは、VDDが立ち上がっているか否かは不問とし、VDDを除いた全ての電源電圧の何れかが立ち上がっていないことは保証する信号である。そして、前記制御信号PONVDDを、VDDを動作電圧とする前記内部回路20_Bに入力することで、前記内部ブロック回路201Bの入力不定伝播による貫通電流の発生を防止することが可能となる。例えば、前記内部回路20_Bにおいて、VCCを除いた他の6種類の電源が立ち上がっていない場合には、前記制御信号PONVDDはローレベルとなり、前記ゲート回路202Bは、前記内部ブロック回路201Bに対してローレベルに固定した信号を出力する。これにより、VDDを除いた全ての電源が立ち上がっていないおそれが解消されるまで、前記内部ブロック回路201Bの入力不定伝播による貫通電流の発生を防止することが可能となる。なお、VDDが立ち上がっていない場合には、前述のように前記制御信号PONVDDは不定となるが、VDDを動作電源としている前記内部回路203Bも動作しないため、入力不定伝播による貫通電流等が流れるおそれはない。
前記制御信号104_2以外のその他の制御信号104_3〜104_7も、上記と同様の方法により生成され、同様の作用を奏する。
以上実施の形態1によれば、前記マイクロコンピュータ1の電源シーケンスのフリー化を容易に実現することが可能となる。
図5は、前記マイクロコンピュータ1に入力される電源のシーケンスの一例を示したものである。
図5の(a)は、従来の電源の立ち上がりシーケンスの一例を表した説明図である。
図5の(b)は、電源の立ち上がりシーケンスフリーの一例を表した説明図である。
図5において、VCC、PVCC1、VDDは、前記マイクロコンピュータ1に入力される電源を表し、ここでは、説明のため、3つの電源を限定して表示している。また、VDD_INは、実際に前記マイクロコンピュータ1の内部回路に供給される内部電源であり、RSTは、前記マイクロコンピュータ1のリセット信号である。
図5の(a)に示すように、従来は、前述の入力不定伝播等の問題を回避するため、システム系の電源電圧であるVCCを起動してから、ポート系の電源電圧であるPVCC1を起動し、その後にロジック回路用の電源であるVDDを起動するように、電源の立ち上がりシーケンスを規定しなければならなかった。しかし、実施の形態1によれば、図5の(b)に示すように、夫々の電源電圧の立ち上がりシーケンスを規定しなくとも、入力不定伝播等を防止することができ、前記マイクロコンピュータ1を安全に動作させることが可能となる。
また、電源シーケンスのフリー化のために必要な前記電源検出器の個数に着目した場合、実施の形態1によれば、前記第1の検出回路101における6つの前記電源検出器101_A〜101_Fと、前記第2の検出回路102における6つの前記電源検出器102_A〜102_Fの合計12個の前記電源検出器によって実現できる。すなわち、マイクロコンピュータ等の電子回路に入力される電源の数をN個(Nは2以上の整数)としたとき、2(N−1)個の前記電源検出器によって、当該電子回路の電源シーケンスフリー化を実現することができる。これにより、前記電子回路の電源シーケンスフリー化にあたり、N(N−1)個の前記電源検出器が必要とされた従来方法と比べて、大幅に前記電源検出器の数を減らすことが可能となる。
なお、実施の形態1に係る前記電源検出部10は、2つ以上の電源であれば適用することが可能であるが、3つ以上の電源が入力される電子回路に適用することで、前記電源検出器の個数の増加を抑制する効果が得られる。
また、前記レベルシフト回路103_A〜103_Fの回路構成の一例として、図4に示す回路構成の代わりに、図6に示す回路構成を採用してもよい。
図6は、前記レベルシフト回路103_Aの回路構成の別の一例である。
図6に示す回路構成によれば、図4に示される回路構成と同様の作用を奏し、且つ入力信号PONVCCの不定伝播に基づくレベルシフト回路自身の貫通電流をトランジスタ601によって防止することが可能となる。
≪実施の形態2≫
図7に、一つの半導体基板に形成した前記マイクロコンピュータ1の一例を示す。
図7に、一つの半導体基板に形成した前記マイクロコンピュータ1の一例を示す。
なお、図7は、説明のため、主な電源に係る回路と配線のみ表示している。
図7におけるマイクロコンピュータ1Aは、大きく3つの領域の領域に分けられる。
前記3つの領域は、前記内部回路20が形成されるコア領域701、入出力端子であるパッド(PAD)や保護素子等の外部インターフェイス用の回路等が形成されるI/O領域70〜73、及びその他の領域から成る。
前記I/O領域70〜73は、各電源間の電源ショートを防止し、ESD(Electrostatic Discharge)保護のために電源間に接続される双方向ダイオード等が形成されるブリッジセル領域703_A〜703_Cと、前記パッドが形成されるパッド形成領域702_A〜702_Kとを夫々有する。
前記その他の領域は、チップのコーナーに配置されるコーナーセル領域704_A〜704_Dから構成される領域である。
前記I/O領域70〜73及び前記コーナーセル領域704_A〜704_Dは、前記コア領域701と比較すると、未使用の領域がより多く存在する。前記未使用の領域は、前記I/O領域70〜73及び前記コーナーセル領域704_A〜704_Dに点在している。
前記マイクロコンピュータ1Aにおいて、前記電源検出部10は、前記点在する未使用の領域に、分散されて形成され、配線される。すなわち、前記第1の検出回路101、前記第2の検出回路102、及び前記信号生成回路103の構成要素である夫々の回路ブロックが、対応する電源毎に所定の領域にまとまって形成される。
例えば、PVCC1を検出する前記電源検出器101_Bと、PVCC1を動作電源とする前記電源検出器102_B及び前記レベルシフト回路103_Bが、前記ブリッジセル領域703_Aに形成される。
前記ブリッジセル領域703_Aは、例えば、対応する電源PVCC1のパッドが形成されるI/O領域702_Bの近傍に配置される。これにより、前記電源検出器102_B及び前記レベルシフト回路103_Bに供給する電源線の配線抵抗をより小さくすることができる。
他の回路ブロックも上記と同様に、対応する電源毎に前記ブリッジセル領域703_B〜703_Cに形成される。
前記第1の検出回路101における前記論理積ゲート回路105は、多入力AND回路ではなく、複数の2入力のAND回路105_A〜105_Cが直列的に接続される構成とし、上記と同様に点在させて配置する。すなわち、夫々の前記AND回路105_A〜105_Cは、前記コーナーセル領域704_A〜704_D又は前記I/O領域70〜73に、分散して配置される。たとえば、前記AND回路105_Bは、PVCC1に係る前記ブリッジセル領域703_Aに形成され、前記AND回路105_Dは、VCCLVDSに係る前記ブリッジセル領域703_Bに形成される。このとき、各2入力AND回路の出力信号と、各ブリッジセル領域における夫々の前記電源検出器101_A〜101_Fの検出信号との論理積を順次生成するように前記論理積ゲート回路105を構成することで、最終的に前記制御信号PONVCCを生成することができる。例えば、前記AND回路105_Bは、前記電源検出器101_Aと前記電源検出器101_Bの夫々の検出信号を入力し、前記AND回路105_Dは、前記AND回路105_Bの出力信号と、前記電源検出器101_Dの検出信号を入力する。このように直列的に接続された複数の前記AND回路により生成された前記制御信号PONVCCに係る配線は、各ブリッジセル領域703_A〜703_Cに引き回され、各レベルシフト回路103_B〜103_Dに入力される。
このように前記論理積ゲート回路105を分散して形成することで、多入力のAND回路で構成した場合に比べて、前記論理積ゲート回路105に入力する各電源検出器101_A〜101_Fからの検出信号の配線を、冗長に引き回すことなく形成することができる。
なお、周回する電源に係る前記電源検出器等は、コーナーセル領域704_A〜704_Dに配置してもよい。たとえば、図示されない電源VDDの電源配線が、電源VCCと同様に、前記コア領域701を周回するように配線される場合には、図7に示されるように、前記電源検出器101_Aはコーナーセル領域704_Aに配置されてもよい。
以上のように、前記I/O領域70〜73及び前記コーナーセル領域704_A〜704_Dに点在する未使用の領域を利用して、前記電源検出部10の構成要素を分散させて形成するから、電源シーケンスフリー化に伴う、前記マイクロコンピュータ1Aの実質的なチップ面積の増加を抑えることが可能となる。
図8は、前記マイクロコンピュータ1の電源シーケンスフリー化において必要となる前記電源検出器を半導体基板に形成した場合における面積を表したグラフの一例である。
図8において、横軸は前記電子回路に入力される電源の数であり、縦軸は前記電源検出器の総面積である。ここでは、一例として、前記電源検出器1個当たりの面積を400μm2としている。
図8において、参照符号801で示されるグラフは、電源シーケンスフリー化において、N(N−1)個の前記電源検出器が必要とされた従来の方法における前記電源検出器の総面積を表したものである。また、参照符号802で示されるグラフは、電源シーケンスフリー化において、前記電源検出部10を適用した場合の前記電源検出器の総面積を表したものである。
図8に示されるように、実施の形態2によれば、電源の数が多くなる程、従来の方法に比べて大幅に面積の増加を抑えた電源シーケンスのフリー化が実現可能となる。例えば、電源の数が10個の場合には、従来の方法に比べて約80パーセントの面積を削減できる。
また、前述のように、前記ブリッジセル領域703_B〜703_Dを配置し、夫々の前記ブリッジセル領域703_B〜703_Dに必要な電源配線を接続して、前記電源検出部10の各回路ブロックを夫々形成するから、前記マイクロコンピュータ1Aの仕様により電源の数の変更があった場合でも、容易に設計変更が可能となる。例えば、電源VCCAを使用せず、VSSにショートさせて使用させる場合には、VCCAの立ち上がりを検出する電源検出器101_Cが、電源が立ち上がっていないことを検出し続けるため、当該ブリッジセル領域703_Cをそのまま配置しておくことはできない。このような場合には、前記ブリッジセル領域703_Cを、前記電源検出部10のブロック回路が形成されていない標準のブリッジセル領域に置き換えることで、容易に設計変更に対応することができる。
≪実施の形態3≫
図9に、スタンバイ時のリーク電流を防止するための電源スイッチを内蔵した内部回路20_Hを有する、マイクロコンピュータ1Bを示す。
図9に、スタンバイ時のリーク電流を防止するための電源スイッチを内蔵した内部回路20_Hを有する、マイクロコンピュータ1Bを示す。
図9に示されるマイクロコンピュータ1Bは、前記マイクロコンピュータ1の構成要素に加えて、内部回路20_H、電源スイッチ制御回路902、及びI/O回路904を更に備える。なお、図9は、説明のため、主な回路のみ表示している。
前記内部回路20_Hは、内部ブロック回路903、電源スイッチ901、及びゲート回路905を有する。
前記内部ブロック回路903は、電源電圧VDDを動作電圧として所定の動作を行う回路である。前記内部ブロック回路903は、例えば、ロジック回路やRAM(Random Access Memory)等である。
前記電源スイッチ901は、前記内部ブロック回路903と電源電圧VDDの電源線との間に設置され、前記内部ブロック回路903への電源VDDの供給を制御するスイッチである。前記電源スイッチ901は、前記電源スイッチ制御回路902によって制御される。前記電源スイッチ901は、例えば、MOS(Metal Oxide Semiconductor)型トランジスタである。ここでは、P型MOSトランジスタとする。
前記ゲート回路905は、前述の前記ゲート回路203Aと同様に、前記制御信号PONVDDに基づいて、前記電源スイッチ制御回路902からの制御信号を後段の前記電源スイッチ901に与えるか否かを制御する。前記ゲート回路905は、例えば、入力の論理積を出力するNAND回路である。
前記I/O回路904は、前記マイクロコンピュータ1Bの外部から入力される信号又は、前記マイクロコンピュータ1Bの内部の別の回路から入力される信号に基づいて、前記電源スイッチ制御回路902の制御信号を生成する。前記I/O回路904に入力される信号は、例えば、前記内部ブロック回路903の動作モードを決定するモード信号等である。
前記電源スイッチ制御回路902は、前記I/O回路904からの制御信号に基づいて、前記電源スイッチ901のオン・オフを制御する。例えば、前記内部ブロック回路903の動作の停止を要求する制御信号を前記I/O回路904から受け取ると、前記電源スイッチ制御回路902は、前記電源スイッチ901をオフさせて、前記内部ブロック回路903への電源供給を停止させる。これにより、前記内部ブロック回路903のスタンバイ時におけるサブスレッショルドリーク電流を低減することが可能となる。
上記のように前記電源スイッチ901は、制御信号として前記電源スイッチ制御回路902からの制御信号を直接入力することなく、前記ゲート回路905を介した信号を入力するから、電源VDDを除いた他の全ての電源電圧が立ち上がっていないおそれが解消されるまで、前記電源スイッチ901をオフ状態とすることが可能となり、前記制御信号PONVDDによって前記電源スイッチ901の制御を可能とする。加えて、前記電源スイッチ制御回路902からの入力信号の不定伝播による貫通電流の発生を防止することができる。
また、前記マイクロコンピュータ1Bを前記マイクロコンピュータ1Aと同様に一つの半導体集積回路に形成することもできる。例えば、前記内部回路20_Hと前記電源スイッチ制御回路902を前記コア領域701に形成し、前記I/O回路904を前記I/O領域70〜73の何れかに形成する。そして、前記電源検出部10を前記マイクロコンピュータ1Aと同様に形成することで、前記マイクロコンピュータ1Aと同様の作用を奏する。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記マイクロコンピュータ1において、内部のクロック信号を生成するPLL(Phase Locked Loop)回路の動作電圧VCCPLLの立ち上がり検出を更に行うことで、VCCPLLが立ち上がるまで、すなわち、クロック信号が生成されるまで、前記マイクロコンピュータ1の動作を停止させる制御を行うことが可能である。例えば、前記第1の検出回路にVCCを動作電源とし、VCCPLLの立ち上がりを検出する電源検出器101_Gを更に設け、当該電源検出器101_Gの検出信号を前記論理積ゲート回路105に更に入力する。また、前記第2の検出回路にVCCPLLを動作電源とし、VCCの立ち上がりを検出する電源検出器102_Gを設け、前記信号生成回路103にVCCPLLを動作電圧とするレベルシフト回路103_Gを設ける。これにより、前述と同様の作用を奏し、且つクロック信号が生成されるまで、前記マイクロコンピュータ1の動作を停止させる制御を行うことが可能となる。
また、実施の形態3において、前記ゲート回路905を、前記電源スイッチ901の前段に設けたが、前記ゲート回路905と同様の構成のゲート回路を、前記電源スイッチ制御回路902の前段に設けることも可能である。これによれば、VCCを除いた他の全ての電源電圧が立ち上がっていないおそれが解消されるまでは、前記電源スイッチ制御部902への入力不定伝播を防止することが可能となる。
1、1A、1B マイクロコンピュータ
10 電源検出部
101 第1の検出回路
101_A〜101_F、102_A〜102_F 電源検出器
103 信号生成回路
103_A〜103_F レベルシフト回路
104_1〜104_7 制御信号
105、105_B〜105_D 論理積ゲート回路
102 第2の検出回路
106_A〜106_F 検出信号
20、20_A〜20_G 内部回路
201A、201B 内部ブロック回路
202A、202B ゲート回路
203A、203B レベルシフト回路
401 レベルシフト部
402 出力ゲート回路
70〜73 I/O領域
702_A〜702_K パッド形成領域
703_A〜703_C ブリッジセル領域
704_A〜704_D コーナーセル領域
801 従来の方法における電源検出器の総面積
802 電源検出部10を適用した方法における電源検出器の総面積
901 電源スイッチ
902 電源スイッチ制御回路
903 内部ブロック回路
904 I/O回路
905 ゲート回路
20_H 内部回路
10 電源検出部
101 第1の検出回路
101_A〜101_F、102_A〜102_F 電源検出器
103 信号生成回路
103_A〜103_F レベルシフト回路
104_1〜104_7 制御信号
105、105_B〜105_D 論理積ゲート回路
102 第2の検出回路
106_A〜106_F 検出信号
20、20_A〜20_G 内部回路
201A、201B 内部ブロック回路
202A、202B ゲート回路
203A、203B レベルシフト回路
401 レベルシフト部
402 出力ゲート回路
70〜73 I/O領域
702_A〜702_K パッド形成領域
703_A〜703_C ブリッジセル領域
704_A〜704_D コーナーセル領域
801 従来の方法における電源検出器の総面積
802 電源検出部10を適用した方法における電源検出器の総面積
901 電源スイッチ
902 電源スイッチ制御回路
903 内部ブロック回路
904 I/O回路
905 ゲート回路
20_H 内部回路
Claims (11)
- 回路のグランド電圧に対して3種類以上の電源電圧が供給されて動作される電子回路であって、
全ての前記電源電圧の立ち上がりを検出して、電源電圧毎に他の電源電圧の立ち上がりを保証するための複数の制御信号を生成する電源検出回路と、
前記電源電圧毎に当該電源電圧を動作電源とする複数の内部回路と、を有し、
夫々の前記内部回路は、前記制御信号によって自らの電源電圧以外の電源電圧の立ち上がりが保証されたとき他の電源電圧を動作電源とする別の回路から供給される信号の入力を有効にするゲート回路を備え、
前記電源検出回路は、所定の電源電圧を動作電源として動作し、他の電源電圧が一つでも立ち上がっていない状態であるか否かを示す第1の検出信号を生成する第1の検出回路と、
前記他の電源電圧の一つの電源電圧を動作電源として動作し、前記所定の電源電圧が立ち上がったか否かを示す第2の検出信号を生成する、前記他の電源電圧毎に設けられた第2の検出回路と、
前記第1の検出信号及び第2の検出信号に基づいて、前記他の電源電圧毎にその他の電源電圧の立ち上がりを保証するための前記制御信号を生成する、前記他の電源電圧毎に設けられた信号生成回路と、を有する、電子回路。 - 前記信号生成回路は、前記他の電源電圧の一つの電源電圧を動作電圧として動作し、前記第1の検出信号を、前記他の電源電圧の一つの電源電圧の電圧レベルに変換して出力する第1のレベルシフト回路と、
前記第2の検出信号に基づいて、前記制御信号を出力する出力ゲート回路を備え、
前記出力ゲート回路は、前記第2の検出信号により前記所定の電源電圧の立ち上がりが保証されたときは、前記第1のレベルシフト回路の出力信号を前記制御信号として出力し、前記第2の検出信号により前記所定の電源電圧の立ち上がりが保証されないときは、前記ゲート回路の出力を一定電圧に固定させる信号を前記制御信号として出力する、請求項1記載の電子回路。 - 前記第1の電源検出回路は、前記所定の電源電圧を動作電源として動作し、前記他の電源電圧の一つの電源電圧が立ち上がったか否かを示す第3の検出信号を、前記他の電源電圧毎に生成する第3の検出回路と、
前記第3の検出信号の全てに対する論理積を前記第1の検出信号として出力する検出信号生成部と、を有する、請求項2記載の電子回路。 - 前記検出信号生成部は、複数の論理積ゲート回路が直列的に接続されることにより構成される、請求項3記載の電子回路。
- 前記内部回路は、前記ゲート回路の前段に第2のレベルシフト回路を更に有し、
前記第2のレベルシフト回路は、当該内部回路以外から入力する信号の電圧レベルを当該内部回路の電圧レベルに変換する、請求項1記載の電子回路。 - 前記内部回路は、当該内部回路に電源を供給するための制御を行うスイッチ素子を更に有し、
前記スイッチ素子は、前記ゲート回路の出力によって制御される、請求項1記載の電子回路。 - 前記内部回路が形成される第1の領域と、
外部インターフェイス用の回路が形成される第2の領域と、
前記第1の領域及び前記第2の領域に使用されない第3の領域と、を一つの半導体基板に有し、
前記電源検出回路は、前記第2の領域及び前記第3の領域の何れか一方又は双方に形成される、請求項1記載の電子回路。 - 前記第1の電源検出回路は、前記所定の電源電圧を動作電源として動作し、他の一つの電源電圧が立ち上がったか否かを示す第3の検出信号を、前記他の電源電圧毎に生成する第3の検出回路と、
複数の論理積ゲート回路が直列的に接続されることにより構成され、前記第3の検出信号の全てに対する論理積を前記第1の検出信号として出力する検出信号生成部と、を有する、請求項7記載の電子回路。 - 前記論理積ゲート回路は、前記第2の領域及び前記第3の領域の何れか一方又は双方に、離散的に形成される、請求項8記載の電子回路。
- 前記第2の領域は、複数の静電破壊防止用素子の形成領域を更に有し、
前記静電破壊防止用素子の形成領域は、前記電源検出回路の形成に利用される、請求項9記載の電子回路。 - 前記静電破壊防止用素子の形成領域は、前記他の電源電圧の何れかを動作電源とする前記第2の検出回路及び前記信号生成回路と、当該他の電源電圧に係る前記第3の検出信号を生成する前記第3の検出回路と、前記論理積ゲート回路とを含む、請求項10記載の電子回路。
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