JP2015037265A - 半導体装置、および、電源制御方法 - Google Patents

半導体装置、および、電源制御方法 Download PDF

Info

Publication number
JP2015037265A
JP2015037265A JP2013168675A JP2013168675A JP2015037265A JP 2015037265 A JP2015037265 A JP 2015037265A JP 2013168675 A JP2013168675 A JP 2013168675A JP 2013168675 A JP2013168675 A JP 2013168675A JP 2015037265 A JP2015037265 A JP 2015037265A
Authority
JP
Japan
Prior art keywords
mos transistor
channel mos
power supply
voltage
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013168675A
Other languages
English (en)
Other versions
JP6166123B2 (ja
Inventor
雄斗 日高
Yuto Hidaka
雄斗 日高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2013168675A priority Critical patent/JP6166123B2/ja
Priority to US14/455,393 priority patent/US9473016B2/en
Priority to CN201410396209.4A priority patent/CN104378092B/zh
Publication of JP2015037265A publication Critical patent/JP2015037265A/ja
Application granted granted Critical
Publication of JP6166123B2 publication Critical patent/JP6166123B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00Details of apparatus for conversion
    • H02M1/36Means for starting or stopping converters
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • H03K19/0185Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507Interface arrangements
    • H03K19/018521Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Sources (AREA)
  • Electronic Switches (AREA)

Abstract

【課題】電源部からの出力電圧を電源とする制御部から停止信号を出力して電源部の動作を停止させる構成の半導体装置において、電源部の正常な起動を確実に行う。
【解決手段】電源電圧VDDを降圧して降圧電圧VDDLを生成する電源回路1と、電源回路1で生成された降圧電圧で駆動すると共に電源回路に降圧電圧の生成を停止させる停止信号を生成して出力するLSI制御回路2と、降圧電圧が予め定められた値以上になるまで、停止信号の電源回路1への入力を停止する起動制御回路4及び論理積回路and1と、を備えた半導体装置。
【選択図】図1

Description

本発明は、半導体装置、および、電源制御方法に係り、特に、LSI(Large Scale Integration)に設けられた電源回路の起動制御等を確実に行うのに好適な半導体装置、および、電源制御方法に関するものである。
LSI等の半導体装置においては、外部から入力される電源の電圧VDDより低い電圧VDDLの電源を生成する電源回路、電源回路で生成されるVDDL電源を用いて半導体装置内部の各回路動作を制御する制御回路(以下、LSI制御回路ともいう)等が設けられており、LSI制御回路により、VDD電圧より低い電圧VDDLを用いて各回路動作を制御することで低電力化が図られている。
このような構成からなる半導体装置においては、さらに消費電力を低減させることを目的として、所定の条件で回路を一時的に停止させるパワーダウンモードを備えることが一般的であり、例えば、半導体装置に搭載される電子回路の電源である二次電池の電池電圧が低下した場合、電源回路をパワーダウンモードに移行させて電源電圧の出力を遮断し、二次電池の電圧が回復するまで電子回路の消費電流を最小限に抑える制御を行う。そして、二次電池が充電されるなどして電池電圧が回復した場合は、電源回路をパワーダウンモードから復帰させて電源電圧VDDLの供給を許可し、電子回路を通常動作状態とする制御が行われる。
しかし、例えば、特許文献1に記載のように、パワーダウンモードへの移行とパワーダウンモードからの復帰によって、内部電源電圧の出力停止又は出力開始を行うと、その切り替え時に電子回路が通常動作とは異なる不安定動作を行い、様々な不具合が発生する場合がある。
特許文献1においては、パワーダウンモードを制御する起動信号に所定の遅延時間を与えた短絡制御信号によって内部電源電圧を遮断することにより、パワーダウンモードへの移行時に生じるレベルシフタからの不正信号の出力を解消する技術が記載されている。
特開2011−211512号公報
本願発明で解決しようとする問題は、上記特許文献1を含めた従来の技術では、電源回路からの出力電圧(VDDL)を電源とするLSI制御回路からパワーダウン信号を出力して電源回路のパワーダウン端子に入力する構成において、電源回路が正常に起動しない不具合を回避することはできない点である。
すなわち、従来のパワーダウンモードを備えた半導体装置においては、電源回路で生成された電圧VDDLを使用するLSI制御回路の電源電圧の依存等の特性をテストする際、電圧VDDLを外部から印加したり、電源回路の影響を排除したりすることができるように、電源回路自体にパワーダウン機能を持たせたものがある。
このような電源回路においては、外部から入力されたパワーダウン信号を入力する端子(以下、パワーダウン端子ともいう)が設けられており、LSI制御回路からパワーダウン信号を出力して、電源回路のパワーダウン端子に入力する構成となっている。
しかしながら、このように、電源回路にパワーダウン機能を設け、パワーダウン信号を電源回路からの出力電圧(VDDL)を電源とするLSI制御回路から出力して電源回路のパワーダウン端子に入力する構成では、電源回路が正常に起動しない危険性をはらんでいる。
例えば、電源投入時には電源回路からの電圧VDDLは発生しておらず(VDDL=0V)、その際、LSI制御回路からのパワーダウン信号は、通常、電源回路をパワーダウンさせないL(ロー)レベルとなっている。
しかしながら、LSI制御回路には最低動作電圧があり、VDDLがその最低動作電圧まで上昇する間は、LSI制御回路が正常動作せず、LSI制御回路からのパワーダウン信号が不定となり、そのため、LSI制御回路からのパワーダウン信号がH(ハイ)となり、電源回路がパワーダウンする可能性もある。
また、このような電源回路においては、LSI制御回路からパワーダウン信号を、LSI制御回路と同様に電源回路からの出力電圧(VDDL)を電源とするレベルシフト回路を介して電源回路のパワーダウン端子に入力する構成とすることで、電源回路を確実にパワーダウンさせるものもある。
しかしながら、レベルシフト回路にも最低動作電圧があり、電圧VDDLがその最低動作電圧まで上昇する間は、レベルシフト回路が正常動作せず、このような構成では、VDDL=0(V)時であってもレベルシフト回路が正常動作するとは限らず、たとえ電源投入時にLSI制御回路からのパワーダウン信号がL(ロー)レベルとなっている場合でも、レベルシフト回路からのパワーダウン信号は、必ずしもL(ロー)レベルとはならず、H(ハイ)レベルとなる場合があり、この場合、電源回路がパワーダウンしてしまう。
また、電源投入時にはレベルシフト回路からのパワーダウン信号はL(ロー)レベルであっても、その後のVDDL電圧の上昇に伴い、レベルシフト回路からのパワーダウン信号がH(ハイ)となり、電源回路がパワーダウンする可能性もある。
本発明は、上記問題点を解決するためになされたものであり、電源回路からの出力電圧を電源とするLSI制御回路からパワーダウン信号を出力して電源回路のパワーダウン端子に入力する構成において、電源回路を確実に起動することが可能な技術を提供することである。
上記目的を達成するため、本発明の半導体装置は、電源電圧を降圧して降圧電圧を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止する電源部と、前記電源部で生成された降圧電圧で駆動されると共に前記電源部に前記降圧電圧の生成を停止させる停止信号を出力する制御部と、前記降圧電圧が予め定められた値以上になるまで、前記停止信号が前記電源部へ入力されるのを禁止する電源制御部と、を備えている。
一方、上記目的を達成するため、本発明の電源制御方法は、電源部により、電源電圧を降圧して降圧電圧を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止する手順と、前記電源部で生成された降圧電圧で駆動する制御部により、前記電源部に前記降圧電圧の生成を停止させる停止信号を出力する手順と、電源制御部により、前記降圧電圧が予め定められた値以上になるまで、前記停止信号が前記電源部へ入力されるのを禁止する手順と、を含んでいる。
本発明では、電源部は、電源電圧を降圧して降圧電圧を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止し、前記電源部で生成された降圧電圧で駆動する制御部は、前記電源部に前記降圧電圧の生成を停止させる停止信号を出力し、電源制御部は、前記降圧電圧が予め定められた値以上になるまで、前記停止信号が前記電源部へ入力されるのを禁止するので、電源部から出力される降圧電圧により制御部が正常に動作するまでの不安定な期間において当該制御部から出力される停止信号による電源部の正常でない動作停止を回避することができる。
本発明によれば、電源部による降圧電圧VDDLの生成開始から制御部の正常動作開始までの不安定な期間における当該制御部からの停止信号による電源部の動作停止を回避することができるので、電源部からの出力電圧を電源とする制御部から停止信号を出力して電源部の動作を停止させる構成の半導体装置において、電源部の正常な起動を確実に行うことが可能である。
本発明に係る半導体装置の構成例(第1の実施形態)を示す回路図である。 図1における起動制御回路の第1の構成例を示す回路図である。 図2におけるNMOSの動作特性例を示す説明図である。 図1における起動制御回路の第2の構成例を示す回路図である。 本発明に係る半導体装置の構成例(第2の実施形態)を示す回路図である。 図5における起動制御回路の動作例を示すタイミングチャートである。 本発明に係る半導体装置を用いたソーラーパネルの明暗判定装置の構成例を示すブロック図である。 本発明に係る半導体装置を用いたバッテリー残量判定装置の構成例を示すブロック図である。 図4における起動制御回路を構成するPMOS5の第1の代用例を示す回路図である。 図4における起動制御回路を構成するPMOS5の第2の代用例を示す回路図である。 本発明に係る半導体装置との比較に用いる半導体装置の構成例を示す回路図である。
以下、図を用いて本発明に係る実施の形態について説明する。まず、図11を用いて、本発明に係る半導体装置との比較に用いる半導体装置について説明する。
図11における半導体装置11は、図中「LSI内部」と記載されているように、電圧VDDを電源としてより低い電圧VDDL(VDDL<VDD)を生成する電源回路111、電源回路111で生成される電圧VDDLを電源とする半導体集積回路としてのLSI制御回路112、LSI制御回路112から電源回路111をパワーダウンするための電圧VDDLレベルの信号node1を電圧VDDレベルの信号node2に変換するためのレベルシフト回路113、および、外部端子からの信号testとレベルシフト回路113からの信号node2とを入力として、信号node3を出力とする論理積回路and3から構成されている。なお、信号node3は、電源回路111のパワーダウン端子pdに入力される。
LSI制御回路112は、LSI内部(半導体装置11)の各回路動作を制御する回路であり、電源回路111が生成した電圧VDDLを電源として使用することで、半導体装置11の低電力化を図っている。
また、LSI制御回路112の電源電圧依存等の特性をテストする際、VDDLを外部印加したり電源回路111の影響を排除したりできるように、電源回路111にパワーダウン機能を設け、電源回路111に、LSI制御回路112で生成されたパワーダウン信号を入力するパワーダウン端子pdを設けている。
上述の発明が解決しようとする課題の欄で説明したように、半導体装置11のように、電源回路111にパワーダウン機能を設け、パワーダウン機能を実行させるためのパワーダウン信号を、電源回路111からの出力電圧を電源とするLSI制御回路112で予め定められた条件に基づいて制御する構成では、電源回路111が正常に起動しない危険性をはらんでいる。
この危険性を回避するため、本図11に示す半導体装置11では、外部端子からの信号testを使用し、電圧VDDLが未発生時に信号node2が不定となった場合でも、外部端子からの信号testがL(ロー)となっていれば、信号node2と信号testとを入力とした論理積回路and3からの出力である信号node3はL(ロー)となり、電源回路111が確実に起動する構成となっている。
しかしながら、図11に示す回路構成の場合、信号testを入力するための外部端子が必要となるため、LSIのチップサイズや、外部端子の配置に影響を与えることになる。特に、近年の半導体装置の価格競争激化により、LSIの低価格化は重要な課題となってきており、チップサイズについては可能な限り小さくすることが要求されている。
このような要求に対応するために、信号test入力用の外部端子を削減した構成で、電源回路111の起動制御を正常に行う構成の半導体装置を図1に示す。
図1では、本発明に係る半導体装置の第1の実施の形態例を示しており、図1における半導体装置10は、図中「LSI内部」と記載され、外部端子(「VDD(端子)」)からの電圧VDDを電源として電圧VDDより低い電圧VDDL(本発明に係る降圧電圧に相当する)を生成する本発明に係る電源部としての電源回路1、電源回路1で生成された電圧VDDLを電源とする本発明に係る制御部としての半導体集積回路からなるLSI制御回路2、LSI制御回路2において電源回路1をパワーダウンするために生成された電圧VDDLレベルの信号node4を電圧VDDレベルの信号node5に変換するための本発明に係る昇圧部としてのレベルシフト回路3、外部端子からの電圧VDDと電源回路1で生成されたVDDL電圧とを入力して、電源回路1のパワーダウン端子pdに入力される信号node6を生成する起動制御回路4、および、起動制御回路4からの信号node6とレベルシフト回路3からの電圧VDDレベルの信号node5とを入力として、信号node7を電源回路1のパワーダウン端子pdへの出力とする論理積回路and1から構成されている。なお、起動制御回路4及び論理積回路and1により本発明に係る電源制御部が構成される。また、LSI制御回路2は図中「MCU」と記載のようにマイクロコントロールユニット(Micro Control Unit)である。
起動制御回路4は、電源回路1から出力される電圧VDDLをモニターし、電圧VDDLが予め定められた閾値電圧を超えるまでL(ロー)レベルの信号node6を出力し続けることで、電源回路1を確実に起動させるための回路であり、図2にその詳細な構成を示す。
図2において起動制御回路4aとして示すように、起動制御回路は、NチャネルMOSトランジスタnmos1のソース電極と接地(以下GNDともいう)間に抵抗r1が接続され、NチャネルMOSトランジスタnmos1のゲート電極とバルク電極がGNDに接続され、NチャネルMOSトランジスタnmos1のドレイン電極とPチャネルMOSトランジスタpmos1のドレイン電極及びゲート電極がPチャネルMOSトランジスタpmos2のゲート電極に接続され、PチャネルMOSトランジスタpmos1のソース電極及びPチャネルMOSトランジスタpmos2のソース電極とバルク電極がVDD電源に接続され、PチャネルMOSトランジスタpmos2のドレイン電極及びVDD電源のインバータinv1の入力がNチャネルMOSトランジスタnmos2のドレイン電極に接続され、NチャネルMOSトランジスタnmos2のソース電極とバルク電極がGNDに接続され、NチャネルMOSトランジスタnmos2のゲート電極がVDDL電源に接続された回路である。
なお、NチャネルMOSトランジスタnmos1が本発明に係る第1のNチャネルMOSトランジスタに相当し、PチャネルMOSトランジスタpmos1が本発明に係る第1のPチャネルMOSトランジスタに相当し、PチャネルMOSトランジスタpmos2が本発明に係る第2のPチャネルMOSトランジスタpmos2に相当し、NチャネルMOSトランジスタnmos2が本発明に係る第2のNチャネルMOSトランジスタに相当する。また、インバータinv1は本発明に係る論理反転回路に相当する。
NチャネルMOSトランジスタnmos1、PチャネルMOSトランジスタpmos1、および、抵抗r1は、PチャネルMOSトランジスタpmos2を定電流源として動作させるためのバイアス部4a1を構成している。
NチャネルMOSトランジスタnmos1は、ディプレッション型NチャネルMOSトランジスタを使用しており、ゲート電極をGNDに接続した場合、ソース電極node8の電圧(node8電圧)を横軸、ドレイン−ソース間電流(nmos1&r1電流)を縦軸にとると、図3における実線の特性を示す。
また、抵抗r1は、ソース電極node8の電圧(node8電圧)を横軸、抵抗r1に流れる電流(nmos1&r1電流)を縦軸にとると、図3における点線の特性を示す。
図3において、実線と点線の交点は1点のみしかないので、図2におけるソース電極node8の電圧は交点電圧で安定する。
ソース電極node8の電圧が交点電圧で安定すると、交点電流を流す定電流源となるので、ダイオード接続したPチャネルMOSトランジスタpmos1のゲート電極node9を、他の回路のPチャネルMOSのゲート電極に接続することで、定電流をミラーすることができる。
すなわち、PチャネルMOSトランジスタpmos2は、ゲート電極に、PチャネルMOSトランジスタpmos1のゲート電極node9を接続し、PチャネルMOSトランジスタpmos1の電流をミラーした定電流源として動作する。
以下、このような構成の起動制御回路4aを用いた図1の電源回路1の起動時の動作説明を行う。まず、VDD電圧は最初から供給されているものとし、電圧VDDL=0Vの状態から考える。図2において、電圧VDDが供給されているので、PチャネルMOSトランジスタpmos2は電流源として動作している。
また、電圧VDDL=0Vであり、NチャネルMOSトランジスタnmos2はオフ(OFF)状態である。従って、この場合のNチャネルMOSトランジスタnmos2のドレイン電極とPチャネルMOSトランジスタpmos2のドレイン電極との接続点における信号node10はハイ(H)レベルとなり、信号node10(H)を入力したインバータinv1からの信号、すなわち端子stupdからの出力信号がロー(L)レベルとなる。
これにより、図1における起動制御回路4から出力される信号node6がロー(L)となり、LSI制御回路2及びレベルシフト回路3から出力される信号node4,5に関わらず、論理積回路and1から出力される信号node7はロー(L)となる。その結果、電源回路1はパワーダウンすることなく確実に起動し続け、電源回路1から出力される電圧VDDLが上昇し始める。
このようにして電圧VDDLが上昇すると、図2におけるNチャネルMOSトランジスタnmos2が徐々にオン(ON)し始め、VDDL電圧がNチャネルMOSトランジスタnmos2の閾値電圧Vt以上になると、NチャネルMOSトランジスタnmos2のドレイン電極とPチャネルMOSトランジスタpmos2のドレイン電極との接続点における電圧が低下し始め、信号node10がインバータinv1の閾値を超えるロー(L)レベルまで低下すると、インバータinv1からの信号、すなわち端子stupdからの出力信号がハイ(H)レベルとなり、図1における起動制御回路4から出力される信号node6がハイ(H)となる。
すなわち、電圧VDDLがNチャネルMOSトランジスタnmos2の閾値電圧Vt以上になったときに、インバータinv1からの出力信号(端子stupdからの信号)がハイ(H)レベルとなる。このとき、図1のレベルシフト回路3およびLSI制御回路2が正常に動作する電圧VDDLであれば、レベルシフト回路3からの出力信号node5をロー(L)に確定させることが出来るので、インバータinv1からの出力信号にかかわらず論理積回路and1の出力信号node7はロー(L)となり、電源回路1がパワーダウンすることはない。
このように、図1〜図3で示した第1の実施の形態例の半導体装置10においては、電源回路1で生成される電圧VDDLが、NチャネルMOSトランジスタnmos2の閾値電圧Vt以上になるまで電源回路1を動作させ続けることができ、図11で示した外部端子(信号testの入力用)を使用することなく、電源回路1を確実に正常起動させることが可能となる。そして、外部端子が不要な構成となっており、半導体装置10のチップサイズを小さくすることができる。
次に、図4を用いて、図1における起動制御回路4の他の構成例を説明する。図4に示す起動制御回路4bにおいては、NチャネルMOSトランジスタnmos3のソース電極とGND間に抵抗r2が接続されている。
また、NチャネルMOSトランジスタnmos4、NチャネルMOSトランジスタnmos5、および、NチャネルMOSトランジスタnmos6の各々のソース電極とバルク電極がGNDに接続されている。
また、PチャネルMOSトランジスタpmos3、PチャネルMOSトランジスタpmos4、および、PチャネルMOSトランジスタpmos6の各々のソース電極とバルク電極が電圧VDDに接続されている。
また、PチャネルMOSトランジスタpmos5のソース電極とバルク電極が電圧VDDLに接続され、NチャネルMOSトランジスタnmos3のゲート電極とバルク電極がGNDに接続されている。
また、NチャネルMOSトランジスタnmos3のドレイン電極と、PチャネルMOSトランジスタpmos3のドレイン電極とゲート電極、および、PチャネルMOSトランジスタpmos4,pmos6のゲート電極が接続されている。
また、PチャネルMOSトランジスタpmos4のドレイン電極と、NチャネルMOSトランジスタnmos4のドレイン電極とゲート電極、および、NチャネルMOSトランジスタnmos5のゲート電極が接続されている。
また、NチャネルMOSトランジスタnmos5のドレイン電極と、PチャネルMOSトランジスタpmos5のドレイン電極とゲート電極、および、NチャネルMOSトランジスタnmos6のゲート電極が接続されている。
そして、PチャネルMOSトランジスタpmos6のドレイン電極と、電圧VDDを電源とするインバータinv2の入力、及びNチャネルMOSトランジスタnmos6のドレイン電極が接続されている。
なお、NチャネルMOSトランジスタnmos3が本発明に係る第3のNチャネルMOSトランジスタに相当し、PチャネルMOSトランジスタpmos3が本発明に係る第3のPチャネルMOSトランジスタに相当し、PチャネルMOSトランジスタpmos4が本発明に係る第4のPチャネルMOSトランジスタに相当し、NチャネルMOSトランジスタnmos4が本発明に係る第4のNチャネルMOSトランジスタに相当し、NチャネルMOSトランジスタnmos5が本発明に係る第5のNチャネルMOSトランジスタに相当し、PチャネルMOSトランジスタpmos5が本発明に係る第5のPチャネルMOSトランジスタに相当し、PチャネルMOSトランジスタpmos6が本発明に係る第6のPチャネルMOSトランジスタに相当し、NチャネルMOSトランジスタnmos6が本発明に係る第6のNチャネルMOSトランジスタに相当する。
NチャネルMOSトランジスタnmos3とPチャネルMOSトランジスタpmos3と抵抗r2は、図2で説明したNチャネルMOSトランジスタnmos1とPチャネルMOSトランジスタpmosp1と抵抗r1と同様に、PチャネルMOSトランジスタpmos6を定電流源として動作させるためのバイアス部4b1を構成している。
また、PチャネルMOSトランジスタpmos4とNチャネルMOSトランジスタnmos4は、NチャネルMOSトランジスタnmos5を定電流源として動作させるための電流ミラー回路であり、PチャネルMOSトランジスタpmos3に流れる定電流をミラーしている。
PチャネルMOSトランジスタpmos6は、ゲート電極が、NチャネルMOSトランジスタnmos3のドレイン電極と、PチャネルMOSトランジスタpmos3のドレイン電極とゲート電極、および、PチャネルMOSトランジスタpmos4のゲート電極との接続点に接続され、PチャネルMOSトランジスタpmos3の電流をミラーした定電流源として動作すると共に、当該接続点における信号node12がゲート電極に入力される。
NチャネルMOSトランジスタnmos5は、ゲート電極に、NチャネルMOSトランジスタnmos4のドレイン電極とゲート電極が接続され、NチャネルMOSトランジスタnmos4の電流をミラーした定電流源として動作すると共に、当該接続点における信号node13がゲート電極に入力される。
このような構成において、図1の電源回路1の起動時の動作説明を行う。なお、電圧VDDは最初から供給されているものとし、電圧VDDLが0Vの状態から考える。
電圧VDDが供給されているので、NチャネルMOSトランジスタnmos5およびPチャネルMOSトランジスタpmos6は定電流源として動作している。
また、電圧VDDLは0Vであり、NチャネルMOSトランジスタnmos6のゲート電極へ入力される信号node14はロー(L)レベルになっており、NチャネルMOSトランジスタnmos6はオフ(OFF)状態である。
従って、この場合のインバータinv2に入力される信号node15はハイ(H)レベルとなり、インバータinv2の出力信号(端子stupdからの信号)がロー(L)レベルとなるので、図1における起動制御回路4の出力信号node6がロー(L)レベルとなり、レベルシフト回路3からの出力信号node5の状態に関わらず、論理積回路and1からの出力信号node7がロー(L)となり、電源回路1はパワーダウンせず、電源回路1からのVDDL電圧が上昇し始める。
このようにしてVDDL電圧が上昇すると、図4における信号node14の電圧も上昇するが、PチャネルMOSトランジスタpmos5がダイオード接続で、尚且つNチャネルMOSトランジスタnmos5が定電流源として動作しているので、信号node14の電圧は、電圧VDDLからPチャネルMOSトランジスタpmos5の閾値電圧Vt分低下した電圧となる。
信号node14の電圧が上昇すると、NチャネルMOSトランジスタnmos6が徐々にオン(ON)し始め、信号node14の電圧が、NチャネルMOSトランジスタnmos6の閾値電圧Vt以上になると、信号node15の電圧が低下し始め、信号node15の電圧がインバータinv2の閾値を超えるロー(L)レベルまで低下すると、インバータinv2の出力信号(端子stupdからの出力信号)がハイ(H)レベルとなり、図1における起動制御回路4からの出力信号node6がハイ(H)となる。
すなわち、電源回路1から出力される電圧VDDLが、PチャネルMOSトランジスタpmos5の閾値電圧VtとNチャネルMOSトランジスタnmos6の閾値電圧Vtとの和以上になった場合に、インバータinv2の出力信号(端子stupdからの出力信号)がハイ(H)レベルとなり、図1における起動制御回路4からの出力信号node6がハイ(H)となる。
このように、図4に示す構成からなる起動制御回路4bによれば、図2に示す構成からなる起動制御回路4aに加えて、PチャネルMOSトランジスタpmos4、PチャネルMOSトランジスタpmos5、NチャネルMOSトランジスタnmos4、および、NチャネルMOSトランジスタnmos5を設けたことにより、電源電圧1から出力される電圧VDDLが、PチャネルMOSトランジスタpmos5の閾値電圧とNチャネルMOSトランジスタnmos6の閾値電圧との和以上になるまで電源回路1を動作させ続けることができ、閾値電圧の上昇効果が得られる。
これにより、図2に示す構成からなる起動制御回路4aよりも更に高い電圧まで電源回路1を動作させ続けることができ、図11に示すようなテスト用の信号testを入力するための外部端子を使用することなく電源回路1を確実に正常起動させることが可能となる。
次に、図5、および、図6を用いて、図1における起動制御回路4のさらに他の構成例を説明する。図5に示す起動制御回路4cにおいては、2つの起動制御回路STUP1,STUP2、及び、論理和回路or1と論理積回路and2とを備えている。
起動制御回路STUP1から出力される信号node16が論理和回路or1の一方の入力端子に入力され、起動制御回路STUP2から出力される信号node17が論理積回路and2の一方の入力端子に入力される。
また、論理和回路or1の出力は論理積回路and2の他方の入力端子に入力され、論理積回路and2の出力は論理和回路or1の他方の入力端子に入力されるよう接続されている。
本例では、起動制御回路STUP1の閾値電圧は、起動制御回路STUP2の閾値電圧より大きいものとする。
図6を用いて、このような構成からなる起動制御回路4cの、図1における電源回路1の起動時の動作説明を行う。電圧VDDは最初から供給されているものとし、電圧VDDLが0Vの状態から考える。
電圧VDDLが0Vであり、起動制御回路STUP1および起動制御回路STUP2の各々の出力信号node16,17は共にロー(L)レベルになっており、また、論理積回路and2の出力信号node18はロー(L)であり、論理和回路or1の出力信号(端子stupdからの出力信号)がロー(L)レベルとなるので、図1の電源回路1が起動し、電圧VDDLが上昇し始める。
このようにして電圧VDDLが上昇し、電圧VDDLが「起動制御回路STUP1の閾値電圧>VDDL≧起動制御回路STUP2の閾値電圧」の範囲になると、起動制御回路STUP1の出力信号node16のレベルはロー(L)のままで、起動制御回路STUP2の出力信号node17の信号レベルはロー(L)からハイ(H)になるが、論理積回路Aand2の出力信号node18のレベルはロー(L)で、論理和回路or1の出力信号(端子stupdからの出力信号)もロー(L)レベルのままである。
この状態から更に電圧VDDLが上昇し、電圧VDDLが「VDDL>起動制御回路STUP1の閾値電圧」の範囲になると、起動制御回路STUP1の出力信号node16がローからハイ(L→H)となり、起動制御回路STUP2の出力信号node17はハイ(H)のままであり、論理和回路or1の出力信号(端子stupdからの出力信号)および論理積回路and2の出力信号Nnode18がローからハイ(L→H)となる。これにより、図1における起動制御回路4からの出力信号node6がハイ(H)となる。
次に、電圧VDDLが「VDDL>起動制御回路STUP1の閾値電圧」の状態から、下降した場合を説明する。
電圧VDDLが「VDDL>起動制御回路STUP1の閾値電圧」の状態では、起動制御回路STUP1から出力される信号node16及び起動制御回路STUP2から出力される信号node17がハイ(H)となっており、論理和回路or1の出力信号(端子stupdからの出力信号)および論理積回路and2の出力信号node18もハイ(L→H)である。
電圧VDDLが下降し始めて、電圧VDDLが「起動制御回路STUP1の閾値電圧≧VDDL>起動制御回路STUP2の閾値電圧」の範囲になると、起動制御回路STUP1の出力信号node16がハイからロー(H→L)になり、起動制御回路STUP2の出力信号node17はハイ(H)のままであるが、論理和回路or1の出力信号(端子stupdからの出力信号)および論理積回路and2の出力信号Nnode18はハイ(H)のままである。
この状態から更に電圧VDDLが下降し、電圧VDDLが「起動制御回路STUP2の閾値電圧≧VDDL」の範囲になると、起動制御回路STUP1の出力信号node16がロー(L)のままで、起動制御回路STUP2の出力信号node17がハイからロー(H→L)になり、論理和回路or1の出力信号(端子stupdからの出力信号)および論理積回路and2の出力信号node18はハイからロー(H→L)になる。これにより、図1における起動制御回路4からの出力信号node6がロー(L)となる。
このように、起動制御回路4cにおいては、電圧VDDLの上昇時は、起動制御回路STUP1の閾値電圧で、論理和回路or1の出力信号(端子stupdからの出力信号)がローからハイ(L→H)になり、電圧VDDLの下降時は、起動制御回路STUP2の閾値電圧で、論理和回路or1の出力信号(端子stupdからの出力信号)がハイからロー(H→L)になる。
このように、図5に示す起動制御回路4cでは、図2,4で示した起動制御回路4a,4bであって、各々の閾値電圧が異なる起動制御回路2つと、論理回路である論理和回路or1及び論理積回路and2とを組み合わせることで、電圧VDDLの上昇時は閾値電圧が高く、電圧VDDLの下降時は閾値電圧が低い起動制御回路を作成することができる。
これにより、電圧VDDLの起動時は高い電圧まで電源回路1を確実に起動させることができ、起動後のテスト時には電圧VDDLが低い電圧まで電源回路1をパワーダウンすることが可能であり、テスト時に図1におけるVDDL端子に、より低い電圧を外部印加することができる。
従って、起動制御回路STUP1の閾値電圧を、電圧VDDLで駆動する回路が確実に動く電圧に設定し、起動制御回路STUP2の閾値電圧を可能な限り低い電圧に設定することで、テスト時に電圧VDDLで駆動する回路の低電圧動作マージンを確認することができる。
なお、図1〜図6を用いて説明した本発明に係る半導体装置における各起動制御回路は、電源回路の起動制御回路として適用しているが、電圧VDDLの生成元を置き換えることで別の回路として使用可能である。
例えば、図7に示すように、電圧VDDLを、太陽電池パネルであるソーラーパネル71で生成される電圧に置き換えることで、起動制御回路を、ソーラーパネル71からの出力の大小(明暗)を判定するための明暗判定回路4dとして機能させることができる。
また、図8に示すように、電圧VDDLを蓄電池であるバッテリー81の出力電圧に置き換えることで、起動制御回路を、2値のバッテリー81の残量(L:EMPTY、H:FULL)を判定するためのバッテリー残量判定回路4eとして機能させることができる。
すなわち、起動制御回路を、特定電圧(VDDL)に対して、閾値電圧を基準とした大小判定を行う回路として使用することができる。
なお、図1における半導体装置10に設けた起動制御回路4及び論理積回路and1からなる本発明に係る電源制御部を、図7、図8で示すように太陽電池パネルや蓄電池で生成される特定電圧(VDDL)に対して、閾値電圧を基準とした大小判定を行う回路として使用する場合、電源制御部に、電源回路1が降圧電圧(VDDL)を生成し始めてから当該降圧電圧が予め定められた値以上になると、LSI制御回路2で生成されレベルシフト回路3で昇圧された停止信号node5を電源回路1に直接入力するよう切り替えると共に、太陽電池パネル又は蓄電池を含む電源部からの電圧を入力し、入力した電圧が予め定められた値以上であるか否かを示す信号を生成して出力する制御機能を設ける構成とする。
以上、各図を用いて説明したように、本実施の形態の半導体装置では、電源制御方法として、電源回路1において、電源電圧VDDを降圧して電圧VDDL(降圧電圧)を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止し、電源回路1で生成された電圧VDDLで駆動するLSI制御回路2において、予め定められた条件が成立した際に電源回路1による電圧VDDLの生成を停止させるパワーダウン信号node4(停止信号)を生成して出力し、本発明に係る電源制御部を構成する起動制御回路4において、LSI制御回路2から出力されレベルシフト回路3を介してパワーダウン信号node7を電源回路1に入力すると共に、電源回路1が電圧VDDLを生成し始めてから電圧VDDLが予め定められた値以上になるまでの間、パワーダウン信号node7が電源回路1へ入力されるのを禁止する。このことにより、電源回路1から出力される電圧VDDLによりLSI制御回路2が正常に動作するまでの不安定な期間において当該LSI制御回路2から出力されるパワーダウン信号node4による電源回路1の正常でない動作停止を回避することができる。
このように、本実施の形態では、電源回路1による電圧VDDLの生成開始からLSI制御回路2の正常動作開始までの不安定な期間における当該LSI回路2からの停止信号による電源回路1の動作停止を回避することができるので、電源回路1からの出力電圧を電源とするLSI制御回路2から停止信号(パワーダウン信号node4)を出力して電源回路1の動作を停止させる構成の半導体装置10において、電源回路1の正常な起動を確実に行うことが可能である。
なお、本発明は、各図を用いて説明した実施の形態例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図2、及び、図4で示されるバイアス部4a1,4b1は、バイアス電圧を外部から供給することが可能であれば削除することができる。
また、図4に示す起動制御回路4bにおけるPチャネルMOSトランジスタpmos5については、図9のように、抵抗r3で代用することも、図10に示すように、PチャネルMOSトランジスタpmos7とで2段積みにして閾値電圧を上昇させる構成とすることも可能である。なお、PチャネルMOSトランジスタpmos7は本発明に係る第7のPチャネルMOSトランジスタに相当する。
また、図1に示す半導体装置10においては、起動制御回路4及び論理積回路and1により本発明に係る電源制御部が構成されるものとしているが、本発明に係る電源制御部を、レベルシフト回路3、起動制御回路4、及び論理積回路and1により構成することもできる。また、レベルシフト回路3を、電源回路1の内部に設けた構成とすることもできる。
1,111 電源回路
2,112 LSI制御回路(MCU)
3,113 レベルシフト回路
4,4a〜4e 起動制御回路
4a1,4b1 バイアス部
10,11 半導体装置
71 ソーラーパネル
81 バッテリー
and1〜3 論理積回路
inv1,2 インバータ
nmos1〜6 NチャネルMOSトランジスタ
node1〜18,test 信号
or1 論理和回路
pd パワーダウン端子
pmos1〜7 PチャネルMOSトランジスタ
r1〜3 抵抗
stupd 端子
STUP1 起動制御回路(閾値電圧大)
STUP2 起動制御回路(閾値電圧小)
VDD 電源電圧
VDDL 降圧電圧

Claims (9)

  1. 電源電圧を降圧して降圧電圧を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止する電源部と、
    前記電源部で生成された降圧電圧で駆動されると共に記電源部に前記降圧電圧の生成を停止させる停止信号を出力する制御部と、
    前記降圧電圧が予め定められた値以上になるまで、前記停止信号が前記電源部へ入力されるのを禁止する電源制御部と、
    を備えた半導体装置。
  2. 前記制御部から出力された前記停止信号を前記電源電圧の電圧レベルまで昇圧して前記電源制御部に出力する昇圧部を備え、
    前記電源部は、前記昇圧された停止信号が入力されると前記降圧電圧の生成を停止する請求項1記載の半導体装置。
  3. 前記電源制御部は、
    ゲート電極、ソース電極、及びバルク電極が接地電圧に接続された第1のNチャネルMOSトランジスタと、
    ソース電極及びバルク電極が前記電源電圧に接続され、ゲート電極及びドレイン電極が前記第1のNチャネルMOSトランジスタのドレイン電極に接続された第1のPチャネルMOSトランジスタと、
    ソース電極及びバルク電極が前記電源電圧に接続され、ゲート電極が前記第1のPチャネルMOSトランジスタのゲート電極に接続された第2のPチャネルMOSトランジスタと、
    ソース電極が接地電圧に接続され、ゲート電極が前記降圧電圧に接続され、ドレイン電極が前記第2のPチャネルMOSトランジスタのドレイン電極に接続され、前記降圧電圧が予め定められた値以上になるとオンして前記第2のPチャネルMOSトランジスタのドレイン電極の電位をローレベルとする第2のNチャネルMOSトランジスタと、
    前記電源電圧で駆動すると共に、入力端子が前記第2のNチャネルMOSトランジスタのドレイン電極及び前記第2のPチャネルMOSトランジスタのドレイン電極に接続され、前記入力端子に入力された信号を反転して出力する論理反転回路と、
    前記論理反転回路から出力される信号と前記停止信号との論理積演算を行う理積回路と、
    を備えた請求項1又は請求項2記載の半導体装置。
  4. 前記電源制御部は、
    ゲート電極、ソース電極、及びバルク電極が接地電圧に接続された第3のNチャネルMOSトランジスタと、
    ソース電極及びバルク電極が前記電源電圧に接続され、ゲート電極及びドレイン電極が前記第3のNチャネルMOSトランジスタのドレイン電極に接続された第3のPチャネルMOSトランジスタと、
    ソース電極及びバルク電極が前記電源電圧に接続され、ゲート電極が前記第3のPチャネルMOSトランジスタのゲート電極及び前記第3のNチャネルMOSトランジスタのドレイン電極に接続された第4のPチャネルMOSトランジスタと、
    ソース電極及びバルク電極が接地電圧に接続され、ゲート電極およびドレイン電極が前記第4のPチャネルMOSトランジスタのドレイン電極に接続された第4のNチャネルMOSトランジスタと、
    ソース電極及びバルク電極が接地電圧に接続され、ゲート電極が前記第4のNチャネルMOSトランジスタのゲート電極に接続された第5のNチャネルMOSトランジスタと、
    ソース電極及びバルク電極が前記降圧電圧に接続され、ゲート電極及びドレイン電極が前記第5のNチャネルMOSトランジスタのドレイン電極に接続された第5のPチャネルMOSトランジスタと、
    ソース電極及びバルク電極が前記電源電圧に接続され、ゲート電極が前記第3のPチャネルMOSトランジスタおよび前記第4のPチャネルMOSトランジスタの各々のゲート電極に接続された第6のPチャネルMOSトランジスタと、
    ソース電極及びバルク電極が接地電圧に接続され、ドレイン電極が前記第6のPチャネルMOSトランジスタのドレイン電極に接続され、ゲート電極が前記第5のPチャネルMOSトランジスタおよび前記第5のNチャネルMOSトランジスタの各々のドレイン電極に接続され、前記降圧電圧が予め定められた値以上になり前記第6のPチャネルMOSトランジスタおよび前記第5のNチャネルMOSトランジスタの各々のドレイン電極の電圧が予め定められた値以上になるとオンして前記第6のPチャネルMOSトランジスタのドレイン電極の電圧をローレベルとする第6のNチャネルMOSトランジスタと、
    前記電源電圧で駆動すると共に、入力端子が前記第6のNチャネルMOSトランジスタ及び前記第6のPチャネルMOSトランジスタの各々のドレイン電極に接続され、前記入力端子に入力された信号を反転して出力する論理反転回路と、
    前記論理反転回路から出力される信号と前記停止信号との論理積演算を行う論理積回路と、
    を備えた請求項1又は請求項2記載の半導体装置。
  5. 前記電源制御部は、
    前記降圧電圧が予め定められた第1の値以上になると出力信号をローレベルからハイレベルに切り替えて出力する第1の起動制御部と、
    前記降圧電圧が前記第1の値より低い第2の値以上になると出力信号をローレベルからハイレベルに切り替えて出力する第2の起動制御部と、
    前記第1の起動制御部から出力される出力信号を一方の入力端子に入力し他方の入力端子に入力された信号との論理和演算を行う論理和回路と、
    前記第2の起動制御部から出力される出力信号を一方の入力端子に入力すると共に他方の入力端子に前記論理和回路の出力端子から出力される信号を入力して論理積演算を行い、演算結果を前記論理和回路の他方の入力端子に入力する第1の論理積回路と、
    前記論理和回路の出力端子から出力される信号と前記停止信号との論理積演算を行う第2の論理積回路と、
    を備えた請求項1又は請求項2記載の半導体装置。
  6. 前記第5のPチャネルMOSトランジスタの代わりに、抵抗を備えた請求項4記載の半導体装置。
  7. 前記第5のPチャネルMOSトランジスタのドレイン電極及びゲート電極にソース電極が接続され、バルク電極が前記降圧電圧に接続され、ドレイン電極及びゲート電極が前記第5のNチャネルMOSトランジスタのドレイン電極に接続された第7のPチャネルMOSトランジスタを備えた請求項4記載の半導体装置。
  8. 前記電源制御部は、
    前記電源部が前記降圧電圧を生成し始めてから前記降圧電圧が予め定められた値以上になると、前記停止信号が前記電源部に直接入力されるようすると共に、太陽電池パネル又は蓄電池を含む電源部からの電圧を入力し、入力した電圧が予め定められた値以上であるか否かを示す信号を生成して出力する制御部を、
    を備えた請求項1から請求項7の何れか1項に記載の半導体装置。
  9. 電源部により、電源電圧を降圧して降圧電圧を生成すると共に停止信号が入力された際に該降圧電圧の生成を停止する手順と、
    前記電源部で生成された降圧電圧で駆動する制御部により、前記電源部に前記降圧電圧の生成を停止させる停止信号を出力する手順と、
    電源制御部により、前記降圧電圧が予め定められた値以上になるまで、前記停止信号が前記電源部へ入力されるのを禁止する手順と、
    を含む電源制御方法。
JP2013168675A 2013-08-14 2013-08-14 半導体装置、および、電源制御方法 Active JP6166123B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013168675A JP6166123B2 (ja) 2013-08-14 2013-08-14 半導体装置、および、電源制御方法
US14/455,393 US9473016B2 (en) 2013-08-14 2014-08-08 Semiconductor device and power source control method
CN201410396209.4A CN104378092B (zh) 2013-08-14 2014-08-13 半导体装置以及电源控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013168675A JP6166123B2 (ja) 2013-08-14 2013-08-14 半導体装置、および、電源制御方法

Publications (2)

Publication Number Publication Date
JP2015037265A true JP2015037265A (ja) 2015-02-23
JP6166123B2 JP6166123B2 (ja) 2017-07-19

Family

ID=52466382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013168675A Active JP6166123B2 (ja) 2013-08-14 2013-08-14 半導体装置、および、電源制御方法

Country Status (3)

Country Link
US (1) US9473016B2 (ja)
JP (1) JP6166123B2 (ja)
CN (1) CN104378092B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10514742B2 (en) * 2017-12-28 2019-12-24 Nxp B.V. Power down signal generating circuit
US10461738B1 (en) 2018-05-31 2019-10-29 Qualcomm Incorporated Comparator architecture and related methods

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5793720A (en) * 1980-12-02 1982-06-10 Sanyo Electric Co Ltd Output set circuit for delayed type flip-flop
JP2001223561A (ja) * 2000-02-08 2001-08-17 Nec Microsystems Ltd シュミット・トリガ回路
JP2004088639A (ja) * 2002-08-28 2004-03-18 Fujitsu Ltd 半導体装置
WO2005091503A1 (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp. 半導体集積回路装置
JP2006254607A (ja) * 2005-03-11 2006-09-21 Hitachi Koki Co Ltd 電池の充電装置
JP2007129677A (ja) * 2005-10-07 2007-05-24 Seiko Instruments Inc リセット信号発生回路及び半導体集積回路装置
JP2008271224A (ja) * 2007-04-20 2008-11-06 Nec Electronics Corp 出力回路
JP2010212742A (ja) * 2009-03-06 2010-09-24 Hitachi Ltd レベルシフト回路、スイッチング素子駆動回路及びインバータ装置
JP2011146549A (ja) * 2010-01-15 2011-07-28 Renesas Electronics Corp 電子回路
JP2011211512A (ja) * 2010-03-30 2011-10-20 Citizen Holdings Co Ltd 電子回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4095778B2 (ja) * 2001-08-24 2008-06-04 株式会社東芝 半導体装置および電源電圧制御方法
JP3541826B2 (ja) * 2001-09-21 2004-07-14 セイコーエプソン株式会社 電源回路及びその制御方法
JP4371769B2 (ja) * 2003-10-27 2009-11-25 株式会社ルネサステクノロジ 半導体回路デバイス及びデータ処理システム
TWI442679B (zh) * 2011-05-23 2014-06-21 System General Corp 諧振式功率轉換器之控制電路與控制方法
JP5944172B2 (ja) * 2012-01-31 2016-07-05 富士通テン株式会社 電源回路

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5793720A (en) * 1980-12-02 1982-06-10 Sanyo Electric Co Ltd Output set circuit for delayed type flip-flop
JP2001223561A (ja) * 2000-02-08 2001-08-17 Nec Microsystems Ltd シュミット・トリガ回路
JP2004088639A (ja) * 2002-08-28 2004-03-18 Fujitsu Ltd 半導体装置
WO2005091503A1 (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp. 半導体集積回路装置
JP2006254607A (ja) * 2005-03-11 2006-09-21 Hitachi Koki Co Ltd 電池の充電装置
JP2007129677A (ja) * 2005-10-07 2007-05-24 Seiko Instruments Inc リセット信号発生回路及び半導体集積回路装置
JP2008271224A (ja) * 2007-04-20 2008-11-06 Nec Electronics Corp 出力回路
JP2010212742A (ja) * 2009-03-06 2010-09-24 Hitachi Ltd レベルシフト回路、スイッチング素子駆動回路及びインバータ装置
JP2011146549A (ja) * 2010-01-15 2011-07-28 Renesas Electronics Corp 電子回路
JP2011211512A (ja) * 2010-03-30 2011-10-20 Citizen Holdings Co Ltd 電子回路

Also Published As

Publication number Publication date
CN104378092A (zh) 2015-02-25
CN104378092B (zh) 2019-04-30
JP6166123B2 (ja) 2017-07-19
US9473016B2 (en) 2016-10-18
US20150048813A1 (en) 2015-02-19

Similar Documents

Publication Publication Date Title
US7948284B2 (en) Power-on reset circuit
US8373501B2 (en) Reference voltage circuit
US11385703B2 (en) Semiconductor device and semiconductor system
JP2006133936A (ja) 電源装置、及び携帯機器
US10061338B2 (en) Semiconductor device and method of controlling thereof
JP2010010920A (ja) 半導体集積回路
EP1237063A1 (en) Reference voltage generation circuit
JP5123679B2 (ja) 基準電圧生成回路及びその起動制御方法
JP2010153535A (ja) 半導体装置及びそのスイッチトランジスタの制御方法
JP6166123B2 (ja) 半導体装置、および、電源制御方法
JP2008187525A (ja) インバータ回路
KR101869752B1 (ko) 반도체 장치
JP2023009279A (ja) 半導体装置及びパワーオンリセット信号の生成方法
US7528647B2 (en) Semiconductor integrated circuit which generates different voltages based on an external power supply voltage and a generating method of the different voltages
JP4963795B2 (ja) 表示装置用パワーダウンショート回路
JP2020047193A (ja) 定電流回路
US6812751B2 (en) Low standby current power-on reset circuit
JP7465200B2 (ja) 遅延回路
CN108572690B (zh) 一种电流镜电路
JP2016136681A (ja) スイッチ回路
JP6530226B2 (ja) 電圧レギュレータ、半導体装置、及び電圧レギュレータの電圧生成方法
JP5482419B2 (ja) レギュレータ用半導体集積回路
JP2005057973A (ja) チャージポンプの制御回路
JP3372854B2 (ja) 半導体装置
JP2005253106A (ja) パワーオン・リセット回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160715

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170316

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170530

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170622

R150 Certificate of patent or registration of utility model

Ref document number: 6166123

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150