JP2001223561A - シュミット・トリガ回路 - Google Patents
シュミット・トリガ回路Info
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- H03K3/356—Bistable circuits
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】
【課題】製造条件によるバラツキや、トランジスタの特
性のバラツキの影響を受けにくく、定常電流が流れない
シュミット・トリガ回路を提供する。 【解決手段】能動負荷トランジスタ１２・２２とスイッ
チ・トランジスタ１１・２１とで構成した、しきい値電
圧の異なる２つの反転増幅回路１・２と、フリップ・フ
ロップ回路３とにより、ヒステリシス特性を備えた出力
信号５を得るようにした。また、しきい値電圧調整用の
低抵抗負荷トランジスタ１３・２３、貫通電流制限用の
高抵抗負荷トランジスタ１４・２４を設けるようにし
て、低電源電圧、小振幅信号入力に対応可能にした。
性のバラツキの影響を受けにくく、定常電流が流れない
シュミット・トリガ回路を提供する。 【解決手段】能動負荷トランジスタ１２・２２とスイッ
チ・トランジスタ１１・２１とで構成した、しきい値電
圧の異なる２つの反転増幅回路１・２と、フリップ・フ
ロップ回路３とにより、ヒステリシス特性を備えた出力
信号５を得るようにした。また、しきい値電圧調整用の
低抵抗負荷トランジスタ１３・２３、貫通電流制限用の
高抵抗負荷トランジスタ１４・２４を設けるようにし
て、低電源電圧、小振幅信号入力に対応可能にした。
Description
【０００１】
【発明の属する技術分野】本発明は、シュミット・トリ
ガ回路に関し、特に、２つの反転増幅回路の各々に別個
にしきい値電圧を設定してヒステリシス特性を得るよう
にしたシュミット・トリガ回路に関する。
ガ回路に関し、特に、２つの反転増幅回路の各々に別個
にしきい値電圧を設定してヒステリシス特性を得るよう
にしたシュミット・トリガ回路に関する。
【０００２】
【従来の技術】以下に図面を参照して従来技術を説明す
る。図６及び図７は、それぞれ特開昭５７−７５０２４
号特許公開公報及び実開平５−１１５５０号公開実用新
案公報に記載された、スイッチング電圧（しきい値電
圧）の異なる２種類のインバータ回路と、Ｒ・Ｓフリッ
プ・フロップ回路により構成した従来のシュミット・ト
リガ回路を例示したブロック図である。
る。図６及び図７は、それぞれ特開昭５７−７５０２４
号特許公開公報及び実開平５−１１５５０号公開実用新
案公報に記載された、スイッチング電圧（しきい値電
圧）の異なる２種類のインバータ回路と、Ｒ・Ｓフリッ
プ・フロップ回路により構成した従来のシュミット・ト
リガ回路を例示したブロック図である。
【０００３】図６のシュミット・トリガ回路は、ＣＭＯ
Ｓトランジスタで構成されるＯＲ／ＮＡＮＤ回路６１６
と、インバータ回路６１５とによりＲ／Ｓフリップ・フ
ロップ回路６１８が構成され、このセット入力系にはＣ
ＭＯＳインバータ６１１、６１２が設けられ、リセット
入力系にはＣＭＯＳインバータ６１３、６１４が設けら
れて、シュミット・トリガ回路が構成される。
Ｓトランジスタで構成されるＯＲ／ＮＡＮＤ回路６１６
と、インバータ回路６１５とによりＲ／Ｓフリップ・フ
ロップ回路６１８が構成され、このセット入力系にはＣ
ＭＯＳインバータ６１１、６１２が設けられ、リセット
入力系にはＣＭＯＳインバータ６１３、６１４が設けら
れて、シュミット・トリガ回路が構成される。
【０００４】このとき、インバータ６１１、６１２、６
１３、６１４の各々のしきい値電圧をＶＴ１、ＶＴ２、
ＶＴ３、ＶＴ４とすると、（ＶＴ１＝ＶＴ４）＞（ＶＴ
２＝ＶＴ３）となるように設定することにより、ヒステ
リシス特性を得るようにしている。
１３、６１４の各々のしきい値電圧をＶＴ１、ＶＴ２、
ＶＴ３、ＶＴ４とすると、（ＶＴ１＝ＶＴ４）＞（ＶＴ
２＝ＶＴ３）となるように設定することにより、ヒステ
リシス特性を得るようにしている。
【０００５】また、図７のシュミット・トリガ回路は、
ＮＡＮＤゲート７１１及び７１２をクロス接続したフリ
ップ・フロップの入力にスイッチング電圧（しきい値電
圧）の異なる２つのインバータ７１３及びインバータ７
１４を各々接続し、各インバータの入力に入力電圧Ｖｉ
ｎを印加するようにしてシュミット・トリガ回路が構成
されている。
ＮＡＮＤゲート７１１及び７１２をクロス接続したフリ
ップ・フロップの入力にスイッチング電圧（しきい値電
圧）の異なる２つのインバータ７１３及びインバータ７
１４を各々接続し、各インバータの入力に入力電圧Ｖｉ
ｎを印加するようにしてシュミット・トリガ回路が構成
されている。
【０００６】ここに、インバータ７１３は、ｐチャネル
・トランジスタ７１６と、ポリシリコン高抵抗素子７１
７とを電源電位側と接地電位側との間に縦列接続した構
成、インバータ７１４は、ポリシリコン高抵抗素子７１
８とｎチャネル・トランジスタ７１９とを電源電位側と
接地電位側との間に縦列接続した構成としている。
・トランジスタ７１６と、ポリシリコン高抵抗素子７１
７とを電源電位側と接地電位側との間に縦列接続した構
成、インバータ７１４は、ポリシリコン高抵抗素子７１
８とｎチャネル・トランジスタ７１９とを電源電位側と
接地電位側との間に縦列接続した構成としている。
【０００７】
【発明が解決しようとする課題】前述した図６のシュミ
ット・トリガ回路においては、ＣＭＯＳトランジスタに
より構成するので、入力信号が定常状態のときには電流
が流れず、消費電力を削減できるが、製造時の製造条件
のバラツキや、各トランジスタの特性のバラツキによ
り、前述したインバータ６１１、６１２、６１３、６１
４のしきい値電圧にバラツキが発生して、それによりヒ
ステリシス特性が大きく影響される。
ット・トリガ回路においては、ＣＭＯＳトランジスタに
より構成するので、入力信号が定常状態のときには電流
が流れず、消費電力を削減できるが、製造時の製造条件
のバラツキや、各トランジスタの特性のバラツキによ
り、前述したインバータ６１１、６１２、６１３、６１
４のしきい値電圧にバラツキが発生して、それによりヒ
ステリシス特性が大きく影響される。
【０００８】また、前述した図７のシュミット・トリガ
回路においては、ヒステリシス特性は向上するものの、
入力信号が定常状態にあるときにも電流が流れて、消費
電力が増加する。
回路においては、ヒステリシス特性は向上するものの、
入力信号が定常状態にあるときにも電流が流れて、消費
電力が増加する。
【０００９】本発明は、ヒステリシス特性を向上し、ま
た、定常電流を流さないようにしたシュミット・トリガ
回路を提供するものである。
た、定常電流を流さないようにしたシュミット・トリガ
回路を提供するものである。
【００１０】
【課題を解決するための手段】前記課題を解決するため
本発明のシュミット・トリガ回路は、ソースを電源電位
側に接続し、しきい値電圧レベルを高く設定した第１の
ｐチャネル・トランジスタと、ソースを接地電位側に接
続した第１の能動負荷ｎチャネル・トランジスタとを備
え、前記第１のｐチャネル及び能動負荷ｎチャネル・ト
ランジスタのドレイン同士を接続し、前記第１のｐチャ
ネル・トランジスタのゲートには入力信号を供給接続し
て、前記第１のｐチャネル・トランジスタのドレイン側
から、第１の入力信号レベル判定信号を出力する第１の
反転増幅回路と、ソースを接地電位側に接続し、しきい
値電圧レベルを低く設定した第２のｎチャネル・トラン
ジスタと、ソースを電源電位側に接続した第２の能動負
荷ｐチャネル・トランジスタとを備え、前記第２のｎチ
ャネル及び能動負荷ｐチャネル・トランジスタのドレイ
ン同士を接続し、前記第２のｎチャネル・トランジスタ
のゲートには前記入力信号を供給接続して、前記第２の
ｎチャネル・トランジスタのドレイン側から、第２の入
力信号レベル判定信号を出力する第２の反転増幅回路
と、前記第１の入力信号レベル判定信号を一方の入力と
し、前記第２の入力信号レベル判定信号を他方の入力と
するフリップ・フロップ回路とを備え、前記フリップ・
フロップ回路の出力を出力信号とし、前記第１の能動負
荷ｎチャネル・トランジスタのゲートには、前記第２の
入力信号レベル判定信号の反転信号を供給接続し、前記
第２の能動負荷ｐチャネル・トランジスタのゲートに
は、前記第１の入力信号レベル判定信号の反転信号を供
給接続したことを特徴とする。
本発明のシュミット・トリガ回路は、ソースを電源電位
側に接続し、しきい値電圧レベルを高く設定した第１の
ｐチャネル・トランジスタと、ソースを接地電位側に接
続した第１の能動負荷ｎチャネル・トランジスタとを備
え、前記第１のｐチャネル及び能動負荷ｎチャネル・ト
ランジスタのドレイン同士を接続し、前記第１のｐチャ
ネル・トランジスタのゲートには入力信号を供給接続し
て、前記第１のｐチャネル・トランジスタのドレイン側
から、第１の入力信号レベル判定信号を出力する第１の
反転増幅回路と、ソースを接地電位側に接続し、しきい
値電圧レベルを低く設定した第２のｎチャネル・トラン
ジスタと、ソースを電源電位側に接続した第２の能動負
荷ｐチャネル・トランジスタとを備え、前記第２のｎチ
ャネル及び能動負荷ｐチャネル・トランジスタのドレイ
ン同士を接続し、前記第２のｎチャネル・トランジスタ
のゲートには前記入力信号を供給接続して、前記第２の
ｎチャネル・トランジスタのドレイン側から、第２の入
力信号レベル判定信号を出力する第２の反転増幅回路
と、前記第１の入力信号レベル判定信号を一方の入力と
し、前記第２の入力信号レベル判定信号を他方の入力と
するフリップ・フロップ回路とを備え、前記フリップ・
フロップ回路の出力を出力信号とし、前記第１の能動負
荷ｎチャネル・トランジスタのゲートには、前記第２の
入力信号レベル判定信号の反転信号を供給接続し、前記
第２の能動負荷ｐチャネル・トランジスタのゲートに
は、前記第１の入力信号レベル判定信号の反転信号を供
給接続したことを特徴とする。
【００１１】また、前記のシュミット・トリガ回路にお
いて、しきい値電圧調整用としての低抵抗負荷トランジ
スタとして、前記第１のｐチャネル・トランジスタと電
源電位側との間に挿入した、ゲートを接地電位に接続し
た第３のｐチャネル・トランジスタと、前記第２のｎチ
ャネル・トランジスタと接地電位側との間に挿入した、
ゲートを電源電位に接続した第３のｎチャネル・トラン
ジスタとを備えるように構成した。
いて、しきい値電圧調整用としての低抵抗負荷トランジ
スタとして、前記第１のｐチャネル・トランジスタと電
源電位側との間に挿入した、ゲートを接地電位に接続し
た第３のｐチャネル・トランジスタと、前記第２のｎチ
ャネル・トランジスタと接地電位側との間に挿入した、
ゲートを電源電位に接続した第３のｎチャネル・トラン
ジスタとを備えるように構成した。
【００１２】また、電流制限用としての高抵抗負荷トラ
ンジスタとして、前記第１の能動負荷ｎチャネル・トラ
ンジスタと接地電位側との間に挿入した、ゲートを電源
電位に接続した第４のｎチャネル・トランジスタと、前
記第２の能動負荷ｐチャネル・トランジスタと電源電位
側との間に挿入した、ゲートを接地電位に接続した第４
のｐチャネル・トランジスタとを備えるように構成し
た。
ンジスタとして、前記第１の能動負荷ｎチャネル・トラ
ンジスタと接地電位側との間に挿入した、ゲートを電源
電位に接続した第４のｎチャネル・トランジスタと、前
記第２の能動負荷ｐチャネル・トランジスタと電源電位
側との間に挿入した、ゲートを接地電位に接続した第４
のｐチャネル・トランジスタとを備えるように構成し
た。
【００１３】あるいは、また、前記のシュミット・トリ
ガ回路において、前記第３のｐチャネル・トランジスタ
及びｎチャネル・トランジスタと、前記第４のｐチャネ
ル・トランジスタ及びｎチャネル・トランジスタとをす
べて備えるように構成した。
ガ回路において、前記第３のｐチャネル・トランジスタ
及びｎチャネル・トランジスタと、前記第４のｐチャネ
ル・トランジスタ及びｎチャネル・トランジスタとをす
べて備えるように構成した。
【００１４】また、前記のフリップ・フロップ回路を、
２つの２入力ＮＡＮＤ回路と１つの反転回路とにより構
成するようにした。
２つの２入力ＮＡＮＤ回路と１つの反転回路とにより構
成するようにした。
【００１５】あるいは、また、前記フリップ・フロップ
回路を、２つの２入力ＮＯＲ回路と１つの反転回路とに
より構成するようにした。 また、前記のシュミット・
トリガ回路をＣＭＯＳプロセスにより製造するようにし
た。
回路を、２つの２入力ＮＯＲ回路と１つの反転回路とに
より構成するようにした。 また、前記のシュミット・
トリガ回路をＣＭＯＳプロセスにより製造するようにし
た。
【００１６】
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。
下に図面を参照して説明する。
【００１７】図１は、本発明の第１の実施の形態のシュ
ミット・トリガ回路の構成を説明するブロック図であ
る。
ミット・トリガ回路の構成を説明するブロック図であ
る。
【００１８】図１のシュミット・トリガ回路は、ソース
を電源電位側に接続し、しきい値電圧レベルを高く設定
した第１のｐチャネル・トランジスタ１１と、ソースを
接地電位側に接続した第１の能動負荷ｎチャネル・トラ
ンジスタ１２とを備え、前記第１のｐチャネル・トラン
ジスタ１１及び能動負荷ｎチャネル・トランジスタ１２
のドレイン同士を接続し、前記第１のｐチャネル・トラ
ンジスタ１１のゲートには入力信号４を供給接続して、
前記第１のｐチャネル・トランジスタ１１のドレイン側
から、第１の入力信号レベル判定信号１０を出力する第
１の反転増幅回路１と、ソースを接地電位側に接続し、
しきい値電圧レベルを低く設定した第２のｎチャネル・
トランジスタ２１と、ソースを電源電位側に接続した第
２の能動負荷ｐチャネル・トランジスタ２２とを備え、
前記第２のｎチャネル・トランジスタ２１及び能動負荷
ｐチャネル・トランジスタ２２のドレイン同士を接続
し、前記第２のｎチャネル・トランジスタ２１のゲート
には前記入力信号４を供給接続して、前記第２のｎチャ
ネル・トランジスタ２１のドレイン側から、第２の入力
信号レベル判定信号２０を出力する第２の反転増幅回路
２と、前記第１の入力信号レベル判定信号１０を第１の
２入力ＮＡＮＤ回路３１の一方の入力に接続し、前記第
２の入力信号レベル判定信号２０を反転回路２０２を介
して第２の２入力ＮＡＮＤ回路３２の一方の入力に接続
し、前記第１の２入力ＮＡＮＤ回路３１の出力を出力信
号５とするとともに、前記第２の２入力ＮＡＮＤ回路３
２の他方の入力に接続し、前記第２の２入力ＮＡＮＤ回
路３２の出力を前記第１の２入力ＮＡＮＤ回路３１の他
方の入力に接続したフリップ・フロップ回路３とを備
え、前記第１のｎチャネル・トランジスタ１２のゲート
には、前記第２の入力信号レベル判定信号２０を反転回
路２０１で反転した反転信号を供給接続し、前記第２の
ｐチャネル・トランジスタ２２のゲートには、前記第１
の入力信号レベル判定信号１０を反転回路１０１で反転
した反転信号を供給接続した構成としている。
を電源電位側に接続し、しきい値電圧レベルを高く設定
した第１のｐチャネル・トランジスタ１１と、ソースを
接地電位側に接続した第１の能動負荷ｎチャネル・トラ
ンジスタ１２とを備え、前記第１のｐチャネル・トラン
ジスタ１１及び能動負荷ｎチャネル・トランジスタ１２
のドレイン同士を接続し、前記第１のｐチャネル・トラ
ンジスタ１１のゲートには入力信号４を供給接続して、
前記第１のｐチャネル・トランジスタ１１のドレイン側
から、第１の入力信号レベル判定信号１０を出力する第
１の反転増幅回路１と、ソースを接地電位側に接続し、
しきい値電圧レベルを低く設定した第２のｎチャネル・
トランジスタ２１と、ソースを電源電位側に接続した第
２の能動負荷ｐチャネル・トランジスタ２２とを備え、
前記第２のｎチャネル・トランジスタ２１及び能動負荷
ｐチャネル・トランジスタ２２のドレイン同士を接続
し、前記第２のｎチャネル・トランジスタ２１のゲート
には前記入力信号４を供給接続して、前記第２のｎチャ
ネル・トランジスタ２１のドレイン側から、第２の入力
信号レベル判定信号２０を出力する第２の反転増幅回路
２と、前記第１の入力信号レベル判定信号１０を第１の
２入力ＮＡＮＤ回路３１の一方の入力に接続し、前記第
２の入力信号レベル判定信号２０を反転回路２０２を介
して第２の２入力ＮＡＮＤ回路３２の一方の入力に接続
し、前記第１の２入力ＮＡＮＤ回路３１の出力を出力信
号５とするとともに、前記第２の２入力ＮＡＮＤ回路３
２の他方の入力に接続し、前記第２の２入力ＮＡＮＤ回
路３２の出力を前記第１の２入力ＮＡＮＤ回路３１の他
方の入力に接続したフリップ・フロップ回路３とを備
え、前記第１のｎチャネル・トランジスタ１２のゲート
には、前記第２の入力信号レベル判定信号２０を反転回
路２０１で反転した反転信号を供給接続し、前記第２の
ｐチャネル・トランジスタ２２のゲートには、前記第１
の入力信号レベル判定信号１０を反転回路１０１で反転
した反転信号を供給接続した構成としている。
【００１９】図８は、このシュミット・トリガ回路の動
作を説明するタイム・チャートである。次に、図８を参
照して、このシュミット・トリガ回路の動作について説
明する。
作を説明するタイム・チャートである。次に、図８を参
照して、このシュミット・トリガ回路の動作について説
明する。
【００２０】図８において、Ａは入力信号４のタイム・
チャートを示したもので、その入力信号レベルにより、
からの区間に分けてある。以下に、それぞれの区間
における、前記シュミット・トリガ回路の動作について
説明する。
チャートを示したもので、その入力信号レベルにより、
からの区間に分けてある。以下に、それぞれの区間
における、前記シュミット・トリガ回路の動作について
説明する。
【００２１】の区間においては、第１の反転増幅回路
１の第１のｐチャネル・トランジスタ１１はオン、第２
の反転増幅回路２の第２のｎチャネル・トランジスタ２
１はオフとなる。このとき、第１の入力信号レベル判定
信号１０は「論理レベル１」となって、第２の能動負荷
ｐチャネル・トランジスタ２２のゲートには「論理レベ
ル０」が供給されて、第２の能動負荷ｐチャネル・トラ
ンジスタ２２はオンとなり、第２の入力信号判定信号２
０は「論理レベル１」となる。このとき、第１の能動負
荷ｎチャネル・トランジスタ１２のゲートには「論理レ
ベル０」が供給されて、第１の能動負荷ｎチャネル・ト
ランジスタ１２はオフとなる。したがって、このとき前
記フリップ・フロップ回路３の入力には、ともに「論理
レベル１」が供給され、その出力信号５は「論理レベル
０」となる。
１の第１のｐチャネル・トランジスタ１１はオン、第２
の反転増幅回路２の第２のｎチャネル・トランジスタ２
１はオフとなる。このとき、第１の入力信号レベル判定
信号１０は「論理レベル１」となって、第２の能動負荷
ｐチャネル・トランジスタ２２のゲートには「論理レベ
ル０」が供給されて、第２の能動負荷ｐチャネル・トラ
ンジスタ２２はオンとなり、第２の入力信号判定信号２
０は「論理レベル１」となる。このとき、第１の能動負
荷ｎチャネル・トランジスタ１２のゲートには「論理レ
ベル０」が供給されて、第１の能動負荷ｎチャネル・ト
ランジスタ１２はオフとなる。したがって、このとき前
記フリップ・フロップ回路３の入力には、ともに「論理
レベル１」が供給され、その出力信号５は「論理レベル
０」となる。
【００２２】の区間においては、第２の反転増幅回路
２の第１のｎチャネル・トランジスタ２１がオン状態に
変化して、第２の能動負荷ｐチャネル・トランジスタ２
２とともにオン状態となり、第２の入力信号レベル判定
信号２０の電圧レベルは「論理レベル０」に変化する。
このとき、第１の能動負荷ｎチャネル・トランジスタ１
２のゲートには「論理レベル１」が供給され、第１の能
動負荷ｎチャネル・トランジスタ１２がオン状態とな
り、第１のｐチャネル・トランジスタ１１とともにオン
状態となるが、第１の入力信号レベル判定信号１０は変
化せずに、「論理レベル１」が継続する。したがって、
このとき、前記フリップ・フロップ回路３の２入力ＮＡ
ＮＤ回路３１には「論理レベル１」が、２入力ＮＡＮＤ
回路３２には「論理レベル０」が供給されるが、その出
力信号５は変化せずに「論理レベル０」が継続する。
２の第１のｎチャネル・トランジスタ２１がオン状態に
変化して、第２の能動負荷ｐチャネル・トランジスタ２
２とともにオン状態となり、第２の入力信号レベル判定
信号２０の電圧レベルは「論理レベル０」に変化する。
このとき、第１の能動負荷ｎチャネル・トランジスタ１
２のゲートには「論理レベル１」が供給され、第１の能
動負荷ｎチャネル・トランジスタ１２がオン状態とな
り、第１のｐチャネル・トランジスタ１１とともにオン
状態となるが、第１の入力信号レベル判定信号１０は変
化せずに、「論理レベル１」が継続する。したがって、
このとき、前記フリップ・フロップ回路３の２入力ＮＡ
ＮＤ回路３１には「論理レベル１」が、２入力ＮＡＮＤ
回路３２には「論理レベル０」が供給されるが、その出
力信号５は変化せずに「論理レベル０」が継続する。
【００２３】の区間では、第１の反転増幅回路１の第
１のｐチャネル・トランジスタ１１がオフとなり、第１
の入力信号レベル判定信号１０が「論理レベル０」に変
化する。このとき、第２の反転増幅回路２の第２の能動
負荷ｐチャネル・トランジスタ２２のゲートには「論理
レベル１」が印加され、第２の能動負荷ｐチャネル・ト
ランジスタ２２はオフ状態となるが、第２のｎチャネル
・トランジスタ２１がオンのままなので、第２の入力信
号レベル判定信号２０は「論理レベル０」のままで変化
はない。このとき、前記フリップ・フロップ回路３のＮ
ＡＮＤ回路３１及び３２の入力にはともに「論理レベル
０」が供給され、出力信号５は「論理レベル１」に変化
する。
１のｐチャネル・トランジスタ１１がオフとなり、第１
の入力信号レベル判定信号１０が「論理レベル０」に変
化する。このとき、第２の反転増幅回路２の第２の能動
負荷ｐチャネル・トランジスタ２２のゲートには「論理
レベル１」が印加され、第２の能動負荷ｐチャネル・ト
ランジスタ２２はオフ状態となるが、第２のｎチャネル
・トランジスタ２１がオンのままなので、第２の入力信
号レベル判定信号２０は「論理レベル０」のままで変化
はない。このとき、前記フリップ・フロップ回路３のＮ
ＡＮＤ回路３１及び３２の入力にはともに「論理レベル
０」が供給され、出力信号５は「論理レベル１」に変化
する。
【００２４】の区間では、第１の反転増幅回路１の第
１のｐチャネル・トランジスタ１１がオンとなり、第１
の入力信号レベル判定信号１０が「論理レベル１」に変
化する。このとき、第２の反転増幅回路２の第２の能動
負荷ｐチャネル・トランジスタ２２のゲートには「論理
レベル０」が供給されて、第２の能動負荷ｐチャネル・
トランジスタ２２がオン状態となるが、第２のｎチャネ
ル・トランジスタ２１もオンのままなので、第２の入力
信号レベル判定信号２０は「論理レベル０」のままで変
化しない。このとき、前記フリップ・フロップ回路３の
ＮＡＮＤ回路３１の入力には「論理レベル１」が供給さ
れ、ＮＡＮＤ回路３２の入力には「論理レベル０」が供
給されるが、その出力信号５は変化せずに「論理レベル
１」を継続する。
１のｐチャネル・トランジスタ１１がオンとなり、第１
の入力信号レベル判定信号１０が「論理レベル１」に変
化する。このとき、第２の反転増幅回路２の第２の能動
負荷ｐチャネル・トランジスタ２２のゲートには「論理
レベル０」が供給されて、第２の能動負荷ｐチャネル・
トランジスタ２２がオン状態となるが、第２のｎチャネ
ル・トランジスタ２１もオンのままなので、第２の入力
信号レベル判定信号２０は「論理レベル０」のままで変
化しない。このとき、前記フリップ・フロップ回路３の
ＮＡＮＤ回路３１の入力には「論理レベル１」が供給さ
れ、ＮＡＮＤ回路３２の入力には「論理レベル０」が供
給されるが、その出力信号５は変化せずに「論理レベル
１」を継続する。
【００２５】の区間では、第２の反転増幅回路２の第
２のｎチャネル・トランジスタ２１がオフとなるが、第
２の能動負荷ｐチャネル・トランジスタ２２がオン状態
のままなので、第２の入力信号レベル判定信号２０が
「論理レベル１」に変化する。このとき、第１の反転増
幅回路１の第１の能動負荷ｎチャネル・トランジスタ１
２のゲートには「論理レベル０」が供給され、第１の能
動負荷ｎチャネル・トランジスタ１２はオフ状態となる
が、第１のｐチャネル・トランジスタ１１がオンのまま
なので、第１の入力信号レベル判定信号は「論理レベル
１」を継続する。このとき、前記フリップ・フロップ回
路３のＮＡＮＤ回路３１、及び３２の入力には「論理レ
ベル１」がともに供給され、その出力信号５は「論理レ
ベル０」に変化する。
２のｎチャネル・トランジスタ２１がオフとなるが、第
２の能動負荷ｐチャネル・トランジスタ２２がオン状態
のままなので、第２の入力信号レベル判定信号２０が
「論理レベル１」に変化する。このとき、第１の反転増
幅回路１の第１の能動負荷ｎチャネル・トランジスタ１
２のゲートには「論理レベル０」が供給され、第１の能
動負荷ｎチャネル・トランジスタ１２はオフ状態となる
が、第１のｐチャネル・トランジスタ１１がオンのまま
なので、第１の入力信号レベル判定信号は「論理レベル
１」を継続する。このとき、前記フリップ・フロップ回
路３のＮＡＮＤ回路３１、及び３２の入力には「論理レ
ベル１」がともに供給され、その出力信号５は「論理レ
ベル０」に変化する。
【００２６】図９に、前述した各区間における各トラン
ジスタの状態と、各信号の論理レベルをまとめて示し
た。
ジスタの状態と、各信号の論理レベルをまとめて示し
た。
【００２７】次に、本発明の第２の実施の形態のシュミ
ット・トリガ回路について説明する。
ット・トリガ回路について説明する。
【００２８】図２は、前述したシュミット・トリガ回路
において、前記第１のｐチャネル・トランジスタ１１と
電源電位側との間に、ゲートを接地電位に接続した第３
のｐチャネル・トランジスタ１３を挿入し、前記第２の
ｎチャネル・トランジスタ２１と接地電位側との間に、
ゲートを電源電位に接続した第３のｎチャネル・トラン
ジスタ２３を挿入して、しきい値電圧を調整するように
構成したシュミット・トリガ回路のブロック図である。
において、前記第１のｐチャネル・トランジスタ１１と
電源電位側との間に、ゲートを接地電位に接続した第３
のｐチャネル・トランジスタ１３を挿入し、前記第２の
ｎチャネル・トランジスタ２１と接地電位側との間に、
ゲートを電源電位に接続した第３のｎチャネル・トラン
ジスタ２３を挿入して、しきい値電圧を調整するように
構成したシュミット・トリガ回路のブロック図である。
【００２９】図２において、前記の第３のｐチャネル・
トランジスタ１３及びｎチャネル・トランジスタ２３
は、低抵抗負荷トランジスタとして作用し、そのオン抵
抗分だけ、しきい値電圧をシフトするようにして、第１
のｐチャネル・トランジスタのしきい値電圧を低く、第
２のｎチャネル・トランジスタ２１のしきい値電圧を高
くすることにより、入力信号が小振幅信号の場合にも対
応できるようにしている。
トランジスタ１３及びｎチャネル・トランジスタ２３
は、低抵抗負荷トランジスタとして作用し、そのオン抵
抗分だけ、しきい値電圧をシフトするようにして、第１
のｐチャネル・トランジスタのしきい値電圧を低く、第
２のｎチャネル・トランジスタ２１のしきい値電圧を高
くすることにより、入力信号が小振幅信号の場合にも対
応できるようにしている。
【００３０】次に、本発明の第３の実施の形態のシュミ
ット・トリガ回路について説明する。
ット・トリガ回路について説明する。
【００３１】図３は、前述した図１のシュミット・トリ
ガ回路において、前記第１のｎチャネル・トランジスタ
１２と接地電位側との間に、ゲートを電源電位に接続し
た第４のｎチャネル・トランジスタ１４を挿入し、前記
第２のｐチャネル・トランジスタ２２と電源電位側との
間に、ゲートを接地電位に接続した第４のｐチャネル・
トランジスタ２４を挿入して、能動負荷トランジスタ１
２及び２２に流れる電流を制限するように構成したシュ
ミット・トリガ回路のブロック図である。
ガ回路において、前記第１のｎチャネル・トランジスタ
１２と接地電位側との間に、ゲートを電源電位に接続し
た第４のｎチャネル・トランジスタ１４を挿入し、前記
第２のｐチャネル・トランジスタ２２と電源電位側との
間に、ゲートを接地電位に接続した第４のｐチャネル・
トランジスタ２４を挿入して、能動負荷トランジスタ１
２及び２２に流れる電流を制限するように構成したシュ
ミット・トリガ回路のブロック図である。
【００３２】図３において、前記第４のｎチャネル・ト
ランジスタ１４及びｐチャネル・トランジスタ２４は、
高抵抗負荷トランジスタとして作用して、そのオン抵抗
により前記の能動負荷トランジスタ１２及び１３に流れ
る電流を制限するようにして、入力信号４が変化したと
きに流れる貫通電流を削減するようにしている。
ランジスタ１４及びｐチャネル・トランジスタ２４は、
高抵抗負荷トランジスタとして作用して、そのオン抵抗
により前記の能動負荷トランジスタ１２及び１３に流れ
る電流を制限するようにして、入力信号４が変化したと
きに流れる貫通電流を削減するようにしている。
【００３３】図４は、本発明の第４の実施の形態のシュ
ミット・トリガ回路の構成を示すブロック図である。こ
のシュミット・トリガ回路は、前述した、しきい値電圧
調整用の低抵抗負荷トランジスタ１３及び２３、並び
に、貫通電流制限用の高抵抗負荷トランジスタ１４及び
２４を第１・第２の反転増幅回路１・２に備えるように
構成しており、低電源電圧、小振幅信号入力の場合に対
応できるようにしている。
ミット・トリガ回路の構成を示すブロック図である。こ
のシュミット・トリガ回路は、前述した、しきい値電圧
調整用の低抵抗負荷トランジスタ１３及び２３、並び
に、貫通電流制限用の高抵抗負荷トランジスタ１４及び
２４を第１・第２の反転増幅回路１・２に備えるように
構成しており、低電源電圧、小振幅信号入力の場合に対
応できるようにしている。
【００３４】図５は、本発明の第５の実施の形態のシュ
ミット・トリガ回路の構成を説明するブロック図で、フ
リップ・フロップ回路３０を、２つの２入力ＮＯＲ回路
３０１及び３０２と、反転回路１０２とにより構成した
例を示したものである。
ミット・トリガ回路の構成を説明するブロック図で、フ
リップ・フロップ回路３０を、２つの２入力ＮＯＲ回路
３０１及び３０２と、反転回路１０２とにより構成した
例を示したものである。
【００３５】図５において、第１の入力信号レベル判定
信号１０は、反転回路１０２を介して第１の２入力ＮＯ
Ｒ回路の入力の一方に入力され、第２の入力信号レベル
判定信号２０は、第２の２入力ＮＯＲ回路の入力の一方
に入力され、第１・第２のＮＯＲ回路の出力を互いに他
のＮＯＲ回路の他方の入力に接続して構成している。そ
して、第２のＮＯＲ回路３０２の出力を出力信号５とし
ている。このフリップ・フロップ回路３０は、前述した
フリップ・フロップ回路３と同じ動作をする。
信号１０は、反転回路１０２を介して第１の２入力ＮＯ
Ｒ回路の入力の一方に入力され、第２の入力信号レベル
判定信号２０は、第２の２入力ＮＯＲ回路の入力の一方
に入力され、第１・第２のＮＯＲ回路の出力を互いに他
のＮＯＲ回路の他方の入力に接続して構成している。そ
して、第２のＮＯＲ回路３０２の出力を出力信号５とし
ている。このフリップ・フロップ回路３０は、前述した
フリップ・フロップ回路３と同じ動作をする。
【００３６】また、これらのシュミット・トリガ回路
は、ｐチャネル・トランジスタとｎチャネル・トランジ
スタとにより構成するようにしているので、通常のＣＭ
ＯＳプロセスを適用することにより製造することができ
ることはいうまでもない。
は、ｐチャネル・トランジスタとｎチャネル・トランジ
スタとにより構成するようにしているので、通常のＣＭ
ＯＳプロセスを適用することにより製造することができ
ることはいうまでもない。
【００３７】
【発明の効果】以上のように、本発明のシュミット・ト
リガ回路は、しきい値電圧の異なる２つの反転増幅回路
の各々の負荷ＭＯＳトランジスタのゲートに、互いに他
の反転増幅回路の出力信号の反転信号を供給するように
構成したので、入力信号が定常状態のときには電流が流
れず、消費電力を削減することができるという効果があ
る。
リガ回路は、しきい値電圧の異なる２つの反転増幅回路
の各々の負荷ＭＯＳトランジスタのゲートに、互いに他
の反転増幅回路の出力信号の反転信号を供給するように
構成したので、入力信号が定常状態のときには電流が流
れず、消費電力を削減することができるという効果があ
る。
【００３８】また、しきい値電圧は、各々１個のトラン
ジスタにより設定されるので、製造条件によるバラツキ
や、トランジスタの特性のバラツキの影響が少なくな
り、ヒステリシス特性を向上することができるという効
果がある。
ジスタにより設定されるので、製造条件によるバラツキ
や、トランジスタの特性のバラツキの影響が少なくな
り、ヒステリシス特性を向上することができるという効
果がある。
【図１】本発明の第１の実施の形態のシュミット・トリ
ガ回路の構成を説明するブロック図である。
ガ回路の構成を説明するブロック図である。
【図２】本発明の第２の実施の形態のシュミット・トリ
ガ回路の構成を説明するブロック図である。
ガ回路の構成を説明するブロック図である。
【図３】本発明の第３の実施の形態のシュミット・トリ
ガ回路の構成を説明するブロック図である。
ガ回路の構成を説明するブロック図である。
【図４】本発明の第４の実施の形態のシュミット・トリ
ガ回路の構成を説明するブロック図である。
ガ回路の構成を説明するブロック図である。
【図５】本発明の第５の実施の形態のシュミット・トリ
ガ回路の構成を説明するブロック図である。
ガ回路の構成を説明するブロック図である。
【図６】従来の第１のシュミット・トリガ回路の構成を
説明するブロック図である。
説明するブロック図である。
【図７】従来の第２のシュミット・トリガ回路の構成を
説明するブロック図である。
説明するブロック図である。
【図８】本発明によるシュミット・トリガ回路の動作を
説明するタイム・チャートである。
説明するタイム・チャートである。
【図９】入力信号レベルの区分により、本発明のシュミ
ット・トリガ回路の各部の状態を説明する図である。
ット・トリガ回路の各部の状態を説明する図である。
１、２ 反転増幅回路 ３、３０ フリップ・フロップ回路 ４ 入力信号 ５ 出力信号 １０ 第１の入力信号レベル判定信号 １１ 第１のｐチャネル・トランジスタ １２ 第１の能動負荷ｎチャネル・トランジスタ １３ 第３のｐチャネル・トランジスタ １４ 第４のｎチャネル・トランジスタ ２０ 第２の入力信号レベル判定信号 ２１ 第２のｎチャネル・トランジスタ ２２ 第２の能動負荷ｐチャネル・トランジスタ ２３ 第３のｎチャネル・トランジスタ ２４ 第４のｐチャネル・トランジスタ ３１ 第１の２入力ＮＡＮＤ回路 ３２ 第２の２入力ＮＡＮＤ回路 １０１、１０２、２０１、２０２ 反転回路 ３０１ 第１の２入力ＮＯＲ回路 ３０２ 第２の２入力ＮＯＲ回路 ６１１、６１２、６１３、６１４ ＣＭＯＳインバー
タ ６１８ Ｒ／Ｓフリップ・フロップ回路 ７１３、７１４ インバータ ７１７、７１８ ポリシリコン高抵抗素子
タ ６１８ Ｒ／Ｓフリップ・フロップ回路 ７１３、７１４ インバータ ７１７、７１８ ポリシリコン高抵抗素子
Claims (7)
- 【請求項１】 ソースを電源電位側に接続し、しきい値
電圧レベルを高く設定した第１のｐチャネル・トランジ
スタと、ソースを接地電位側に接続した第１の負荷ｎチ
ャネル・トランジスタとを備え、前記第１のｐチャネル
及び負荷ｎチャネル・トランジスタのドレイン同士を接
続し、前記第１のｐチャネル・トランジスタのゲートに
は入力信号を供給接続して、前記第１のｐチャネル・ト
ランジスタのドレイン側から、第１の入力信号レベル判
定信号を出力する第１の反転増幅回路と、ソースを接地
電位側に接続し、しきい値電圧レベルを低く設定した第
２のｎチャネル・トランジスタと、ソースを電源電位側
に接続した第２の負荷ｐチャネル・トランジスタとを備
え、前記第２のｎチャネル及び負荷ｐチャネル・トラン
ジスタのドレイン同士を接続し、前記第２のｎチャネル
・トランジスタのゲートには前記入力信号を供給接続し
て、前記第２のｎチャネル・トランジスタのドレイン側
から、第２の入力信号レベル判定信号を出力する第２の
反転増幅回路と、前記第１の入力信号レベル判定信号を
一方の入力とし、前記第２の入力信号レベル判定信号を
他方の入力とするフリップ・フロップ回路とを備え、前
記フリップ・フロップ回路の出力を出力信号とし、前記
第１の負荷ｎチャネル・トランジスタのゲートには、前
記第２の入力信号レベル判定信号の反転信号を供給接続
し、前記第２の負荷ｐチャネル・トランジスタのゲート
には、前記第１の入力信号レベル判定信号の反転信号を
供給接続したことを特徴とするシュミット・トリガ回
路。 - 【請求項２】 請求項１記載のシュミット・トリガ回路
において、前記第１のｐチャネル・トランジスタと電源
電位側との間に挿入した、ゲートを接地電位に接続した
第３のｐチャネル・トランジスタと、前記第２のｎチャ
ネル・トランジスタと接地電位側との間に挿入した、ゲ
ートを電源電位に接続した第３のｎチャネル・トランジ
スタとを備えるように構成し、前記第３のｐチャネル・
トランジスタ及びｎチャネル・トランジスタが、前記第
１のｐチャネル・トランジスタ及び第２のｎチャネル・
トランジスタのしきい値電圧を調整する低抵抗負荷トラ
ンジスタであることを特徴とするシュミット・トリガ回
路。 - 【請求項３】 請求項１記載のシュミット・トリガ回路
において、前記第１の負荷ｎチャネル・トランジスタと
接地電位側との間に挿入した、ゲートを電源電位に接続
した第４のｎチャネル・トランジスタと、前記第２の負
荷ｐチャネル・トランジスタと電源電位側との間に挿入
した、ゲートを接地電位に接続した第４のｐチャネル・
トランジスタとを備えるように構成し、前記第４のｎチ
ャネル・トランジスタ及びｐチャネル・トランジスタ
が、前記第１の負荷ｎチャネル・トランジスタ及び第２
の負荷ｐチャネル・トランジスタに流れる電流を制限す
る高抵抗負荷トランジスタであることを特徴とするシュ
ミット・トリガ回路。 - 【請求項４】 請求項１記載のシュミット・トリガ回路
において、しきい値電圧調整用の低抵抗負荷トランジス
タである前記第３のｐチャネル・トランジスタ及びｎチ
ャネル・トランジスタと、電流制限用の高抵抗負荷トラ
ンジスタである前記第４のｎチャネル・トランジスタ及
びｐチャネル・トランジスタとをすべて備えるように構
成したことを特徴とするシュミット・トリガ回路。 - 【請求項５】 前記のフリップ・フロップ回路が、第１
と第２の２つの２入力ＮＡＮＤ回路と、第１の反転回路
とを備え、前記第１の入力信号レベル判定信号が前記第
１の２入力ＮＡＮＤ回路の一方の入力に入力され、前記
第２の入力信号レベル判定信号が前記第１の反転回路を
介して前記第２の２入力ＮＡＮＤ回路の一方の入力に入
力され、前記第１の２入力ＮＡＮＤ回路の出力を前記の
出力信号とするとともに、前記第２の２入力ＮＡＮＤ回
路の他方の入力に入力し、前記第２の２入力ＮＡＮＤ回
路の出力を前記第１の２入力ＮＡＮＤ回路の他方の入力
に入力するように構成したことを特徴とする請求項１、
２、３または４記載のシュミット・トリガ回路。 - 【請求項６】 前記のフリップ・フロップ回路が、第１
と第２の２つの２入力ＮＯＲ回路と、第２の反転回路と
を備え、前記第１の入力信号レベル判定信号が前記第２
の反転回路を介して前記第１の２入力ＮＯＲ回路の一方
の入力に入力され、前記第２の入力信号レベル判定信号
が前記第２の２入力ＮＯＲ回路の一方の入力に入力さ
れ、前記第２の２入力ＮＯＲ回路の出力を前記の出力信
号とするとともに、前記第１の２入力ＮＯＲ回路の他方
の入力に入力し、前記第１の２入力ＮＯＲ回路の出力を
前記第２の２入力ＮＯＲ回路の他方の入力に入力するよ
うに構成したことを特徴とする請求項１、２、３または
４記載のシュミット・トリガ回路。 - 【請求項７】 ＣＭＯＳプロセスにより製造するように
したことを特徴とする請求項１、２、３、４、５または
６記載のシュミット・トリガ回路。
Priority Applications (2)
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|---|---|---|---|
| JP2000030444A JP3502320B2 (ja) | 2000-02-08 | 2000-02-08 | シュミット・トリガ回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000030444A JP3502320B2 (ja) | 2000-02-08 | 2000-02-08 | シュミット・トリガ回路 |
Publications (2)
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|---|---|---|---|
| JP2000030444A Expired - Fee Related JP3502320B2 (ja) | 2000-02-08 | 2000-02-08 | シュミット・トリガ回路 |
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| JP (1) | JP3502320B2 (ja) |
Cited By (1)
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|---|---|---|---|---|
| JP2015037265A (ja) * | 2013-08-14 | 2015-02-23 | ラピスセミコンダクタ株式会社 | 半導体装置、および、電源制御方法 |
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|---|---|---|---|---|
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| US7023238B1 (en) | 2004-01-07 | 2006-04-04 | Altera Corporation | Input buffer with selectable threshold and hysteresis option |
| US6965251B1 (en) | 2004-02-18 | 2005-11-15 | Altera Corporation | Input buffer with hysteresis option |
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- 2000-02-08 JP JP2000030444A patent/JP3502320B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-07 US US09/778,441 patent/US6340907B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015037265A (ja) * | 2013-08-14 | 2015-02-23 | ラピスセミコンダクタ株式会社 | 半導体装置、および、電源制御方法 |
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| US20010011915A1 (en) | 2001-08-09 |
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