JPH0746108A - Ｃｍｏｓアナログスイッチ - Google Patents
ＣｍｏｓアナログスイッチInfo
- Publication number
- JPH0746108A JPH0746108A JP5186290A JP18629093A JPH0746108A JP H0746108 A JPH0746108 A JP H0746108A JP 5186290 A JP5186290 A JP 5186290A JP 18629093 A JP18629093 A JP 18629093A JP H0746108 A JPH0746108 A JP H0746108A
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- JP
- Japan
- Prior art keywords
- input terminal
- signal input
- gate
- potential
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】 最高電位と最低電位との差が小さい場合にオ
ン抵抗が極めて大きくなってしまうか非導通状態になっ
てしまうことなく、低電源電圧でも安定に動作するＣＭ
ＯＳアナログスイッチを提供する。 【構成】 ＮＭＯＳトランジスタをゲート，ソース，バ
ックゲート同士がそれぞれ共通接続された第１及び第２
のＮＭＯＳトランジスタ５，６で構成し、共通接続され
たソースとバックゲートとをさらに接続し、第１のＮＭ
ＯＳトランジスタ５のドレインをアナログ信号入力端子
１に、第２のＮＭＯＳトランジスタ６のドレインをアナ
ログ信号出力端子２に、共通接続されたゲートを第１の
制御信号入力端子３にそれぞれ接続する。
ン抵抗が極めて大きくなってしまうか非導通状態になっ
てしまうことなく、低電源電圧でも安定に動作するＣＭ
ＯＳアナログスイッチを提供する。 【構成】 ＮＭＯＳトランジスタをゲート，ソース，バ
ックゲート同士がそれぞれ共通接続された第１及び第２
のＮＭＯＳトランジスタ５，６で構成し、共通接続され
たソースとバックゲートとをさらに接続し、第１のＮＭ
ＯＳトランジスタ５のドレインをアナログ信号入力端子
１に、第２のＮＭＯＳトランジスタ６のドレインをアナ
ログ信号出力端子２に、共通接続されたゲートを第１の
制御信号入力端子３にそれぞれ接続する。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ（相補型金属酸
化膜半導体素子）を用いたＣＭＯＳアナログスイッチに
関する。
化膜半導体素子）を用いたＣＭＯＳアナログスイッチに
関する。
【０００２】
【従来の技術】図２は従来のＣＭＯＳアナログスイッチ
の構成回路図を示したものである。ＰＭＯＳＦＥＴ７と
ＮＭＯＳＦＥＴ１１のソース及びドレインがそれぞれ共
通接続されソースはアナログ信号入力端子１にドレイン
はアナログ信号出力端子２にそれぞれ接続される。また
ＰＭＯＳＦＥＴ７のゲートは第２の制御信号入力端子４
にＮＭＯＳＦＥＴ１１のゲートは第１の制御信号入力端
子３に接続される。ＮＭＯＳＦＥＴ１１のバックゲー
ト、即ちＰ−ウエル層は最低電位ＶＳＳに、ＰＭＯＳＦ
ＥＴ７のバックゲート、即ちシリコン基板は最高電位Ｖ
ＤＤにそれぞれ接続される。第２の制御信号入力端子４
には第１の制御信号入力端子３に供給される信号を反転
した信号が与えられる。
の構成回路図を示したものである。ＰＭＯＳＦＥＴ７と
ＮＭＯＳＦＥＴ１１のソース及びドレインがそれぞれ共
通接続されソースはアナログ信号入力端子１にドレイン
はアナログ信号出力端子２にそれぞれ接続される。また
ＰＭＯＳＦＥＴ７のゲートは第２の制御信号入力端子４
にＮＭＯＳＦＥＴ１１のゲートは第１の制御信号入力端
子３に接続される。ＮＭＯＳＦＥＴ１１のバックゲー
ト、即ちＰ−ウエル層は最低電位ＶＳＳに、ＰＭＯＳＦ
ＥＴ７のバックゲート、即ちシリコン基板は最高電位Ｖ
ＤＤにそれぞれ接続される。第２の制御信号入力端子４
には第１の制御信号入力端子３に供給される信号を反転
した信号が与えられる。
【０００３】ここで第１の制御信号入力端子３にＶＤＤ
の電位が与えられるとＮＭＯＳＦＥＴ１１のゲート電位
はＶＤＤとなり、ＮＭＯＳＦＥＴ１１は導通状態とな
る。同時に第２の制御信号入力端子４にＶＳＳの電位が
与えられるとＰＭＯＳＦＥＴ７のゲート電位がＶＳＳと
なり、ＰＭＯＳＦＥＴ７も導通状態となる。従って第１
の制御信号入力端子３にＶＤＤの電位、第２の制御信号
入力端子４にＶＳＳの電位が与えられるとこのアナログ
スイッチは導通状態となり、アナログ信号入力端子１か
らアナログ信号出力端子２へ信号が伝達される。
の電位が与えられるとＮＭＯＳＦＥＴ１１のゲート電位
はＶＤＤとなり、ＮＭＯＳＦＥＴ１１は導通状態とな
る。同時に第２の制御信号入力端子４にＶＳＳの電位が
与えられるとＰＭＯＳＦＥＴ７のゲート電位がＶＳＳと
なり、ＰＭＯＳＦＥＴ７も導通状態となる。従って第１
の制御信号入力端子３にＶＤＤの電位、第２の制御信号
入力端子４にＶＳＳの電位が与えられるとこのアナログ
スイッチは導通状態となり、アナログ信号入力端子１か
らアナログ信号出力端子２へ信号が伝達される。
【０００４】次に第１の制御信号入力端子３にＶＳＳの
電位が与えられるとＮＭＯＳＦＥＴ１１はゲート電圧が
ＶＳＳ電位となるため非導通状態となる。同時に第２の
制御信号入力端子４にＶＤＤの電位が与えられるとＰＭ
ＯＳＦＥＴ７のゲート電圧がＶＤＤ電位となるためＰＭ
ＯＳＦＥＴ７も非導通状態となる。従って第１の制御信
号入力端子３にＶＳＳ電位が与えられ第２の制御信号入
力端子４にＶＤＤ電位が与えられるとこのアナログスイ
ッチは非導通状態となる。
電位が与えられるとＮＭＯＳＦＥＴ１１はゲート電圧が
ＶＳＳ電位となるため非導通状態となる。同時に第２の
制御信号入力端子４にＶＤＤの電位が与えられるとＰＭ
ＯＳＦＥＴ７のゲート電圧がＶＤＤ電位となるためＰＭ
ＯＳＦＥＴ７も非導通状態となる。従って第１の制御信
号入力端子３にＶＳＳ電位が与えられ第２の制御信号入
力端子４にＶＤＤ電位が与えられるとこのアナログスイ
ッチは非導通状態となる。
【０００５】
【発明が解決しようとする課題】しかしこのＣＭＯＳア
ナログスイッチは導通時の抵抗（以下オン抵抗という）
がアナログ信号入力端子１からアナログ信号出力端子２
へ伝送されるアナログ信号の電位ＶA によって大きく変
化する。特に最高電位ＶＤＤと最低電位ＶＳＳとの差が
小さい場合にはＰＭＯＳＦＥＴ７のオン抵抗とＮＭＯＳ
ＦＥＴ１１のオン抵抗とが共に大きくなり、並列接続さ
れた両ＭＯＳＦＥＴによるスイッチのオン抵抗が極めて
大きくなるアナログ信号電位ＶA が存在してしまう。
ナログスイッチは導通時の抵抗（以下オン抵抗という）
がアナログ信号入力端子１からアナログ信号出力端子２
へ伝送されるアナログ信号の電位ＶA によって大きく変
化する。特に最高電位ＶＤＤと最低電位ＶＳＳとの差が
小さい場合にはＰＭＯＳＦＥＴ７のオン抵抗とＮＭＯＳ
ＦＥＴ１１のオン抵抗とが共に大きくなり、並列接続さ
れた両ＭＯＳＦＥＴによるスイッチのオン抵抗が極めて
大きくなるアナログ信号電位ＶA が存在してしまう。
【０００６】図３は従来のスイッチのオン抵抗ＲONを表
わす特性図である。縦軸はオン抵抗値を、横軸はスイッ
チのアナログ信号入力端子１に入力される電位ＶA をそ
れぞれ示している。ＲP1はＰＭＯＳＦＥＴ７のオン抵
抗，ＲN1はＮＭＯＳＦＥＴ１１のオン抵抗，ＲT1はこの
ＣＭＯＳスイッチの合成オン抵抗をそれぞれ表わしてい
る。
わす特性図である。縦軸はオン抵抗値を、横軸はスイッ
チのアナログ信号入力端子１に入力される電位ＶA をそ
れぞれ示している。ＲP1はＰＭＯＳＦＥＴ７のオン抵
抗，ＲN1はＮＭＯＳＦＥＴ１１のオン抵抗，ＲT1はこの
ＣＭＯＳスイッチの合成オン抵抗をそれぞれ表わしてい
る。
【０００７】ここでＮＭＯＳＦＥＴ１１は、ソース電位
ＶA が電位ＶＳＳに近い場合ゲート・ソース間電圧がＦ
ＥＴのしきい値電圧を十分越えオン抵抗は十分小さくな
るがソース電位ＶA が上昇するにつれてゲート・ソース
間電圧が減少してＦＥＴのしきい値に近づき、オン抵抗
が増大する。ここでソース電位ＶA が上昇するとＮＭＯ
ＳＦＥＴ１１のバックゲートはＶＳＳの電位に固定とな
っているためソースとバックゲートとの電位差すなわち
バックゲートバイアスが増大し前述したＦＥＴのしきい
値電圧自体が増大する。
ＶA が電位ＶＳＳに近い場合ゲート・ソース間電圧がＦ
ＥＴのしきい値電圧を十分越えオン抵抗は十分小さくな
るがソース電位ＶA が上昇するにつれてゲート・ソース
間電圧が減少してＦＥＴのしきい値に近づき、オン抵抗
が増大する。ここでソース電位ＶA が上昇するとＮＭＯ
ＳＦＥＴ１１のバックゲートはＶＳＳの電位に固定とな
っているためソースとバックゲートとの電位差すなわち
バックゲートバイアスが増大し前述したＦＥＴのしきい
値電圧自体が増大する。
【０００８】このためソース電位ＶA が上昇するとオン
抵抗は急激に増大する。同様にＰＭＯＳＦＥＴ７におい
てもソース電位ＶA が電位ＶＤＤに近いとゲート・ソー
ス間電圧ＦＥＴのしきい値電圧を十分越え、オン抵抗は
十分小さくなるがソース電位ＶA が下降するにつれてゲ
ート・ソース間電圧が減少してしきい値に近づくと共に
バックゲートバイアスが増大してしきい値が増大し、オ
ン抵抗が急激に増大する。従って従来のＣＭＯＳアナロ
グスイッチでは最高電位ＶＤＤと最低電位ＶＳＳとの差
が小さい場合にオン抵抗が極めて大きくなるか或いは非
導通状態になってしまうという問題点があった。
抵抗は急激に増大する。同様にＰＭＯＳＦＥＴ７におい
てもソース電位ＶA が電位ＶＤＤに近いとゲート・ソー
ス間電圧ＦＥＴのしきい値電圧を十分越え、オン抵抗は
十分小さくなるがソース電位ＶA が下降するにつれてゲ
ート・ソース間電圧が減少してしきい値に近づくと共に
バックゲートバイアスが増大してしきい値が増大し、オ
ン抵抗が急激に増大する。従って従来のＣＭＯＳアナロ
グスイッチでは最高電位ＶＤＤと最低電位ＶＳＳとの差
が小さい場合にオン抵抗が極めて大きくなるか或いは非
導通状態になってしまうという問題点があった。
【０００９】本発明は上述した最高電位と最低電位との
差が小さい場合にオン抵抗が極めて大きくなってしまう
か非導通状態になってしまうという問題点を解消するた
めになされたもので低電源電圧でも安定に動作するＣＭ
ＯＳアナログスイッチを提供する事を目的とする。
差が小さい場合にオン抵抗が極めて大きくなってしまう
か非導通状態になってしまうという問題点を解消するた
めになされたもので低電源電圧でも安定に動作するＣＭ
ＯＳアナログスイッチを提供する事を目的とする。
【００１０】
【課題を解決するための手段】本発明は、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタのソース及びドレイン
同士をそれぞれ共通接続し、前記ソースをアナログ信号
入力端子に、前記ドレインをアナログ信号出力端子に接
続し、前記ＮＭＯＳトランジスタのゲートを第１の制御
信号入力端子に、前記ＰＭＯＳトランジスタのゲートを
第２の制御信号入力端子に接続してなるＣＭＯＳアナロ
グスイッチにおいて、前記ＮＭＯＳトランジスタをゲー
ト，ソース，バックゲート同士がそれぞれ共通接続され
た第１及び第２のＮＭＯＳトランジスタで構成し、前記
共通接続されたソースとバックゲートとをさらに接続
し、前記第１のＮＭＯＳトランジスタのドレインを前記
アナログ信号入力端子に、前記第２のＮＭＯＳトランジ
スタのドレインを前記アナログ信号出力端子に、前記共
通接続されたゲートを前記第１の制御信号入力端子にそ
れぞれ接続したものである。
ンジスタとＮＭＯＳトランジスタのソース及びドレイン
同士をそれぞれ共通接続し、前記ソースをアナログ信号
入力端子に、前記ドレインをアナログ信号出力端子に接
続し、前記ＮＭＯＳトランジスタのゲートを第１の制御
信号入力端子に、前記ＰＭＯＳトランジスタのゲートを
第２の制御信号入力端子に接続してなるＣＭＯＳアナロ
グスイッチにおいて、前記ＮＭＯＳトランジスタをゲー
ト，ソース，バックゲート同士がそれぞれ共通接続され
た第１及び第２のＮＭＯＳトランジスタで構成し、前記
共通接続されたソースとバックゲートとをさらに接続
し、前記第１のＮＭＯＳトランジスタのドレインを前記
アナログ信号入力端子に、前記第２のＮＭＯＳトランジ
スタのドレインを前記アナログ信号出力端子に、前記共
通接続されたゲートを前記第１の制御信号入力端子にそ
れぞれ接続したものである。
【００１１】
【作用】本発明では２個のＮＭＯＳＦＥＴのソースとバ
ックゲートとを全て共通接続し第１のＦＥＴのドレイン
を系の入力端子に、第２のドレインを系の出力端子に接
続して１個のＰＭＯＳＦＥＴのソースを系の入力端子
に、ドレインを系の出力端子に接続した構成を採用して
いる。従ってＮＭＯＳＦＥＴにおいてバックゲートバイ
アス効果が発生しない。従って最高電位と最低電位との
差が小さい場合にもスイッチのオン抵抗があまり大きく
ならない。
ックゲートとを全て共通接続し第１のＦＥＴのドレイン
を系の入力端子に、第２のドレインを系の出力端子に接
続して１個のＰＭＯＳＦＥＴのソースを系の入力端子
に、ドレインを系の出力端子に接続した構成を採用して
いる。従ってＮＭＯＳＦＥＴにおいてバックゲートバイ
アス効果が発生しない。従って最高電位と最低電位との
差が小さい場合にもスイッチのオン抵抗があまり大きく
ならない。
【００１２】
【実施例】図１は本発明の一実施例にかかるＣＭＯＳア
ナログスイッチの構成回路図を示したものである。本発
明では２つのＮＭＯＳトランジスタと１つのＰＭＯＳト
ランジスタとを用いて回路を構成する。第１のＮＭＯＳ
ＦＥＴ５のドレインＤはアナログ信号入力端子１に接続
され、ゲートＧは第１の制御信号入力端子３に接続され
る。そしてソースＳとバックゲートＢ（即ちＰ−ウエ
ル）とは共に第２のＮＭＯＳＦＥＴ６のソースＳとバッ
クゲートＢとに共通接続される。
ナログスイッチの構成回路図を示したものである。本発
明では２つのＮＭＯＳトランジスタと１つのＰＭＯＳト
ランジスタとを用いて回路を構成する。第１のＮＭＯＳ
ＦＥＴ５のドレインＤはアナログ信号入力端子１に接続
され、ゲートＧは第１の制御信号入力端子３に接続され
る。そしてソースＳとバックゲートＢ（即ちＰ−ウエ
ル）とは共に第２のＮＭＯＳＦＥＴ６のソースＳとバッ
クゲートＢとに共通接続される。
【００１３】第２のＮＭＯＳＦＥＴ６のドレインＤはア
ナログ信号出力端子２に接続され、ゲートＧは第１の制
御信号入力端子３に接続される。ＰＭＯＳＦＥＴ７のソ
ースＳはアナログ信号入力端子１に接続され、ゲートＧ
は第２の制御信号入力端子４に接続され、ドレインＤは
アナログ信号出力端子２に接続され、バックゲートＢは
最高電位ＶＤＤに接続される。第２の制御信号入力端子
４に入力される制御信号は第１の制御信号入力端子３に
入力される制御信号を反転した信号として与えられる。
ナログ信号出力端子２に接続され、ゲートＧは第１の制
御信号入力端子３に接続される。ＰＭＯＳＦＥＴ７のソ
ースＳはアナログ信号入力端子１に接続され、ゲートＧ
は第２の制御信号入力端子４に接続され、ドレインＤは
アナログ信号出力端子２に接続され、バックゲートＢは
最高電位ＶＤＤに接続される。第２の制御信号入力端子
４に入力される制御信号は第１の制御信号入力端子３に
入力される制御信号を反転した信号として与えられる。
【００１４】第１の制御信号入力端子３にＶＤＤの電位
が与えられると第１のＮＭＯＳＦＥＴ５及び第２のＮＭ
ＯＳＦＥＴ６のゲート電圧はＶＤＤ電位となる。ここで
第１のＮＭＯＳＦＥＴ５及び第２のＮＭＯＳＦＥＴ６の
しきい値電圧がほぼ等しいとして、これをＶTN（ＶTN＞
０）とするとアナログ信号入力端子１の電位ＶA がＶA
＜ＶＤＤ−ＶTNの時、第１のＮＭＯＳＦＥＴ５及び第２
のＮＭＯＳＦＥＴ６は導通状態となる。同時に第２の制
御信号入力端子４にＶＳＳ電位（ＶＤＤ電位の反転電
位）が与えられるとＰＭＯＳＦＥＴ７のゲート電圧はＶ
ＳＳ電位となる。ここでＰＭＯＳＦＥＴ７のしきい値を
ＶTP（ＶTP＜０）とすると電位ＶA がＶA＞ＶＳＳ−Ｖ
TPの時にＰＭＯＳＦＥＴ７は導通状態となる。すなわち
第１の制御信号入力端子３にＶＤＤ電位が与えられ第２
の制御信号入力端子４にＶＳＳ電位が与えられると、こ
のＣＭＯＳアナログスイッチは導通状態となる。
が与えられると第１のＮＭＯＳＦＥＴ５及び第２のＮＭ
ＯＳＦＥＴ６のゲート電圧はＶＤＤ電位となる。ここで
第１のＮＭＯＳＦＥＴ５及び第２のＮＭＯＳＦＥＴ６の
しきい値電圧がほぼ等しいとして、これをＶTN（ＶTN＞
０）とするとアナログ信号入力端子１の電位ＶA がＶA
＜ＶＤＤ−ＶTNの時、第１のＮＭＯＳＦＥＴ５及び第２
のＮＭＯＳＦＥＴ６は導通状態となる。同時に第２の制
御信号入力端子４にＶＳＳ電位（ＶＤＤ電位の反転電
位）が与えられるとＰＭＯＳＦＥＴ７のゲート電圧はＶ
ＳＳ電位となる。ここでＰＭＯＳＦＥＴ７のしきい値を
ＶTP（ＶTP＜０）とすると電位ＶA がＶA＞ＶＳＳ−Ｖ
TPの時にＰＭＯＳＦＥＴ７は導通状態となる。すなわち
第１の制御信号入力端子３にＶＤＤ電位が与えられ第２
の制御信号入力端子４にＶＳＳ電位が与えられると、こ
のＣＭＯＳアナログスイッチは導通状態となる。
【００１５】次に第１の制御信号入力端子３にＶＳＳ電
位が与えられると第１のＮＭＯＳＦＥＴ５及び第２のＮ
ＭＯＳＦＥＴ６のゲート電圧はＶＳＳ電位となり、第１
のＮＭＯＳＦＥＴ５及び第２のＮＭＯＳＦＥＴ６は非導
通状態となる。同時に第２の制御信号入力端子４にＶＤ
Ｄ電位が与えられるとＰＭＯＳＦＥＴ７のゲート電圧は
ＶＤＤ電位となりＰＭＯＳＦＥＴ７は非導通状態とな
る。すなわち第１の制御信号入力端子３にＶＳＳ電位が
与えられ第２の制御信号入力端子４にＶＤＤ電位が与え
られると、このＣＭＯＳアナログスイッチは非導通状態
となる。
位が与えられると第１のＮＭＯＳＦＥＴ５及び第２のＮ
ＭＯＳＦＥＴ６のゲート電圧はＶＳＳ電位となり、第１
のＮＭＯＳＦＥＴ５及び第２のＮＭＯＳＦＥＴ６は非導
通状態となる。同時に第２の制御信号入力端子４にＶＤ
Ｄ電位が与えられるとＰＭＯＳＦＥＴ７のゲート電圧は
ＶＤＤ電位となりＰＭＯＳＦＥＴ７は非導通状態とな
る。すなわち第１の制御信号入力端子３にＶＳＳ電位が
与えられ第２の制御信号入力端子４にＶＤＤ電位が与え
られると、このＣＭＯＳアナログスイッチは非導通状態
となる。
【００１６】最高電位ＶＤＤと最低電位ＶＳＳとの差が
小さい場合のスイッチのオン抵抗ＲONの状態を図４に示
す。縦軸及び横軸の関係は図３に示す特性図と同様であ
る。ＲP2はＰＭＯＳＦＥＴ７のオン抵抗であり、図３に
示すオン抵抗ＲP1と同一の抵抗値を示す。ＲN2は第１の
ＮＭＯＳＦＥＴ５及び第２のＮＭＯＳＦＥＴ６のオン抵
抗の和を示す。第１のＮＭＯＳＦＥＴ５及び第２のＮＭ
ＯＳＦＥＴ６のバックゲートＢはソースＳに接続されて
いるので導通状態においてバックゲートＢの電位はＶA
となりバックゲートバイアス効果は発生しない。すなわ
ち第１のＮＭＯＳＦＥＴ５及び第２のＮＭＯＳＦＥＴ６
のしきい値ＶTNは電位ＶA の値に依存しないことにな
る。
小さい場合のスイッチのオン抵抗ＲONの状態を図４に示
す。縦軸及び横軸の関係は図３に示す特性図と同様であ
る。ＲP2はＰＭＯＳＦＥＴ７のオン抵抗であり、図３に
示すオン抵抗ＲP1と同一の抵抗値を示す。ＲN2は第１の
ＮＭＯＳＦＥＴ５及び第２のＮＭＯＳＦＥＴ６のオン抵
抗の和を示す。第１のＮＭＯＳＦＥＴ５及び第２のＮＭ
ＯＳＦＥＴ６のバックゲートＢはソースＳに接続されて
いるので導通状態においてバックゲートＢの電位はＶA
となりバックゲートバイアス効果は発生しない。すなわ
ち第１のＮＭＯＳＦＥＴ５及び第２のＮＭＯＳＦＥＴ６
のしきい値ＶTNは電位ＶA の値に依存しないことにな
る。
【００１７】従ってアナログ信号入力電位ＶA が上昇し
ても第１のＮＭＯＳＦＥＴ５と第２のＮＭＯＳＦＥＴ６
のオン抵抗は急激には増大しない。そのためこのスイッ
チの合成されたオン抵抗ＲT2は図３に示す従来のスイッ
チのオン抵抗ＲT1に比べて平坦な特性を持つ。すなわち
最高電位ＶＤＤと最低電位ＶＳＳとの差が小さい場合に
も良好なオン抵抗ＲONを持つＣＭＯＳアナログスイッチ
が実現できる。
ても第１のＮＭＯＳＦＥＴ５と第２のＮＭＯＳＦＥＴ６
のオン抵抗は急激には増大しない。そのためこのスイッ
チの合成されたオン抵抗ＲT2は図３に示す従来のスイッ
チのオン抵抗ＲT1に比べて平坦な特性を持つ。すなわち
最高電位ＶＤＤと最低電位ＶＳＳとの差が小さい場合に
も良好なオン抵抗ＲONを持つＣＭＯＳアナログスイッチ
が実現できる。
【００１８】
【発明の効果】以上詳細に説明したように本発明では２
個のＮＭＯＳＦＥＴを用いソースとバックゲートとを全
て共通接続して第１のＮＭＯＳＦＥＴのドレインを系の
入力端子に、第２のＮＭＯＳＦＥＴのドレインを系の出
力端子に接続した構成を採用したためＮＭＯＳＦＥＴに
おいてバックゲートバイアス効果が発生しない。従って
最高電位と最低電位との差が小さい場合でもスイッチの
オン抵抗があまり大きくならないという利点がある。
個のＮＭＯＳＦＥＴを用いソースとバックゲートとを全
て共通接続して第１のＮＭＯＳＦＥＴのドレインを系の
入力端子に、第２のＮＭＯＳＦＥＴのドレインを系の出
力端子に接続した構成を採用したためＮＭＯＳＦＥＴに
おいてバックゲートバイアス効果が発生しない。従って
最高電位と最低電位との差が小さい場合でもスイッチの
オン抵抗があまり大きくならないという利点がある。
【図１】本発明の一実施例に係るＣＭＯＳアナログスイ
ッチの構成回路図。
ッチの構成回路図。
【図２】従来のＣＭＯＳアナログスイッチの構成回路
図。
図。
【図３】従来のスイッチのオン抵抗ＲONの変化を示す特
性図。
性図。
【図４】本発明のスイッチのオン抵抗ＲONの変化を示す
特性図。
特性図。
【符号の説明】 １ アナログ信号入力端子 ２ アナログ信号出力端子 ３ 第１の制御信号入力端子 ４ 第２の制御信号入力端子 ５ 第１のＮＭＯＳＦＥＴ ６ 第２のＮＭＯＳＦＥＴ ７ ＰＭＯＳＦＥＴ Ｓ ソース Ｇ ゲート Ｄ ドレイン Ｂ バックゲート
Claims (1)
- 【請求項１】 ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのソース及びドレイン同士をそれぞれ共通接続
し、前記ソースをアナログ信号入力端子に、前記ドレイ
ンをアナログ信号出力端子に接続し、前記ＮＭＯＳトラ
ンジスタのゲートを第１の制御信号入力端子に、前記Ｐ
ＭＯＳトランジスタのゲートを第２の制御信号入力端子
に接続してなるＣＭＯＳアナログスイッチにおいて、 前記ＮＭＯＳトランジスタをゲート，ソース，バックゲ
ート同士がそれぞれ共通接続された第１及び第２のＮＭ
ＯＳトランジスタで構成し、 前記共通接続されたソースとバックゲートとをさらに接
続し、 前記第１のＮＭＯＳトランジスタのドレインを前記アナ
ログ信号入力端子に、前記第２のＮＭＯＳトランジスタ
のドレインを前記アナログ信号出力端子に、前記共通接
続されたゲートを前記第１の制御信号入力端子にそれぞ
れ接続した事を特徴とするＣＭＯＳアナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186290A JPH0746108A (ja) | 1993-07-28 | 1993-07-28 | Ｃｍｏｓアナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186290A JPH0746108A (ja) | 1993-07-28 | 1993-07-28 | Ｃｍｏｓアナログスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746108A true JPH0746108A (ja) | 1995-02-14 |
Family
ID=16185730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5186290A Pending JPH0746108A (ja) | 1993-07-28 | 1993-07-28 | Ｃｍｏｓアナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746108A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046622A (en) * | 1997-07-16 | 2000-04-04 | Telefonaktiebolaget Lm Ericsson | Electronic analogue switch |
| CN105680841A (zh) * | 2015-12-29 | 2016-06-15 | 龙迅半导体（合肥）股份有限公司 | 开关模块及其控制方法 |
| CN108832921A (zh) * | 2018-09-03 | 2018-11-16 | 北方电子研究院安徽有限公司 | 一种消除衬底偏置效应的模拟开关控制电路 |
-
1993
- 1993-07-28 JP JP5186290A patent/JPH0746108A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046622A (en) * | 1997-07-16 | 2000-04-04 | Telefonaktiebolaget Lm Ericsson | Electronic analogue switch |
| CN105680841A (zh) * | 2015-12-29 | 2016-06-15 | 龙迅半导体（合肥）股份有限公司 | 开关模块及其控制方法 |
| CN105680841B (zh) * | 2015-12-29 | 2018-05-08 | 龙迅半导体（合肥）股份有限公司 | 开关模块及其控制方法 |
| CN108832921A (zh) * | 2018-09-03 | 2018-11-16 | 北方电子研究院安徽有限公司 | 一种消除衬底偏置效应的模拟开关控制电路 |
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