JPS5823010B2 - 差動増幅装置 - Google Patents
差動増幅装置Info
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- JPS5823010B2 JPS5823010B2 JP51020183A JP2018376A JPS5823010B2 JP S5823010 B2 JPS5823010 B2 JP S5823010B2 JP 51020183 A JP51020183 A JP 51020183A JP 2018376 A JP2018376 A JP 2018376A JP S5823010 B2 JPS5823010 B2 JP S5823010B2
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- transistor
- field effect
- gate
- differential amplifier
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45695—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedforward means
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- H—ELECTRICITY
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は高い共通モードの阻止特性（ｈｉｇｈｃｏｍｍ
ｏｎ ｍｏｄｅ ｒｅｊｅｃｔｉｏｎ ｃｈａｒａｃｆ
ｅｒｉｓ−ｔｉｃｓ）を示す高性能、高利得の差動増幅
装置に関し、更に詳細には集積化されたチップ上にＭＯ
８電界効果技法、特にエンハンス型及びデプリーション
型の両方の型の装置を用いる大規模集積回路として製造
された増幅装置に関する。
ｏｎ ｍｏｄｅ ｒｅｊｅｃｔｉｏｎ ｃｈａｒａｃｆ
ｅｒｉｓ−ｔｉｃｓ）を示す高性能、高利得の差動増幅
装置に関し、更に詳細には集積化されたチップ上にＭＯ
８電界効果技法、特にエンハンス型及びデプリーション
型の両方の型の装置を用いる大規模集積回路として製造
された増幅装置に関する。
数多くの電子的システムがＭＯ８電界効果トランジスタ
を用いた大規模集積回路として製造されている。
を用いた大規模集積回路として製造されている。
この回路技法はＰチャネル及びＮチャネル装置並びにデ
プリーション型及びエンハンス型装置の利用を含む。
プリーション型及びエンハンス型装置の利用を含む。
しかしながら、大部分では、エンハンス型Ｉ・ランジス
タがＰチャネル構成で用いられている。
タがＰチャネル構成で用いられている。
ＭＯ８電界効果トランジスタはデジタル・スイッチ及び
増幅装置に広く用いられるが、成功の程度が異なってい
る。
増幅装置に広く用いられるが、成功の程度が異なってい
る。
しかし大規模集積回路として製造される高性能、高利得
をもつ増幅装置を実現する回路に関する必要性はなおも
存在している。
をもつ増幅装置を実現する回路に関する必要性はなおも
存在している。
特にＭＯ８電界効果トランジスタにより構成され、高性
能、高利得を示すスイッチング時間の速い増幅装置が要
求されている。
能、高利得を示すスイッチング時間の速い増幅装置が要
求されている。
従って、本発明の目的は、高い共通モードの阻止を行う
高性能、高利得の双チャネル差動増幅装置を提供するに
ある。
高性能、高利得の双チャネル差動増幅装置を提供するに
ある。
本発明の他の目的は、先行技術のＬＳＩ回路に比べてス
イッチング時間の速い増幅装置を提供するにある。
イッチング時間の速い増幅装置を提供するにある。
本発明の更に他の目的は、エンハンス型及びデプリーシ
ョン型装置の両方を用いる差動増幅装置を提供するにあ
る。
ョン型装置の両方を用いる差動増幅装置を提供するにあ
る。
本発明の目的は、双チャネル差動増幅装置により達成さ
れ、ここでは夫々のチャネルが１個のデプリーション型
と１個のエンハンス型の電界効果トランジスタを含み、
夫々の装置のドレインとソースは、ドレイン電圧供給端
子とソース供給電圧の間に直列に接続された状態にある
。
れ、ここでは夫々のチャネルが１個のデプリーション型
と１個のエンハンス型の電界効果トランジスタを含み、
夫々の装置のドレインとソースは、ドレイン電圧供給端
子とソース供給電圧の間に直列に接続された状態にある
。
上記差動増幅装置の２つの出力はトランジスタ装置の共
通接続点から取出される。
通接続点から取出される。
上記差動増幅装置に対する２つの入力端子は交差−接続
された１方のエンハンス型装置のケート及び１方のデプ
リーション型装置のゲートに夫々電気的に接続されてい
る。
された１方のエンハンス型装置のケート及び１方のデプ
リーション型装置のゲートに夫々電気的に接続されてい
る。
本明細書で以下に詳細に説明される様に本発明の差動増
幅装置は高い共通モードの阻止を示し、且つ、スイッチ
ング速度の速い高性能、高利得増幅装置を提供する。
幅装置は高い共通モードの阻止を示し、且つ、スイッチ
ング速度の速い高性能、高利得増幅装置を提供する。
図を参照するに、本発明により構成された高利得の差動
増幅装置の良好な実施例が示されている１該差動増幅装
置は文字Ｅにより示されたエンハンス型電界効果トラン
ジスタと文字りにより示されたデプリーション型電界効
果トランジスクを含んでいる。
増幅装置の良好な実施例が示されている１該差動増幅装
置は文字Ｅにより示されたエンハンス型電界効果トラン
ジスタと文字りにより示されたデプリーション型電界効
果トランジスクを含んでいる。
実施例中、エンハンス型及びデプリーション型の電界効
果トランジスタは両方ともＮチャネルであり、そのため
、ドレイン電圧は正電位である。
果トランジスタは両方ともＮチャネルであり、そのため
、ドレイン電圧は正電位である。
しかしながら必要とあらば、Ｐチャネル装置がＮチャネ
ル装置に用いられた電圧の極性を反対にすることにより
用いられ得る事は明らかである。
ル装置に用いられた電圧の極性を反対にすることにより
用いられ得る事は明らかである。
周知の如く、Ｎチャネル・デプリーション型装置は、そ
のゲート・ソース間の電圧が負の閾値電圧より高い場合
は常に導通する事を特徴としている。
のゲート・ソース間の電圧が負の閾値電圧より高い場合
は常に導通する事を特徴としている。
同様にエンハンス型装置は、該装置のゲート−ソース間
の電圧が正の閾値電圧よりも高い場合のみ導通する事を
特徴としている。
の電圧が正の閾値電圧よりも高い場合のみ導通する事を
特徴としている。
このことは、本明細書に述べられる様に回路のスイッチ
ング時間及び相互接続の可能性に於いて幾つかの利点を
導ひく。
ング時間及び相互接続の可能性に於いて幾つかの利点を
導ひく。
図を参照するに、電界効果トランジスタＱ１及びＱ３が
示される。
示される。
該電界効果トランジスタの夫夫は通常の如くにドレイン
及びソース端子及びゲート端子を有している。
及びソース端子及びゲート端子を有している。
デプリーション型のトランジスタＱ１のドレインは導体
１１によりドレイン電圧供給端子１２に電気的に接続さ
れている。
１１によりドレイン電圧供給端子１２に電気的に接続さ
れている。
上記ドレイン電圧供給端子１２は通常のドレイン供給電
圧を与える為に正の直流電源に接続されている。
圧を与える為に正の直流電源に接続されている。
トランジスタＱ１のソース端子は、導体１４により増幅
装置の回路の出力端子１５に接続されている。
装置の回路の出力端子１５に接続されている。
出力端子１５は、さらに導体１６によりエンハンス型ト
ランジスタＱ３のドレイン端子に接続され、モしてＱ３
のソースは導体１８によりソース電圧端子１９に接続さ
れている。
ランジスタＱ３のドレイン端子に接続され、モしてＱ３
のソースは導体１８によりソース電圧端子１９に接続さ
れている。
上記ソース電圧端子１９は代表的な例ではアースレベル
である。
である。
トランジスタＱ１のゲートは導体２１により増幅装置の
回路の入力端子２２に接続され、そしてトランジスタＱ
３のゲートは導体２３により増幅装置の回路の入力端子
２４に接続されている。
回路の入力端子２２に接続され、そしてトランジスタＱ
３のゲートは導体２３により増幅装置の回路の入力端子
２４に接続されている。
同様にして、デプリーション型電界効果トランジスタＱ
２がエンハンス型電界効果トランジスタＱ４とともにも
うけられる。
２がエンハンス型電界効果トランジスタＱ４とともにも
うけられる。
図示の如く、トランジスタＱ２．Ｑ４は夫々ドレイン端
子ソース端子及びゲート端子を有している。
子ソース端子及びゲート端子を有している。
図示の如く、トランジスタＱ２のドレイン端子は導体３
１によりドレイン電圧供給端子１２に接続され、且つト
ランジスタＱ２のソースは導体３４により増幅装置の回
路の出力端子３５に接続されている。
１によりドレイン電圧供給端子１２に接続され、且つト
ランジスタＱ２のソースは導体３４により増幅装置の回
路の出力端子３５に接続されている。
また、トランジスタＱ４のドレインは導体３６により出
力端子３５に接続されトランジスタＱ４のソースは導体
３８によりソース電圧端子１９に接続している。
力端子３５に接続されトランジスタＱ４のソースは導体
３８によりソース電圧端子１９に接続している。
トランジスタＱ２のゲートは導体４１により入力端子２
４に接続され、トランジスタＱ４のゲー１へは導体４３
により入力端子に接続され、交差−接続型の形状を構成
し、これによって増幅装置の入力は夫々１個のエンハン
ス型装置と１一個のデプリーション型装置に接続されて
いる。
４に接続され、トランジスタＱ４のゲー１へは導体４３
により入力端子に接続され、交差−接続型の形状を構成
し、これによって増幅装置の入力は夫々１個のエンハン
ス型装置と１一個のデプリーション型装置に接続されて
いる。
図示された構成に於いてトランジスタＱｌ。
Ｑ２．Ｑ３及びＱ４が通常では導通する状態にバイアス
される。
される。
図示された回路が高性能の差動増幅装置として動作する
事は明らかである。
事は明らかである。
従って、もしも更に正の信号が入力端子２４に印加され
ると、トランジスタＱ３及びトランジスタＱ２のゲート
の信号が、更に正になりＱ３及びＱ２夫々の導通度が更
に増加する。
ると、トランジスタＱ３及びトランジスタＱ２のゲート
の信号が、更に正になりＱ３及びＱ２夫々の導通度が更
に増加する。
同様にして、更に少ない正の信号を入力端子２２に同時
に印加する事は、トランジスタＱ１及びＱ４の夫々のゲ
ートに、該入力端子２２に印加された信号に応じた更に
少ない正の信号をもたらす。
に印加する事は、トランジスタＱ１及びＱ４の夫々のゲ
ートに、該入力端子２２に印加された信号に応じた更に
少ない正の信号をもたらす。
これは、トランジスタＱ１及びＱｌの導通レターを減少
する効果をもつ。
する効果をもつ。
従って、トランジスタＱ１の導通度が低くなり、トラン
ジスタＱ３の導通度が高まる状態では、出力端子１５の
電圧レベルはより小さな正の電圧レベルになるか若しく
はソース電圧端子１９のレベルに近似のレベルになる。
ジスタＱ３の導通度が高まる状態では、出力端子１５の
電圧レベルはより小さな正の電圧レベルになるか若しく
はソース電圧端子１９のレベルに近似のレベルになる。
同様に、トランジスタＱ２の導通度が高まりトランジス
タＱ４の導通度が低くなる場合、出力端子３５の電圧レ
ベルは更に正になる。
タＱ４の導通度が低くなる場合、出力端子３５の電圧レ
ベルは更に正になる。
即ちドレイン供給端子１２の正のレベルに接近する。
従って、出力端子１５及び３５の夫々に異なった値の出
力が現われる。
力が現われる。
この増幅器は交差−接続型の特徴により高い共通モード
の阻止（ｈｉｇｈ ｃｏｍｍｏｎ ｍｏｄｅ、 ｒｅｊ
−ｅｃｔｉｏｎ）を示す。
の阻止（ｈｉｇｈ ｃｏｍｍｏｎ ｍｏｄｅ、 ｒｅｊ
−ｅｃｔｉｏｎ）を示す。
従って、入力端子２２及び２４に対する入力信号が同一
の方向に変化する場合、トランジスタＱ１及びＱ３並び
にＱｌ及びＱ４の導通度の同じ様に変化し出力端子１５
゜３５の電圧レベルにはどの様な変化も生じない。
の方向に変化する場合、トランジスタＱ１及びＱ３並び
にＱｌ及びＱ４の導通度の同じ様に変化し出力端子１５
゜３５の電圧レベルにはどの様な変化も生じない。
説明された回路は、負荷に相当するＱｌ及びＱｌが入力
端子２２及び２４に印加された入力信号により直接駆動
されているので、上記説明された回路と一致したエンハ
ンス型の装置のみ用いた回路よりも速いスイッチング時
間を示す。
端子２２及び２４に印加された入力信号により直接駆動
されているので、上記説明された回路と一致したエンハ
ンス型の装置のみ用いた回路よりも速いスイッチング時
間を示す。
入力端子２４に更に大きい正の信号を印加すると同時に
、入力端子２２に更に小さい正の信号を印加すると、ト
ランジスタＱ２のコンダクタンスを増加し、且。
、入力端子２２に更に小さい正の信号を印加すると、ト
ランジスタＱ２のコンダクタンスを増加し、且。
つトランジスタＱ４のコンダクタンスを減少し出力端子
３５を更に正の方向に急速に、駆動する。
３５を更に正の方向に急速に、駆動する。
また同様にトランジスタＱ１のコンダクタンスを減少及
びトランジスタＱ３のコンダクタンスを増大することに
より出力端子１５は更に小さい正の値に急速に駆動され
る。
びトランジスタＱ３のコンダクタンスを増大することに
より出力端子１５は更に小さい正の値に急速に駆動され
る。
全てがエンハンス型のＦＥＴで構成されている回路の場
合には動作速度が著しく遅い。
合には動作速度が著しく遅い。
何故ならば、この場合には、入力信号によってトランジ
スタＱ３及びＱ４のみが１駆動されるだけで、トランジ
スタＱ１及びＱｌのコンダクタンスの変化に基づく出力
信号の変化が得られないからである。
スタＱ３及びＱ４のみが１駆動されるだけで、トランジ
スタＱ１及びＱｌのコンダクタンスの変化に基づく出力
信号の変化が得られないからである。
従って、本明細書で説明された回路と同じで但し総てエ
ンハンス型の装置で構成された回路は適当でない。
ンハンス型の装置で構成された回路は適当でない。
説明された回路は複数個の同一の回路を該同−の回路の
うちの第１の回路の出力が第２の回路の入力に接続され
、第２の回路の出力が第３の回路の入力に接続された状
態で鎖状に接続されているカスケード接続が可能である
。
うちの第１の回路の出力が第２の回路の入力に接続され
、第２の回路の出力が第３の回路の入力に接続された状
態で鎖状に接続されているカスケード接続が可能である
。
これは、トランジスタＱ１及びＱｌにデプリーション型
のＦＥＴを用いることにより、入力端子２２及び２４の
平均電圧と出力端子１５及び３５の平均電圧に等しくな
るように回路が動作し成る段の出力を、該出力のレベル
を特定のレベルに移す回路網を接続することなく次の同
様の段の入力に直接接続が可能であることに基ずいてい
る。
のＦＥＴを用いることにより、入力端子２２及び２４の
平均電圧と出力端子１５及び３５の平均電圧に等しくな
るように回路が動作し成る段の出力を、該出力のレベル
を特定のレベルに移す回路網を接続することなく次の同
様の段の入力に直接接続が可能であることに基ずいてい
る。
図は本発明に従って設計された差動増幅装置の回路図で
ある。 Ｑｌ、Ｑｌ・・・・・・デプリーション型ＦＥＴ、Ｑ３
Ｑ４・・・・・・エンハンス型ＦＥＴ、１２・・・・・
・ドレイン電圧供給端子、１９・・・・・・ソース電圧
端子、２２゜２４・・・・・・入力端子、１５，３５・
・・・・・出力端子。
ある。 Ｑｌ、Ｑｌ・・・・・・デプリーション型ＦＥＴ、Ｑ３
Ｑ４・・・・・・エンハンス型ＦＥＴ、１２・・・・・
・ドレイン電圧供給端子、１９・・・・・・ソース電圧
端子、２２゜２４・・・・・・入力端子、１５，３５・
・・・・・出力端子。
Claims (1)
- １ ドレイン電圧供給端子及び第１の出力端子の間に接
続された第１のデプリーション型電界効果トランジスタ
と、上記ドレイン電圧供給端子及び第２の出力端子の間
に接続された第２のデプリ−ション型電界効果トランジ
スタと、上記第１の出力端子及びソース電圧端子の間に
接続されゲートを第１の入力端子及び上記第２のデプリ
ーション型電界効果トランジスタのゲートに接続された
第１のエンハンスメント型電界効果トランジスタと、上
記第２の入力端子及び上記ソース電圧端子の間に接続さ
れゲートを第２の入力端子及び上記第１のデプリーショ
ン型電界効果トランジスタのゲートに接続された第２の
エンハンスメント型電界効果トランジスタを含む差動増
幅装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/560,919 US3970950A (en) | 1975-03-21 | 1975-03-21 | High common mode rejection differential amplifier utilizing enhancement depletion field effect transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51114057A JPS51114057A (en) | 1976-10-07 |
| JPS5823010B2 true JPS5823010B2 (ja) | 1983-05-12 |
Family
ID=24239919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51020183A Expired JPS5823010B2 (ja) | 1975-03-21 | 1976-02-27 | 差動増幅装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US3970950A (ja) |
| JP (1) | JPS5823010B2 (ja) |
| DE (1) | DE2608576C2 (ja) |
| FR (1) | FR2305058A1 (ja) |
| GB (1) | GB1486401A (ja) |
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- 1975-03-21 US US05/560,919 patent/US3970950A/en not_active Expired - Lifetime
-
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- 1976-02-27 JP JP51020183A patent/JPS5823010B2/ja not_active Expired
- 1976-03-02 DE DE2608576A patent/DE2608576C2/de not_active Expired
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Also Published As
| Publication number | Publication date |
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| FR2305058A1 (fr) | 1976-10-15 |
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