JP3523611B2 - 差動型論理回路 - Google Patents
差動型論理回路Info
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- JP3523611B2 JP3523611B2 JP2001152716A JP2001152716A JP3523611B2 JP 3523611 B2 JP3523611 B2 JP 3523611B2 JP 2001152716 A JP2001152716 A JP 2001152716A JP 2001152716 A JP2001152716 A JP 2001152716A JP 3523611 B2 JP3523611 B2 JP 3523611B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
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Description
【０００１】
【発明の属する技術分野】本発明は、１Ｖ以下の低電源
電圧で高速動作を行わせることができるようにした極低
電力型の差動型論理回路に関するものである。
電圧で高速動作を行わせることができるようにした極低
電力型の差動型論理回路に関するものである。
【０００２】
【従来の技術】分周器等の高速ＣＭＯＳ論理回路では、
電源電圧を下げて高速動作させることが低電力化の点か
ら有効である。図８は従来のＣＭＯＳインバータ回路を
示す図であり、エンハンスメント型のＰＭＯＳＦＥＴ７
１とＮＭＯＳＦＥＴ７２から構成されている。
電源電圧を下げて高速動作させることが低電力化の点か
ら有効である。図８は従来のＣＭＯＳインバータ回路を
示す図であり、エンハンスメント型のＰＭＯＳＦＥＴ７
１とＮＭＯＳＦＥＴ７２から構成されている。
【０００３】この回路では、低電源電圧で高速動作させ
る場合、入力信号の振幅が電源電圧レベルより低下した
とき、そのＣＭＯＳインバータ回路によって電源電圧レ
ベルまでの増幅作用が行われるので、遅延時間が大きく
なる。また、入力信号の振幅が電源電圧レベルであって
も、そのＣＭＯＳインバータ回路の入出力間容量Ｃｍに
よる遅延時間が大きなネックとなる（例えば、道関他、
ＩＥＩＣＥ Ｔｒａｎｓ．Ｅ１ｅｃｔｒｏｎ，Ｖｏｌ．
Ｅ７６−Ｃ，Ｎｏ．８，ｐｐ．１３２５−１３３２，Ａ
ｕｇ．１９９３がある。）。これは、ＣＭＯＳインバー
タ回路を構成するＦＥＴ７１，７２の２個のＦＥＴのゲ
ート・ドレイン間容量Ｃｍがミラー効果として働き、負
荷容量ＣＬを等価的に増大させ、遅延時間を大きくさせ
るためである。
る場合、入力信号の振幅が電源電圧レベルより低下した
とき、そのＣＭＯＳインバータ回路によって電源電圧レ
ベルまでの増幅作用が行われるので、遅延時間が大きく
なる。また、入力信号の振幅が電源電圧レベルであって
も、そのＣＭＯＳインバータ回路の入出力間容量Ｃｍに
よる遅延時間が大きなネックとなる（例えば、道関他、
ＩＥＩＣＥ Ｔｒａｎｓ．Ｅ１ｅｃｔｒｏｎ，Ｖｏｌ．
Ｅ７６−Ｃ，Ｎｏ．８，ｐｐ．１３２５−１３３２，Ａ
ｕｇ．１９９３がある。）。これは、ＣＭＯＳインバー
タ回路を構成するＦＥＴ７１，７２の２個のＦＥＴのゲ
ート・ドレイン間容量Ｃｍがミラー効果として働き、負
荷容量ＣＬを等価的に増大させ、遅延時間を大きくさせ
るためである。
【０００４】
【発明が解決しようとする課題】そこで、この遅延時間
の増大を防止するために、ＦＥＴのゲート・ドレイン間
容量を削減すればよいが、この手法ではデバイス構造を
改良する等の特殊なプロセス工程の追加が必要になる。
特に、負荷容量が小さいＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｏｎ Ｉｎｓｕ１ａｔｏｒ）デバイスでは、ゲ
ート・ドレイン間容量の全体容量に占める割合が大きい
ため、ゲート・ドレイン間容量による遅延時間が速度性
能の改善を大きく阻害していた。
の増大を防止するために、ＦＥＴのゲート・ドレイン間
容量を削減すればよいが、この手法ではデバイス構造を
改良する等の特殊なプロセス工程の追加が必要になる。
特に、負荷容量が小さいＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｏｎ Ｉｎｓｕ１ａｔｏｒ）デバイスでは、ゲ
ート・ドレイン間容量の全体容量に占める割合が大きい
ため、ゲート・ドレイン間容量による遅延時間が速度性
能の改善を大きく阻害していた。
【０００５】本発明の目的は、１Ｖ以下の低電源電圧で
高速且つ低消費電力を実現できる差動型論理回路を提供
することである。
高速且つ低消費電力を実現できる差動型論理回路を提供
することである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の第１の発明は、差動回路と該差動回路の差動出力端子
に差動入力端子が接続されるＣＭＯＳインバータ対回路
２０からなる差動型論理回路であって、前記差動回路を
同極性のデプレッション形ＭＯＳＦＥＴ１３，１４とエ
ンハンスメント型ＭＯＳＦＥＴ１１，１２から成る第
１，第２の差動プッシュプル回路１０Ｂ，１０Ｃで構成
し、前記ＣＭＯＳインバ−タ対回路２０を構成するＭＯ
ＳＦＥＴのしきい値電圧を、前記第１，第２の差動プッ
シュプル回路１０Ｂ，１０Ｃの前記エンハンスメント型
ＭＯＳＦＥＴ１１，１２のしきい値電圧と同じかそれよ
り大きくかつ電源電圧のほぼ１／２より小さな値とし、
前記第１の差動プッシュプル回路１０Ｂの差動出力端子
を前記第２の差動プッシュプル回路１０Ｃの差動入力端
子にデプレッション型ＭＯＳＦＥＴからなりクロック信
号で駆動される第１の１対のトランスミッションゲート
３１，３２を介して接続し、前記第２の差動プッシュプ
ル回路１０Ｃの差動出力端子を前記第１の差動プッシュ
プル回路１０Ｂの差動入力端子にデプレッション型ＭＯ
ＳＦＥＴからなり前記クロック信号を反転した反転クロ
ック信号で駆動される第２の１対のトランスミッション
ゲート４１，４２を介して接続し、前記第２の差動プッ
シュプル回路１０Ｃの前記差動出力端子を前記ＣＭＯＳ
インバータ対回路２０の差動入力端子に接続したことを
特徴とする（図３（ｂ）＋インバータ）。
の第１の発明は、差動回路と該差動回路の差動出力端子
に差動入力端子が接続されるＣＭＯＳインバータ対回路
２０からなる差動型論理回路であって、前記差動回路を
同極性のデプレッション形ＭＯＳＦＥＴ１３，１４とエ
ンハンスメント型ＭＯＳＦＥＴ１１，１２から成る第
１，第２の差動プッシュプル回路１０Ｂ，１０Ｃで構成
し、前記ＣＭＯＳインバ−タ対回路２０を構成するＭＯ
ＳＦＥＴのしきい値電圧を、前記第１，第２の差動プッ
シュプル回路１０Ｂ，１０Ｃの前記エンハンスメント型
ＭＯＳＦＥＴ１１，１２のしきい値電圧と同じかそれよ
り大きくかつ電源電圧のほぼ１／２より小さな値とし、
前記第１の差動プッシュプル回路１０Ｂの差動出力端子
を前記第２の差動プッシュプル回路１０Ｃの差動入力端
子にデプレッション型ＭＯＳＦＥＴからなりクロック信
号で駆動される第１の１対のトランスミッションゲート
３１，３２を介して接続し、前記第２の差動プッシュプ
ル回路１０Ｃの差動出力端子を前記第１の差動プッシュ
プル回路１０Ｂの差動入力端子にデプレッション型ＭＯ
ＳＦＥＴからなり前記クロック信号を反転した反転クロ
ック信号で駆動される第２の１対のトランスミッション
ゲート４１，４２を介して接続し、前記第２の差動プッ
シュプル回路１０Ｃの前記差動出力端子を前記ＣＭＯＳ
インバータ対回路２０の差動入力端子に接続したことを
特徴とする（図３（ｂ）＋インバータ）。
【０００７】第２の発明は、差動回路と該差動回路の差
動出力端子に差動入力端子が接続されるＣＭＯＳインバ
ータ対回路２０からなる差動型論理回路であって、前記
差動回路を同極性のデプレッション形ＭＯＳＦＥＴ１
３，１４とエンハンスメント型ＭＯＳＦＥＴ１１，１２
から成る第１，第２，第３，第４の差動プッシュプル回
路１０Ｄ１，１０Ｄ２，１０Ｅ１，１０Ｅ２で構成し、
前記ＣＭＯＳインバ−タ対回路２０を構成するＭＯＳＦ
ＥＴのしきい値電圧を、前記第１，第２，第３，第４の
差動プッシュプル回路１０Ｄ１，１０Ｄ２，１０Ｅ１，
１０Ｅ２の前記エンハンスメント型ＭＯＳＦＥＴ１１，
１２のしきい値電圧と同じかそれより大きくかつ電源電
圧のほぼ１／２より小さな値とし、記第１の差動プッシ
ュプル回路１０Ｄ１の差動出力端子を前記第２の差動プ
ッシュプル回路１０Ｄ２の差動入力端子に直接接続し、
前記第２の差動プッシュプル回路１０Ｄ２の差動出力端
子を前記第３の差動プッシュプル回路１０Ｅ１の差動入
力端子にデプレッション型ＭＯＳＦＥＴからなりクロッ
ク信号で駆動される第１の１対のトランスミッションゲ
ート３１，３２を介して接続し、前記第３の差動プッシ
ュプル回路１０Ｅ１の差動出力端子を前記第４の差動プ
ッシュプル回路１０Ｅ２の差動入力端子に直接接続し、
前記第４の差動プッシュプル回路１０Ｅ２の差動出力端
子を前記第１の差動プッシュプル回路１０Ｄ１の差動入
力端子にデプレッション型ＭＯＳＦＥＴからなり前記ク
ロック信号を反転した反転クロック信号で駆動される第
２の１対のトランスミッションゲート４１，４２を介し
て接続し、前記第２，第４の差動プッシ子プル回路１０
Ｄ２．１０Ｅ２をラッチ型とし、前記第４の差動プッシ
ュプル回路１０Ｅ２の前記差動出力端子を前記ＣＭＯＳ
インバータ対回路２０の差動入力端子に接続したことを
特徴とする（図４（ｂ）＋インバータ）。
動出力端子に差動入力端子が接続されるＣＭＯＳインバ
ータ対回路２０からなる差動型論理回路であって、前記
差動回路を同極性のデプレッション形ＭＯＳＦＥＴ１
３，１４とエンハンスメント型ＭＯＳＦＥＴ１１，１２
から成る第１，第２，第３，第４の差動プッシュプル回
路１０Ｄ１，１０Ｄ２，１０Ｅ１，１０Ｅ２で構成し、
前記ＣＭＯＳインバ−タ対回路２０を構成するＭＯＳＦ
ＥＴのしきい値電圧を、前記第１，第２，第３，第４の
差動プッシュプル回路１０Ｄ１，１０Ｄ２，１０Ｅ１，
１０Ｅ２の前記エンハンスメント型ＭＯＳＦＥＴ１１，
１２のしきい値電圧と同じかそれより大きくかつ電源電
圧のほぼ１／２より小さな値とし、記第１の差動プッシ
ュプル回路１０Ｄ１の差動出力端子を前記第２の差動プ
ッシュプル回路１０Ｄ２の差動入力端子に直接接続し、
前記第２の差動プッシュプル回路１０Ｄ２の差動出力端
子を前記第３の差動プッシュプル回路１０Ｅ１の差動入
力端子にデプレッション型ＭＯＳＦＥＴからなりクロッ
ク信号で駆動される第１の１対のトランスミッションゲ
ート３１，３２を介して接続し、前記第３の差動プッシ
ュプル回路１０Ｅ１の差動出力端子を前記第４の差動プ
ッシュプル回路１０Ｅ２の差動入力端子に直接接続し、
前記第４の差動プッシュプル回路１０Ｅ２の差動出力端
子を前記第１の差動プッシュプル回路１０Ｄ１の差動入
力端子にデプレッション型ＭＯＳＦＥＴからなり前記ク
ロック信号を反転した反転クロック信号で駆動される第
２の１対のトランスミッションゲート４１，４２を介し
て接続し、前記第２，第４の差動プッシ子プル回路１０
Ｄ２．１０Ｅ２をラッチ型とし、前記第４の差動プッシ
ュプル回路１０Ｅ２の前記差動出力端子を前記ＣＭＯＳ
インバータ対回路２０の差動入力端子に接続したことを
特徴とする（図４（ｂ）＋インバータ）。
【０００８】第３の発明は、第１又は第２の発明におい
て、前記ＣＭＯＳインバータ対回路２０の後段に、ＣＭ
ＯＳ論理回路５０を接続し、該ＣＭＯＳ論理回路５０を
構成するＭＯＳＦＥＴのしきい値電圧を、前記ＣＭＯＳ
インバータ対回路２０を構成するＭＯＳＦＥＴのしきい
値電圧よりも大きな値に設定した（図５）。
て、前記ＣＭＯＳインバータ対回路２０の後段に、ＣＭ
ＯＳ論理回路５０を接続し、該ＣＭＯＳ論理回路５０を
構成するＭＯＳＦＥＴのしきい値電圧を、前記ＣＭＯＳ
インバータ対回路２０を構成するＭＯＳＦＥＴのしきい
値電圧よりも大きな値に設定した（図５）。
【０００９】第４の発明は、第１乃至第３のいずれかの
発明において、電源電圧をスリープ制御信号で制御され
るパワーＦＥＴ６１を介して供給するようにした（図
６）。
発明において、電源電圧をスリープ制御信号で制御され
るパワーＦＥＴ６１を介して供給するようにした（図
６）。
【００１０】第５の発明は、第１乃至第４のいずれかの
発明において、回路を構成するＦＥＴをＳＯＩ構造とし
た（図７）。
発明において、回路を構成するＦＥＴをＳＯＩ構造とし
た（図７）。
【００１１】第６の発明は、差動回路からなる差動型論
理回路であって、前記差動回路を同極性のデプレッショ
ン形ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴか
ら成る第１，第２の差動プッシュプル回路１０Ｂ、１０
Ｃで構成し、記第１の差動プッシュプル回路１０Ｂの差
動出力端子を前記第２の差動プッシュプル回路１０Ｃの
差動入力端子にデプレッション型ＭＯＳＦＥＴからなり
クロック信号で駆動される第１の１対のトランスミッシ
ョンゲート３１，３２を介して接続し、前記第２の差動
プッシュプル回路１０Ｃの差動出力端子を前記第１の差
動プッシュプル回路１０Ｂの差動入力端子にデプレッシ
ョン型ＭＯＳＦＥＴからなり前記クロック信号を反転し
た反転クロック信号で駆動される第２の１対のトランス
ミッションゲート４１、４２を介して接続したことを特
徴とする（図３（ｂ））。
理回路であって、前記差動回路を同極性のデプレッショ
ン形ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴか
ら成る第１，第２の差動プッシュプル回路１０Ｂ、１０
Ｃで構成し、記第１の差動プッシュプル回路１０Ｂの差
動出力端子を前記第２の差動プッシュプル回路１０Ｃの
差動入力端子にデプレッション型ＭＯＳＦＥＴからなり
クロック信号で駆動される第１の１対のトランスミッシ
ョンゲート３１，３２を介して接続し、前記第２の差動
プッシュプル回路１０Ｃの差動出力端子を前記第１の差
動プッシュプル回路１０Ｂの差動入力端子にデプレッシ
ョン型ＭＯＳＦＥＴからなり前記クロック信号を反転し
た反転クロック信号で駆動される第２の１対のトランス
ミッションゲート４１、４２を介して接続したことを特
徴とする（図３（ｂ））。
【００１２】第７の発明は、差動回路からなる差動型論
理回路であって、前記差動回路を同極性のデプレッショ
ン形ＭＯＳＦＥＴ１３，１４とエンハンスメントＭＯＳ
ＦＥＴ１１，１２から成る第１，第２の差動プッシュプ
ル回路１０Ｄ１，１０Ｄ２に置換し、前記第１の差動プ
ッシュプル回路１０Ｄ１の差動出力端子を前記第２の差
動プッシュプル回路１０Ｄ２の差動入力端子に直接接続
し、前記第１の差動プッシュプル回路１０Ｄ１の差動入
力端子には、デプレッション型ＭＯＳＦＥＴからなりク
ロック信号で駆動される１対のトランスミッションゲー
ト４１，４２を介して、入力が行われ、前記第２の差動
プッシュプル回路１０Ｄ２は、該第２の差動プッシュプ
ル回路１０Ｄ２の内部で、差動入力端子からの前記エン
ハンスメント型ＭＯＳＦＥＴ１１，１２への入力と、差
動出力端子への前記デプレッション形ＭＯＳＦＥＴ１
３，１４からの出力とを接続し、ラッチ型であることを
特徴とする（図４（ａ））。
理回路であって、前記差動回路を同極性のデプレッショ
ン形ＭＯＳＦＥＴ１３，１４とエンハンスメントＭＯＳ
ＦＥＴ１１，１２から成る第１，第２の差動プッシュプ
ル回路１０Ｄ１，１０Ｄ２に置換し、前記第１の差動プ
ッシュプル回路１０Ｄ１の差動出力端子を前記第２の差
動プッシュプル回路１０Ｄ２の差動入力端子に直接接続
し、前記第１の差動プッシュプル回路１０Ｄ１の差動入
力端子には、デプレッション型ＭＯＳＦＥＴからなりク
ロック信号で駆動される１対のトランスミッションゲー
ト４１，４２を介して、入力が行われ、前記第２の差動
プッシュプル回路１０Ｄ２は、該第２の差動プッシュプ
ル回路１０Ｄ２の内部で、差動入力端子からの前記エン
ハンスメント型ＭＯＳＦＥＴ１１，１２への入力と、差
動出力端子への前記デプレッション形ＭＯＳＦＥＴ１
３，１４からの出力とを接続し、ラッチ型であることを
特徴とする（図４（ａ））。
【００１３】第８の発明は、第７の発明おいて、同極性
のデプレッション形ＭＯＳＦＥＴ１３，１４とエンハン
スメント型ＭＯＳＦＥＴ１１，１２から成る第３，第４
の差動プッシュプル回路１０Ｅ１，１０Ｅ２をさらに有
し、前記第２の差動プッシュプル回路１０Ｄ２の差動出
力端子を前記第３の差動プッシュプル回路１０Ｅ１の差
動入力端子にデプレッション型ＭＯＳＦＥＴからなりク
ロック信号で駆動される第１の１対のトランスミッショ
ンゲート３１，３２を介して接続し、前記第３の差動プ
ッシュプル回路１０Ｅ１の差動出力端子を前記第４の差
動プッシュプル回路１０Ｅ２の差動入力端子に直接接続
し、前記第４の差動プッシュプル回路１０Ｅ２の前記差
動出力端子を前記第１の差動プッシュプル回路１０Ｄ１
の差動入力端子にデプレッション型ＭＯＳＦＥＴからな
り前記クロック信号を反転した反転クロック信号で駆動
される第２の１対のトランスミッションゲート４１，４
２を介して接続し、前記第４の差動プッシュプル回路１
０Ｅ２は、該第４の差動プッシュプル回路１０Ｅ２の内
部で、差動入力端子からの前記エンハンスメント型ＭＯ
ＳＦＥＴ１１，１２への入力と、差動出力端子への前記
デプレッション形ＭＯＳＦＥＴ１３，１４からの出力と
を接続し、ラッチ型であることを特徴とする（図４
（ｂ））。
のデプレッション形ＭＯＳＦＥＴ１３，１４とエンハン
スメント型ＭＯＳＦＥＴ１１，１２から成る第３，第４
の差動プッシュプル回路１０Ｅ１，１０Ｅ２をさらに有
し、前記第２の差動プッシュプル回路１０Ｄ２の差動出
力端子を前記第３の差動プッシュプル回路１０Ｅ１の差
動入力端子にデプレッション型ＭＯＳＦＥＴからなりク
ロック信号で駆動される第１の１対のトランスミッショ
ンゲート３１，３２を介して接続し、前記第３の差動プ
ッシュプル回路１０Ｅ１の差動出力端子を前記第４の差
動プッシュプル回路１０Ｅ２の差動入力端子に直接接続
し、前記第４の差動プッシュプル回路１０Ｅ２の前記差
動出力端子を前記第１の差動プッシュプル回路１０Ｄ１
の差動入力端子にデプレッション型ＭＯＳＦＥＴからな
り前記クロック信号を反転した反転クロック信号で駆動
される第２の１対のトランスミッションゲート４１，４
２を介して接続し、前記第４の差動プッシュプル回路１
０Ｅ２は、該第４の差動プッシュプル回路１０Ｅ２の内
部で、差動入力端子からの前記エンハンスメント型ＭＯ
ＳＦＥＴ１１，１２への入力と、差動出力端子への前記
デプレッション形ＭＯＳＦＥＴ１３，１４からの出力と
を接続し、ラッチ型であることを特徴とする（図４
（ｂ））。
【００１４】第９の発明は、第６乃至第８のいずれかの
発明において、回路を構成するＦＥＴをＳＯＩ構造とし
た（図７）。
発明において、回路を構成するＦＥＴをＳＯＩ構造とし
た（図７）。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。なお、各図面において同様の
機能を有する箇所には同一の符号を付している。
施形態を詳細に説明する。なお、各図面において同様の
機能を有する箇所には同一の符号を付している。
【００２０】［第１の実施の形態］図１（ａ）、（ｂ）
は本発明の第１の実施形態の差動型論理回路を示す回路
図である。図１（ａ）において、１０は差動プッシュプ
ル回路（差動回路）である。差動プッシュプル回路１０
は、ソースが接地に接続されたエンハンスメント型のＮ
ＭＯＳＦＥＴ１１，１２と、ドレインがＶＤＤの電源端
子に接続されたデプレッション型のＮＭＯＳＦＥＴ１
３，１４からなる。すなわち、ＦＥＴ１１とＦＥＴ１
３，ＦＥＴ１２とＦＥＴ１４は電源端子と接地間に各々
直列接続され、ＦＥＴ１１とＦＥＴ１４のゲートが入力
Ｖinの入力端子１５に共通接続され、ＦＥＴ１２とＦＥ
Ｔ１３のゲートが入力ＶinBの入力端子１６に共通接続
され、ＦＥＴ１１とＦＥＴ１３の共通接続点が出力Ｖou
tBの出力端子１７に接続され、ＦＥＴ１２とＦＥＴ１４
の共通接続点が出力Ｖoutの出力端子１８に接続されて
いる。入力端子１５，１６は差動入力端子として、出力
端子１７，１８は差動出力端子として機能する。
は本発明の第１の実施形態の差動型論理回路を示す回路
図である。図１（ａ）において、１０は差動プッシュプ
ル回路（差動回路）である。差動プッシュプル回路１０
は、ソースが接地に接続されたエンハンスメント型のＮ
ＭＯＳＦＥＴ１１，１２と、ドレインがＶＤＤの電源端
子に接続されたデプレッション型のＮＭＯＳＦＥＴ１
３，１４からなる。すなわち、ＦＥＴ１１とＦＥＴ１
３，ＦＥＴ１２とＦＥＴ１４は電源端子と接地間に各々
直列接続され、ＦＥＴ１１とＦＥＴ１４のゲートが入力
Ｖinの入力端子１５に共通接続され、ＦＥＴ１２とＦＥ
Ｔ１３のゲートが入力ＶinBの入力端子１６に共通接続
され、ＦＥＴ１１とＦＥＴ１３の共通接続点が出力Ｖou
tBの出力端子１７に接続され、ＦＥＴ１２とＦＥＴ１４
の共通接続点が出力Ｖoutの出力端子１８に接続されて
いる。入力端子１５，１６は差動入力端子として、出力
端子１７，１８は差動出力端子として機能する。
【００２１】この回路では、エンハンスメント型のＮＭ
ＯＳＦＥＴ１１，１２のしきい値電圧Ｖｔｈｎｅ（１
０）、デプレッション型のＮＭＯＳＦＥＴ１３，１４の
しきい値電圧Ｖｔｈｎｄ（１０）は、 Ｖｔｈｎｅ（１０）≧０，Ｖｔｈｎｄ（１０）＜０ に設定されている。
ＯＳＦＥＴ１１，１２のしきい値電圧Ｖｔｈｎｅ（１
０）、デプレッション型のＮＭＯＳＦＥＴ１３，１４の
しきい値電圧Ｖｔｈｎｄ（１０）は、 Ｖｔｈｎｅ（１０）≧０，Ｖｔｈｎｄ（１０）＜０ に設定されている。
【００２２】さて、この回路では、例えば、差動プッシ
ュプル回路１０において、入力Ｖinの入力端子１５の信
号が「Ｈ」に、入力ＶinBの入力端子１６の信号が
「Ｌ」になると、ＦＥＴ１１の内部抵抗が小さく、ＦＥ
Ｔ１３の内部抵抗が大きくなって、出力ＶoutBの出力端
子１７の電位は低下する。また、ＦＥＴ１２の内部抵抗
が大きく、ＦＥＴ１４の内部抵抗が小さくなって、出力
Ｖoutの出力端子１８の電位は上昇する。
ュプル回路１０において、入力Ｖinの入力端子１５の信
号が「Ｈ」に、入力ＶinBの入力端子１６の信号が
「Ｌ」になると、ＦＥＴ１１の内部抵抗が小さく、ＦＥ
Ｔ１３の内部抵抗が大きくなって、出力ＶoutBの出力端
子１７の電位は低下する。また、ＦＥＴ１２の内部抵抗
が大きく、ＦＥＴ１４の内部抵抗が小さくなって、出力
Ｖoutの出力端子１８の電位は上昇する。
【００２３】ここでは、各ＦＥＴのしきい値電圧を上記
のように設定し、差動プッシュプル回路１０を差動動作
させるので、入力信号の振幅（「Ｈ」レベル）が電源電
圧ＶＤＤより低下していても、それを高速に検出でき
る。また、差動プッシュプル回路１０の入出力間容量が
図８に示した場合の半分になるので、ミラー効果による
遅延時間増大を防止でき、この点からも高速動作が実現
できる。
のように設定し、差動プッシュプル回路１０を差動動作
させるので、入力信号の振幅（「Ｈ」レベル）が電源電
圧ＶＤＤより低下していても、それを高速に検出でき
る。また、差動プッシュプル回路１０の入出力間容量が
図８に示した場合の半分になるので、ミラー効果による
遅延時間増大を防止でき、この点からも高速動作が実現
できる。
【００２４】図１（ｂ）において、１０は差動プッシュ
プル回路（差動回路）、２１・２２はＣＭＯＳインバー
タ対回路２０（後記する図５，図６参照）を構成するＣ
ＭＯＳインバータ回路である。差動プッシュプル回路１
０は、ソースが接地に接続されたエンハンスメント型の
ＮＭＯＳＦＥＴ１１，１２と、ドレインがＶＤＤの電源
端子に接続されたデプレッション型のＮＭＯＳＦＥＴ１
３，１４からなる。すなわち、ＦＥＴ１１とＦＥＴ１
３，ＦＥＴ１２とＦＥＴ１４は電源端子と接地間に各々
直列接続され、ＦＥＴ１１とＦＥＴ１４のゲートが非反
転入力端子１５に共通接続され、ＦＥＴ１２とＦＥＴ１
３のゲートが反転入力端子１６に共通接続され、ＦＥＴ
１１とＦＥＴ１３の共通接続点が反転出力端子１７に接
続され、ＦＥＴ１２とＦＥＴ１４の共通接続点が非反転
出力端子１８に接続されている。そして、反転出力端子
１７はＣＭＯＳインバータ回路２１に接続され、非反転
出力端子１８はＣＭＯＳインバータ回路２２に接続され
ている。入力端子１５，１６は差動入力端子として、出
力端子１７，１８は差動出力端子として機能する。
プル回路（差動回路）、２１・２２はＣＭＯＳインバー
タ対回路２０（後記する図５，図６参照）を構成するＣ
ＭＯＳインバータ回路である。差動プッシュプル回路１
０は、ソースが接地に接続されたエンハンスメント型の
ＮＭＯＳＦＥＴ１１，１２と、ドレインがＶＤＤの電源
端子に接続されたデプレッション型のＮＭＯＳＦＥＴ１
３，１４からなる。すなわち、ＦＥＴ１１とＦＥＴ１
３，ＦＥＴ１２とＦＥＴ１４は電源端子と接地間に各々
直列接続され、ＦＥＴ１１とＦＥＴ１４のゲートが非反
転入力端子１５に共通接続され、ＦＥＴ１２とＦＥＴ１
３のゲートが反転入力端子１６に共通接続され、ＦＥＴ
１１とＦＥＴ１３の共通接続点が反転出力端子１７に接
続され、ＦＥＴ１２とＦＥＴ１４の共通接続点が非反転
出力端子１８に接続されている。そして、反転出力端子
１７はＣＭＯＳインバータ回路２１に接続され、非反転
出力端子１８はＣＭＯＳインバータ回路２２に接続され
ている。入力端子１５，１６は差動入力端子として、出
力端子１７，１８は差動出力端子として機能する。
【００２５】この回路では、エンハンスメント型のＮＭ
ＯＳＦＥＴ１１，１２のしきい値電圧Ｖｔｈｎｅ（１
０）、デプレッション型のＮＭＯＳＦＥＴ１３，１４の
しきい値電圧Ｖｔｈｎｄ（１０）は、 Ｖｔｈｎｅ（１０）≧０，Ｖｔｈｎｄ（１０）＜０ に設定されている。また、ＣＭＯＳインバータ回路２
１，２２を構成するエンハンスメント型ＰＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈｐｅ（２０）や、ＮＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈｎｅ（２０）は、 ｜Ｖｔｈｐｅ（２０）｜≧Ｖｔｈｎｅ（１０）、Ｖｔｈ
ｎｅ（２０）≧Ｖｔｈｎｅ（１０） に設定されている。しきい値電圧｜Ｖｔｈｐｅ（２０）
｜，Ｖｔｈｎｅ（２０）の上限値は、電源電圧ＶＤＤの
５０％である。
ＯＳＦＥＴ１１，１２のしきい値電圧Ｖｔｈｎｅ（１
０）、デプレッション型のＮＭＯＳＦＥＴ１３，１４の
しきい値電圧Ｖｔｈｎｄ（１０）は、 Ｖｔｈｎｅ（１０）≧０，Ｖｔｈｎｄ（１０）＜０ に設定されている。また、ＣＭＯＳインバータ回路２
１，２２を構成するエンハンスメント型ＰＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈｐｅ（２０）や、ＮＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈｎｅ（２０）は、 ｜Ｖｔｈｐｅ（２０）｜≧Ｖｔｈｎｅ（１０）、Ｖｔｈ
ｎｅ（２０）≧Ｖｔｈｎｅ（１０） に設定されている。しきい値電圧｜Ｖｔｈｐｅ（２０）
｜，Ｖｔｈｎｅ（２０）の上限値は、電源電圧ＶＤＤの
５０％である。
【００２６】さて、この回路では、例えば、差動プッシ
ュプル回路１０において、非反転入力端子１５の信号が
「Ｈ」に、反転入力端子１６の信号が「Ｌ」になると、
ＦＥＴ１１の内部抵抗が小さく、ＦＥＴ１３の内部抵抗
が大きくなって、反転出力端子１７の電位は低下する。
また、ＦＥＴ１２の内部抵抗が大きく、ＦＥＴ１４の内
部抵抗が小さくなって、非反転出力端子１８の電位は上
昇する。
ュプル回路１０において、非反転入力端子１５の信号が
「Ｈ」に、反転入力端子１６の信号が「Ｌ」になると、
ＦＥＴ１１の内部抵抗が小さく、ＦＥＴ１３の内部抵抗
が大きくなって、反転出力端子１７の電位は低下する。
また、ＦＥＴ１２の内部抵抗が大きく、ＦＥＴ１４の内
部抵抗が小さくなって、非反転出力端子１８の電位は上
昇する。
【００２７】ここでは、各ＦＥＴのしきい値電圧を上記
のように設定し、差動プッシュプル回路１０を差動動作
させるので、入力信号の振幅（「Ｈ」レベル）が電源電
圧ＶＤＤより低下していても、それを高速に検出でき、
後段のＣＭＯＳインバータ回路２１，２２により電源電
圧ＶＤＤレベルの振幅を実現できる。また、差動プッシ
ュプル回路１０の入出力間容量が図８に示した場合の半
分になるので、ミラー効果による遅延時間増大を防止で
き、この点からも高速動作が実現できる。
のように設定し、差動プッシュプル回路１０を差動動作
させるので、入力信号の振幅（「Ｈ」レベル）が電源電
圧ＶＤＤより低下していても、それを高速に検出でき、
後段のＣＭＯＳインバータ回路２１，２２により電源電
圧ＶＤＤレベルの振幅を実現できる。また、差動プッシ
ュプル回路１０の入出力間容量が図８に示した場合の半
分になるので、ミラー効果による遅延時間増大を防止で
き、この点からも高速動作が実現できる。
【００２８】［第２の実施形態］図２（ａ）、（ｂ）は
本発明の第２の実施形態の差動型論理回路を示す回路図
である。図２（ａ）は、図１（ａ）に示した差動型論理
回路において、入力端子１５と出力端子１８の間を接続
し、入力端子１６と出力端子１７の間を接続して、差動
プッシュプル回路１０Ａを構成したものである。
本発明の第２の実施形態の差動型論理回路を示す回路図
である。図２（ａ）は、図１（ａ）に示した差動型論理
回路において、入力端子１５と出力端子１８の間を接続
し、入力端子１６と出力端子１７の間を接続して、差動
プッシュプル回路１０Ａを構成したものである。
【００２９】これにより、差動プッシュプル回路１０Ａ
はラッチ機能を呈するようになり、その増幅率を図１
（ａ）に示した差動プッシュプル回路１０に比べて更に
大きく増大できる。
はラッチ機能を呈するようになり、その増幅率を図１
（ａ）に示した差動プッシュプル回路１０に比べて更に
大きく増大できる。
【００３０】図２（ｂ）は、図１（ｂ）に示した差動型
論理回路において、入力端子１５と出力端子１８の間を
接続し、入力端子１６と出力端子１７の間を接続して、
差動プッシュプル回路１０Ａを構成したものである。そ
して、反転出力端子１７はＣＭＯＳインバータ回路２１
に接続され、非反転出力端子１８はＣＭＯＳインバータ
回路２２に接続されている。
論理回路において、入力端子１５と出力端子１８の間を
接続し、入力端子１６と出力端子１７の間を接続して、
差動プッシュプル回路１０Ａを構成したものである。そ
して、反転出力端子１７はＣＭＯＳインバータ回路２１
に接続され、非反転出力端子１８はＣＭＯＳインバータ
回路２２に接続されている。
【００３１】これにより、差動プッシュプル回路１０Ａ
はラッチ機能を呈するようになり、その増幅率を図１
（ｂ）に示した差動プッシュプル回路１０に比べて更に
大きく増大でき、後段のＣＭＯＳインバータ回路２１，
２２により電源電圧ＶＤＤレベルの振幅を実現できる。
はラッチ機能を呈するようになり、その増幅率を図１
（ｂ）に示した差動プッシュプル回路１０に比べて更に
大きく増大でき、後段のＣＭＯＳインバータ回路２１，
２２により電源電圧ＶＤＤレベルの振幅を実現できる。
【００３２】［第３の実施形態］図３（ａ）、（ｂ）お
よび図９は本発明の第３の実施形態の差動型論理回路の
説明図である。図３（ａ）は差動型論理回路を示す回路
図であり、１０Ｂはラッチ機能を有する差動プッシュプ
ル回路である。３３、３４はクロックＣＫＮ（クロック
ＣＫを反転した信号）で制御されるデプレッション型Ｎ
ＭＯＳＦＥＴからなるトランスミッションゲート、４
１、４２はクロックＣＫで制御されるデプレッション型
ＮＭＯＳＦＥＴからなるトランスミッションゲートであ
る。これらＦＥＴ３３、３４，４１、４２のしきい値電
圧は、前述したＦＥＴ１３，１４のそれと同じである。
差動プッシュプル回路１０Ｂは、図９に示すようなラッ
チ機能を有する。尚、ＦＥＴ３３、３４，４１、４２
は、エンハンスメント型ＮＭＯＳＦＥＴでもよい。
よび図９は本発明の第３の実施形態の差動型論理回路の
説明図である。図３（ａ）は差動型論理回路を示す回路
図であり、１０Ｂはラッチ機能を有する差動プッシュプ
ル回路である。３３、３４はクロックＣＫＮ（クロック
ＣＫを反転した信号）で制御されるデプレッション型Ｎ
ＭＯＳＦＥＴからなるトランスミッションゲート、４
１、４２はクロックＣＫで制御されるデプレッション型
ＮＭＯＳＦＥＴからなるトランスミッションゲートであ
る。これらＦＥＴ３３、３４，４１、４２のしきい値電
圧は、前述したＦＥＴ１３，１４のそれと同じである。
差動プッシュプル回路１０Ｂは、図９に示すようなラッ
チ機能を有する。尚、ＦＥＴ３３、３４，４１、４２
は、エンハンスメント型ＮＭＯＳＦＥＴでもよい。
【００３３】図３（ｂ）は差動型論理回路を示す回路図
であり、入力信号の周波数を１／２にして出力する１／
２分周器に適用したものである。１０Ｂ，１０Ｃはラッ
チ機能を有する差動プッシュプル回路である。３１〜３
４はクロックＣＫで制御されるデプレッション型ＮＭＯ
ＳＦＥＴからなるトランスミッションゲート、４１〜４
４は逆相クロックＣＫＮ（クロックＣＫを反転した信
号）で制御されるデプレッション型ＮＭＯＳＦＥＴから
なるトランスミッションゲートである。これらＦＥＴ３
１〜３４，４１〜４４のしきい値電圧は、前述したＦＥ
Ｔ１３，１４のそれと同じである。
であり、入力信号の周波数を１／２にして出力する１／
２分周器に適用したものである。１０Ｂ，１０Ｃはラッ
チ機能を有する差動プッシュプル回路である。３１〜３
４はクロックＣＫで制御されるデプレッション型ＮＭＯ
ＳＦＥＴからなるトランスミッションゲート、４１〜４
４は逆相クロックＣＫＮ（クロックＣＫを反転した信
号）で制御されるデプレッション型ＮＭＯＳＦＥＴから
なるトランスミッションゲートである。これらＦＥＴ３
１〜３４，４１〜４４のしきい値電圧は、前述したＦＥ
Ｔ１３，１４のそれと同じである。
【００３４】ここでは、差動プッシュプル回路１０Ｂの
差動出力端子１７，１８を差動プッシュプル回路１０Ｃ
の差動入力端子１５，１６にトランスミッションゲート
３１，３２を介して接続し、差動プッシュプル回路１０
Ｃの差動出力端子１７，１８を差動プッシュプル回路１
０Ｂの差動入力端子１５，１６にトランスミッションゲ
ート４１，４２を介してクロス接続している。そして、
ＦＥＴ３１〜３４をクロックＣＫで駆動し、ＦＥＴ４１
〜４４を逆相クロックＣＫＮで駆動することにより、ク
ロック信号ＣＫを１／２分周した信号を差動プッシュプ
ル回路１０Ｃから取り出し、出力端子１７、１８から出
力させている。トランスミッションゲート３１〜３４，
４１〜４４にデプレッション型ＮＭＯＳＦＥＴを使用し
たのは、小さなしきい値電圧で高速動作できるようにす
るためである。なお、トランスミッションゲート３３，
３４，４３，４４は必ずしも必要ない。
差動出力端子１７，１８を差動プッシュプル回路１０Ｃ
の差動入力端子１５，１６にトランスミッションゲート
３１，３２を介して接続し、差動プッシュプル回路１０
Ｃの差動出力端子１７，１８を差動プッシュプル回路１
０Ｂの差動入力端子１５，１６にトランスミッションゲ
ート４１，４２を介してクロス接続している。そして、
ＦＥＴ３１〜３４をクロックＣＫで駆動し、ＦＥＴ４１
〜４４を逆相クロックＣＫＮで駆動することにより、ク
ロック信号ＣＫを１／２分周した信号を差動プッシュプ
ル回路１０Ｃから取り出し、出力端子１７、１８から出
力させている。トランスミッションゲート３１〜３４，
４１〜４４にデプレッション型ＮＭＯＳＦＥＴを使用し
たのは、小さなしきい値電圧で高速動作できるようにす
るためである。なお、トランスミッションゲート３３，
３４，４３，４４は必ずしも必要ない。
【００３５】また、図３（ｂ）において、出力端子１
７、１８からの出力を各々ＣＭＯＳインバータ回路２
１，２２に入力させてもよい。これにより、後段のＣＭ
ＯＳインバータ回路２１，２２により電源電圧ＶＤＤレ
ベルの振幅を実現できる。
７、１８からの出力を各々ＣＭＯＳインバータ回路２
１，２２に入力させてもよい。これにより、後段のＣＭ
ＯＳインバータ回路２１，２２により電源電圧ＶＤＤレ
ベルの振幅を実現できる。
【００３６】［第４の実施形態］図４（ａ）、（ｂ）お
よび図９は本発明の第４の実施形態の差動型論理回路の
説明図である。図４（ａ）は差動型論理回路を示す回路
図であり、１０Ｄは２段構成で実現した差動プッシュプ
ル回路である。差動プッシュプル回路１０Ｄにおいて、
上段の差動プッシュプル回路１０Ｄ１はトランスミッシ
ョンゲート３３，３４を使用してラッチ機能を実現し
（＝差動プッシュプル回路１０Ｂ）、下段の差動プッシ
ュプル回路１０Ｄ２は図２（ａ）に示したのと同様に直
結によりラッチ機能を実現したバッファとして働かせて
いる（＝差動プッシュプル回路１０Ａ）。差動プッシュ
プル回路１０Ｄは、図９に示すようなラッチ機能を有す
る。
よび図９は本発明の第４の実施形態の差動型論理回路の
説明図である。図４（ａ）は差動型論理回路を示す回路
図であり、１０Ｄは２段構成で実現した差動プッシュプ
ル回路である。差動プッシュプル回路１０Ｄにおいて、
上段の差動プッシュプル回路１０Ｄ１はトランスミッシ
ョンゲート３３，３４を使用してラッチ機能を実現し
（＝差動プッシュプル回路１０Ｂ）、下段の差動プッシ
ュプル回路１０Ｄ２は図２（ａ）に示したのと同様に直
結によりラッチ機能を実現したバッファとして働かせて
いる（＝差動プッシュプル回路１０Ａ）。差動プッシュ
プル回路１０Ｄは、図９に示すようなラッチ機能を有す
る。
【００３７】図４（ｂ）は差動型論理回路を示す回路図
であり、図３（ｂ）と同様に１／２分周器に適用したも
のである。１０Ｄ，１０Ｅはおのおの２段構成で実現し
た差動プッシュプル回路である。各々の差動プッシュプ
ル回路１０Ｄ，１０Ｅにおいて、上段の差動プッシュプ
ル回路１０Ｄ１，１０Ｅ１はトランスミッションゲート
３３，３４，４３，４４を使用してラッチ機能を実現
し、下段の差動プッシュプル回路１０Ｄ２，１０Ｅ２は
図２（ａ）に示したのと同様に直結によりラッチ機能を
実現したバッファとして働かせている。動作は図３
（ｂ）の回路と同じであるが、図３（ｂ）の回路よりも
高速動作を実現できる。なお、トランスミッションゲー
ト３３，３４，４３，４４は必ずしも必要ない。
であり、図３（ｂ）と同様に１／２分周器に適用したも
のである。１０Ｄ，１０Ｅはおのおの２段構成で実現し
た差動プッシュプル回路である。各々の差動プッシュプ
ル回路１０Ｄ，１０Ｅにおいて、上段の差動プッシュプ
ル回路１０Ｄ１，１０Ｅ１はトランスミッションゲート
３３，３４，４３，４４を使用してラッチ機能を実現
し、下段の差動プッシュプル回路１０Ｄ２，１０Ｅ２は
図２（ａ）に示したのと同様に直結によりラッチ機能を
実現したバッファとして働かせている。動作は図３
（ｂ）の回路と同じであるが、図３（ｂ）の回路よりも
高速動作を実現できる。なお、トランスミッションゲー
ト３３，３４，４３，４４は必ずしも必要ない。
【００３８】また、図４（ｂ）において、出力端子１
７、１８からの出力を各々ＣＭＯＳインバータ回路２
１，２２に入力させてもよい。これにより、後段のＣＭ
ＯＳインバータ回路２１，２２により電源電圧ＶＤＤレ
ベルの振幅を実現できる。
７、１８からの出力を各々ＣＭＯＳインバータ回路２
１，２２に入力させてもよい。これにより、後段のＣＭ
ＯＳインバータ回路２１，２２により電源電圧ＶＤＤレ
ベルの振幅を実現できる。
【００３９】［第５の実施形態］図５は本発明の第５の
実施形態の差動型論理回路を示す回路図であり、差動プ
ッシュプル回路１０（又は１０Ａ）の後段にＣＭＯＳイ
ンバータ回路２１，２２からなるＣＭＯＳインバータ対
回路２０を接続して構成した図１又は図２に示した回路
の更に後段に、ＣＭＯＳ論理回路５０を接続したもので
ある。本実施形態では、このＣＭＯＳ論理回路５０を構
成するＰＭＯＳＦＥＴのしきい値電圧Ｖｔｈｐｅ（５
０）、ＮＭＯＳＦＥＴのしきい値電圧Ｖｔｈｎｅ（５
０）を、ＣＭＯＳインバータ対回路２０を構成するＰＭ
ＯＳＦＥＴのしきい値電圧｜Ｖｔｈｐｅ（２０）｜，Ｎ
ＭＯＳＦＥＴのしきい値電圧Ｖｔｈｎｅ（２０）に対し
て、｜Ｖｔｈｐｅ（５０）｜＞｜Ｖｔｈｐｅ（２０）
｜，Ｖｔｈｎｅ（５０）＞Ｖｔｈｎｅ（２０）として、
大きく設定している。
実施形態の差動型論理回路を示す回路図であり、差動プ
ッシュプル回路１０（又は１０Ａ）の後段にＣＭＯＳイ
ンバータ回路２１，２２からなるＣＭＯＳインバータ対
回路２０を接続して構成した図１又は図２に示した回路
の更に後段に、ＣＭＯＳ論理回路５０を接続したもので
ある。本実施形態では、このＣＭＯＳ論理回路５０を構
成するＰＭＯＳＦＥＴのしきい値電圧Ｖｔｈｐｅ（５
０）、ＮＭＯＳＦＥＴのしきい値電圧Ｖｔｈｎｅ（５
０）を、ＣＭＯＳインバータ対回路２０を構成するＰＭ
ＯＳＦＥＴのしきい値電圧｜Ｖｔｈｐｅ（２０）｜，Ｎ
ＭＯＳＦＥＴのしきい値電圧Ｖｔｈｎｅ（２０）に対し
て、｜Ｖｔｈｐｅ（５０）｜＞｜Ｖｔｈｐｅ（２０）
｜，Ｖｔｈｎｅ（５０）＞Ｖｔｈｎｅ（２０）として、
大きく設定している。
【００４０】この回路によれば、ＣＭＯＳ論理回路５０
でのリーク電流が減少する。このＣＭＯＳ論理回路５０
をＤＦＦ回路の構成とすることにより、高速で低消費電
力なデマルチプレックス回路やマルチプレックス回路を
実現することができる。
でのリーク電流が減少する。このＣＭＯＳ論理回路５０
をＤＦＦ回路の構成とすることにより、高速で低消費電
力なデマルチプレックス回路やマルチプレックス回路を
実現することができる。
【００４１】［第６の実施形態］図６は本発明の第６の
実施形態の差動型論理回路を示す回路図である。図５に
おけるものと同じものには同じ符号を付けた。６１はし
きい値電圧Ｖｔｈｐｅ（６１）をＣＭＯＳ論理回路５０
を構成するＰＭＯＳＦＥＴのしきい値電圧Ｖｔｈｐｅ
（５０）に対して、 ｜Ｖｔｈｐｅ（６１）｜＞｜Ｖｔｈｐｅ（５０）｜ と大きな値に設定したスリープ制御用のエンハンスメン
ト型パワーＰＭＯＳＦＥＴである。６２は第２の電源ラ
インである。
実施形態の差動型論理回路を示す回路図である。図５に
おけるものと同じものには同じ符号を付けた。６１はし
きい値電圧Ｖｔｈｐｅ（６１）をＣＭＯＳ論理回路５０
を構成するＰＭＯＳＦＥＴのしきい値電圧Ｖｔｈｐｅ
（５０）に対して、 ｜Ｖｔｈｐｅ（６１）｜＞｜Ｖｔｈｐｅ（５０）｜ と大きな値に設定したスリープ制御用のエンハンスメン
ト型パワーＰＭＯＳＦＥＴである。６２は第２の電源ラ
インである。
【００４２】ここでは、差動プッシュプル回路１０（又
は１０Ａ），ＣＭＯＳインバータ対回路２０，ＣＭＯＳ
論理回路５０を動作させるときは、パワーＦＥＴ６１の
ゲートに印加するスリープ制御信号ＳＬを「Ｌ」に制御
して第２の電源ライン６２に電源ＶＤＤを供給し、一
方、待機状態にするときは、「Ｈ」に制御して第２の電
源ライン６２への電源供給を停止する。これにより各回
路１０（又は１０Ａ），２０，５０の待機時にリーク電
流を削減し、低消費電力化を図ることができる。
は１０Ａ），ＣＭＯＳインバータ対回路２０，ＣＭＯＳ
論理回路５０を動作させるときは、パワーＦＥＴ６１の
ゲートに印加するスリープ制御信号ＳＬを「Ｌ」に制御
して第２の電源ライン６２に電源ＶＤＤを供給し、一
方、待機状態にするときは、「Ｈ」に制御して第２の電
源ライン６２への電源供給を停止する。これにより各回
路１０（又は１０Ａ），２０，５０の待機時にリーク電
流を削減し、低消費電力化を図ることができる。
【００４３】［実験例］図７は従来のＣＭＯＳ構成の分
周器と図３（ｂ）、図４（ｂ）の構成の分周器を比較し
た実験説明図である。回路構成はＳＯＩでゲート長０．
２５μｍのＣＭＯＳ／ＳＩＭＯＸ技術で、ＶＤＤ＝０．
５Ｖの場合である。なお、図３（ｂ）、図４（ｂ）の分
周器では、 Ｖｔｈｎｅ（１０）＝０Ｖ，Ｖｔｈｎｄ（１０）＝−
０．２Ｖ とし、また従来のＣＭＯＳ構成の分周器のしきい値電圧
Ｖｔｈｐｅ，Ｖｔｈｎｅは、Ｖｔｈｐｅ＝０Ｖ，Ｖｔｈ
ｎｅ＝０Ｖとした。図３（ｂ）、図４（ｂ）の分周器で
は、従来のＣＭＯＳ構成の分周器に比べて最高動作周波
数で最大２倍以上、また消費電力で単位周波数当り２５
％の削減を実現できた。
周器と図３（ｂ）、図４（ｂ）の構成の分周器を比較し
た実験説明図である。回路構成はＳＯＩでゲート長０．
２５μｍのＣＭＯＳ／ＳＩＭＯＸ技術で、ＶＤＤ＝０．
５Ｖの場合である。なお、図３（ｂ）、図４（ｂ）の分
周器では、 Ｖｔｈｎｅ（１０）＝０Ｖ，Ｖｔｈｎｄ（１０）＝−
０．２Ｖ とし、また従来のＣＭＯＳ構成の分周器のしきい値電圧
Ｖｔｈｐｅ，Ｖｔｈｎｅは、Ｖｔｈｐｅ＝０Ｖ，Ｖｔｈ
ｎｅ＝０Ｖとした。図３（ｂ）、図４（ｂ）の分周器で
は、従来のＣＭＯＳ構成の分周器に比べて最高動作周波
数で最大２倍以上、また消費電力で単位周波数当り２５
％の削減を実現できた。
【００４４】［その他の実施形態］なお、以上の説明で
は差動プッシュプル回路１０のデプレッション型、エン
ハンスメント型のＭＯＳＦＥＴをＮ型にしたが、Ｐ型の
ＭＯＳＦＥＴを使用することもできる。このときは、Ｖ
ＤＤ側にエンハンスメント型ＰＭＯＳＦＥＴを、接地側
にデプレッション型のＰＭＯＳＦＥＴを接続し、エンハ
ンスメント型のＰＭＯＳＦＥＴのしきい値電圧Ｖｔｈｐ
ｅ、デプレッション型ＰＭＯＳＦＥＴのしきい値電圧Ｖ
ｔｈｐｄを、 Ｖｔｈｐｅ≦０，Ｖｔｈｐｄ＞０ に設定すればよい。また、図５，図６の差動プッシュプ
ル回路１０，１０Ａは、図３（ｂ）、図４（ｂ）の分周
器の構成としてもよい。
は差動プッシュプル回路１０のデプレッション型、エン
ハンスメント型のＭＯＳＦＥＴをＮ型にしたが、Ｐ型の
ＭＯＳＦＥＴを使用することもできる。このときは、Ｖ
ＤＤ側にエンハンスメント型ＰＭＯＳＦＥＴを、接地側
にデプレッション型のＰＭＯＳＦＥＴを接続し、エンハ
ンスメント型のＰＭＯＳＦＥＴのしきい値電圧Ｖｔｈｐ
ｅ、デプレッション型ＰＭＯＳＦＥＴのしきい値電圧Ｖ
ｔｈｐｄを、 Ｖｔｈｐｅ≦０，Ｖｔｈｐｄ＞０ に設定すればよい。また、図５，図６の差動プッシュプ
ル回路１０，１０Ａは、図３（ｂ）、図４（ｂ）の分周
器の構成としてもよい。
【００４５】
【発明の効果】以上から本発明によれば、１Ｖ以下の低
電源電圧で高速かつ低消費電力を実現することが可能と
なる。
電源電圧で高速かつ低消費電力を実現することが可能と
なる。
【図１】本発明の第１の実施形態の差動型論理回路を示
す回路図で、（ａ）は差動プッシュプル回路、（ｂ）は
差動プッシュプル回路の出力にＣＭＯＳインバータ対回
路を付加した回路を示す図である。
す回路図で、（ａ）は差動プッシュプル回路、（ｂ）は
差動プッシュプル回路の出力にＣＭＯＳインバータ対回
路を付加した回路を示す図である。
【図２】本発明の第２の実施形態の差動型論理回路を示
す回路図で、（ａ）は差動プッシュプル回路、（ｂ）は
差動プッシュプル回路の出力にＣＭＯＳインバータ対回
路を付加した回路を示す図である。
す回路図で、（ａ）は差動プッシュプル回路、（ｂ）は
差動プッシュプル回路の出力にＣＭＯＳインバータ対回
路を付加した回路を示す図である。
【図３】本発明の第３の実施形態の差動型論理回路を示
す回路図で、（ａ）は差動プッシュプル回路、（ｂ）は
分周器の回路を示す図である。
す回路図で、（ａ）は差動プッシュプル回路、（ｂ）は
分周器の回路を示す図である。
【図４】本発明の第４の実施形態の差動型論理回路を示
す回路図で、（ａ）は差動プッシュプル回路、（ｂ）は
分周器の回路を示す図である。
す回路図で、（ａ）は差動プッシュプル回路、（ｂ）は
分周器の回路を示す図である。
【図５】本発明の第５の実施形態の差動型論理回路の回
路図である。
路図である。
【図６】本発明の第６の実施形態の差動型論理回路の回
路図である。
路図である。
【図７】実験例の説明図である。
【図８】従来のＣＭＯＳインバータ回路の回路図であ
る。
る。
【図９】本発明の第３、第４の実施形態の差動型論理回
路のラッチ機能を示す説明図である。
路のラッチ機能を示す説明図である。
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｐ，１０Ｅ 差動
プッシュプル回路 １１，１２ エンハンスメント型ＮＭＯＳＦＥＴ １３，１４ デプレッション型ＮＭＯＳＦＥＴ １５，１６ 差動入力端子 １７，１８ 差動出力端子 ２０ ＣＭＯＳインバータ対回路 ３１〜３４，４１〜４４ デプレッション型ＮＭＯＳＦ
ＥＴ ５０ ＣＭＯＳ論理回路 ６１ エンハンスメント型ＰＭＯＳＦＥＴ ６２ 第２の電源ライン
プッシュプル回路 １１，１２ エンハンスメント型ＮＭＯＳＦＥＴ １３，１４ デプレッション型ＮＭＯＳＦＥＴ １５，１６ 差動入力端子 １７，１８ 差動出力端子 ２０ ＣＭＯＳインバータ対回路 ３１〜３４，４１〜４４ デプレッション型ＮＭＯＳＦ
ＥＴ ５０ ＣＭＯＳ論理回路 ６１ エンハンスメント型ＰＭＯＳＦＥＴ ６２ 第２の電源ライン
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(56)参考文献 特開 平５−102407（ＪＰ，Ａ)
特開 平９−162722（ＪＰ，Ａ)
特開 平４−211515（ＪＰ，Ａ)
特開 平10−150356（ＪＰ，Ａ)
特開 平６−29834（ＪＰ，Ａ)
特開 平11−177409（ＪＰ，Ａ)
特開 平８−32482（ＪＰ，Ａ)
特開 平10−209855（ＪＰ，Ａ)
特開 平８−204541（ＪＰ，Ａ)
特開 平10−98367（ＪＰ，Ａ)
特開 平11−112297（ＪＰ，Ａ)
特開 平10−93413（ＪＰ，Ａ)
特開 平10−247847（ＪＰ，Ａ)
特開 平６−45887（ＪＰ，Ａ)
特開 昭62−168423（ＪＰ，Ａ)
特開 昭58−54723（ＪＰ，Ａ)
特開 昭60−46618（ＪＰ，Ａ)
特開2000−76868（ＪＰ，Ａ)
特開2000−82286（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0944
H03K 19/096
Claims (9)
- 【請求項１】 差動回路と該差動回路の差動出力端子に
差動入力端子が接続されるＣＭＯＳインバータ対回路か
らなる差動型論理回路であって、 前記差動回路を同極性のデプレッション形ＭＯＳＦＥＴ
とエンハンスメント型ＭＯＳＦＥＴから成る第１，第２
の差動プッシュプル回路で構成し、 前記ＣＭＯＳインバ−タ対回路を構成するＭＯＳＦＥＴ
のしきい値電圧を、前記第１，第２の差動プッシュプル
回路の前記エンハンスメント型ＭＯＳＦＥＴのしきい値
電圧と同じかそれより大きくかつ電源電圧のほぼ１／２
より小さな値とし、 前記第１の差動プッシュプル回路の差動出力端子を前記
第２の差動プッシュプル回路の差動入力端子にデプレッ
ション型ＭＯＳＦＥＴからなりクロック信号で駆動され
る第１の１対のトランスミッションゲートを介して接続
し、 前記第２の差動プッシュプル回路の差動出力端子を前記
第１の差動プッシュプル回路の差動入力端子にデプレッ
ション型ＭＯＳＦＥＴからなり前記クロック信号を反転
した反転クロック信号で駆動される第２の１対のトラン
スミッションゲートを介して接続し、 前記第２の差動プッシュプル回路の前記差動出力端子を
前記ＣＭＯＳインバータ対回路の差動入力端子に接続し
たことを特徴とする差動型論理回路。 - 【請求項２】 差動回路と該差動回路の差動出力端子に
差動入力端子が接続されるＣＭＯＳインバータ対回路か
らなる差動型論理回路であって、 前記差動回路を同極性のデプレッション形ＭＯＳＦＥＴ
とエンハンスメント型ＭＯＳＦＥＴから成る第１，第
２，第３，第４の差動プッシュプル回路で構成し、 前記ＣＭＯＳインバ−タ対回路を構成するＭＯＳＦＥＴ
のしきい値電圧を、前記第１，第２，第３，第４の差動
プッシュプル回路の前記エンハンスメント型ＭＯＳＦＥ
Ｔのしきい値電圧と同じかそれより大きくかつ電源電圧
のほぼ１／２より小さな値とし、 前記第１の差動プッシュプル回路の差動出力端子を前記
第２の差動プッシュプル回路の差動入力端子に直接接続
し、 前記第２の差動プッシュプル回路の差動出力端子を前記
第３の差動プッシュプル回路の差動入力端子にデプレッ
ション型ＭＯＳＦＥＴからなりクロック信号で駆動され
る第１の１対のトランスミッションゲートを介して接続
し、 前記第３の差動プッシュプル回路の差動出力端子を前記
第４の差動プッシュプル回路の差動入力端子に直接接続
し、 前記第４の差動プッシュプル回路の差動出力端子を前記
第１の差動プッシュプル回路の差動入力端子にデプレッ
ション型ＭＯＳＦＥＴからなり前記クロック信号を反転
した反転クロック信号で駆動される第２の１対のトラン
スミッションゲートを介して接続し、 前記第２，第４の差動プッシュプル回路をラッチ型と
し、 前記第４の差動プッシュプル回路の差動出力端子を前記
ＣＭＯＳインバータ対回路の差動入力端子に接続したこ
とを特徴とする差動型論理回路。 - 【請求項３】 請求項１又は２に記載の差動型論理回路
において、前記ＣＭＯＳインバータ対回路の後段に、Ｃ
ＭＯＳ論理回路を接続し、該ＣＭＯＳ論理回路を構成す
るＭＯＳＦＥＴのしきい値電圧を、前記ＣＭＯＳインバ
ータ対回路を構成するＭＯＳＦＥＴのしきい値電圧より
も大きな値に設定したことを特徴とする差動型論理回
路。 - 【請求項４】 請求項１乃至３のいずれかに記載の差動
型論理回路において、電源電圧をスリープ制御信号で制
御されるパワーＦＥＴを介して供給するようにしたこと
を特徴とする差動型論理回路。 - 【請求項５】 請求項１乃至４のいずれかに記載の差動
型論理回路において、回路を構成するＦＥＴをＳＯＩ構
造としたことを特徴とする差動型論理回路。 - 【請求項６】 差動回路からなる差動型論理回路であっ
て、前記差動回路を同極性のデプレッション形ＭＯＳＦ
ＥＴとエンハンスメント型ＭＯＳＦＥＴから成る第１，
第２の差動プッシュプル回路で構成し、 前記第１の差動プッシュプル回路の差動出力端子を前記
第２の差動プッシュプル回路の差動入力端子にデプレッ
ション型ＭＯＳＦＥＴからなりクロック信号で駆動され
る第１の１対のトランスミッションゲートを介して接続
し、 前記第２の差動プッシュプル回路の差動出力端子を前記
第１の差動プッシュプル回路の差動入力端子にデプレッ
ション型ＭＯＳＦＥＴからなり前記クロック信号を反転
した反転クロック信号で駆動される第２の１対のトラン
スミッションゲートを介して接続した ことを特徴とする
差動型論理回路。 - 【請求項７】 差動回路からなる差動型論理回路であっ
て、 前記差動回路を同極性のデプレッション形ＭＯＳＦＥＴ
とエンハンスメントＭＯＳＦＥＴから成る第１，第２の
差動プッシュプル回路に置換し、 前記第１の差動プッシュプル回路の差動出力端子を前記
第２の差動プッシュプル回路の差動入力端子に直接接続
し、 前記第１の差動プッシュプル回路の差動入力端子には、
デプレッション型ＭＯＳＦＥＴからなりクロック信号で
駆動される１対のトランスミッションゲートを介して、
入力が行われ、 前記第２の差動プッシュプル回路は、該第２の差動プッ
シュプル回路の内部で、差動入力端子からの前記エンハ
ンスメント型ＭＯＳＦＥＴへの入力と、差動出力端子へ
の前記デプレッション形ＭＯＳＦＥＴからの出力とを接
続し、ラッチ型であることを特徴とする差動型論理回
路。 - 【請求項８】 請求項７に記載の差動型論理回路におい
て、 同極性のデプレッション形ＭＯＳＦＥＴとエンハンスメ
ントＭＯＳＦＥＴから成る第３，第４の差動プッシュプ
ル回路をさらに有し、 前記第２の差動プッシュプル回路の差動出力端子を前記
第３の差動プッシュプル回路の差動入力端子にデプレッ
ション型ＭＯＳＦＥＴからなりクロック信号で駆動され
る第１の１対のトランスミッションゲートを介して接続
し、 前記第３の差動プッシュプル回路の差動出力端子を前記
第４の差動プッシュプル回路の差動入力端子に直接接続
し、 前記第４の差動プッシュプル回路の前記差動出力端子を
前記第１の差動プッシュプル回路の差動入力端子にデプ
レッション型ＭＯＳＦＥＴからなり前記クロック信号を
反転した反転クロック信号で駆動される第２の１対のト
ランスミッションゲートを介して接続し、 前記第４の差動プッシュプル回路は、該第４の差動プッ
シュプル回路の内部で、差動入力端子からの前記エンハ
ンスメント型ＭＯＳＦＥＴへの入力と、差動出力端子へ
の前記デプレッション形ＭＯＳＦＥＴからの出力とを接
続し、ラッチ型であることを特徴とする差動型論理回
路。 - 【請求項９】 請求項６乃至８のいずれかに記載の差動
型論理回路において、回路を構成するＦＥＴをＳＯＩ構
造としたことを特徴とする差動型論理回路。
Priority Applications (3)
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|---|---|---|---|
| JP2001152716A JP3523611B2 (ja) | 2000-05-31 | 2001-05-22 | 差動型論理回路 |
| EP01113196A EP1160983B1 (en) | 2000-05-31 | 2001-05-30 | Differential type logic circuit |
| US09/867,677 US6624666B2 (en) | 2000-05-31 | 2001-05-31 | Differential type logic circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000162839 | 2000-05-31 | ||
| JP2000-162839 | 2000-05-31 | ||
| JP2001152716A JP3523611B2 (ja) | 2000-05-31 | 2001-05-22 | 差動型論理回路 |
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|---|---|
| JP2002057569A JP2002057569A (ja) | 2002-02-22 |
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Family
ID=26593059
Family Applications (1)
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|---|---|---|---|
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Country Status (3)
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| JP (1) | JP3523611B2 (ja) |
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| DE69502350T2 (de) * | 1994-06-28 | 1998-10-29 | Nippon Telegraph & Telephone | SOI (Silizium auf Isolator)-Logikschaltung mit niedriger Spannung |
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-
2001
- 2001-05-22 JP JP2001152716A patent/JP3523611B2/ja not_active Expired - Lifetime
- 2001-05-30 EP EP01113196A patent/EP1160983B1/en not_active Expired - Lifetime
- 2001-05-31 US US09/867,677 patent/US6624666B2/en not_active Expired - Lifetime
Also Published As
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|---|---|
| EP1160983A2 (en) | 2001-12-05 |
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